JP3194193B2 - 信号処理装置 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 claims description 27
- 230000000694 effects Effects 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 description 10
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- 238000004364 calculation method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 208000019300 CLIPPERS Diseases 0.000 description 1
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- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/002—Instruments in which the tones are synthesised from a data store, e.g. computer organs using a common processing for different operations or calculations, and a set of microinstructions (programme) to control the sequence thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/656—Updates while running
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Acoustics & Sound (AREA)
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- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
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- Complex Calculations (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、信号処理装置に係り、特に電子楽器用信号
処理のプログラムを書き替え可能にした信号処理装置に
関する。
処理のプログラムを書き替え可能にした信号処理装置に
関する。
［従来の技術］ 従来の電子楽器用信号処理装置は、内部にプログラム
を記憶したメモリを有し、このプログラムに従って入力
される信号を１サンプリングクロックの周期内で処理し
ていた。例えば、ポリフォニック数が８音の場合には１
サンプリングクロック内で８音の時分割処理が行なわれ
る。このプログラムを記憶したメモリは一般にはROMで
構成され、プログラムの内容を後から変えることはでき
ない。
を記憶したメモリを有し、このプログラムに従って入力
される信号を１サンプリングクロックの周期内で処理し
ていた。例えば、ポリフォニック数が８音の場合には１
サンプリングクロック内で８音の時分割処理が行なわれ
る。このプログラムを記憶したメモリは一般にはROMで
構成され、プログラムの内容を後から変えることはでき
ない。
そこでこのメモリを書き替え可能なRAMで構成し、後
から必要に応じてプログラムを書き替えることができる
ようにすることが考えられる。これは、ひとつの信号処
理装置でハード構成を変えることなく、別の信号処理を
行なわせることができるようになることを意味し、装置
の汎用性を高めることが可能となる。またこればかりで
なく、連続して入力する信号に対して途中から異なる処
理を行なわせて全く別の効果を付与することもできる。
から必要に応じてプログラムを書き替えることができる
ようにすることが考えられる。これは、ひとつの信号処
理装置でハード構成を変えることなく、別の信号処理を
行なわせることができるようになることを意味し、装置
の汎用性を高めることが可能となる。またこればかりで
なく、連続して入力する信号に対して途中から異なる処
理を行なわせて全く別の効果を付与することもできる。
［発明が解決しようとする課題］ しかしながら、このような従来の信号処理装置にあっ
ては、上記プログラムの書き替えをプログラムの動作中
に行なった場合、途中で信号処理のアルゴリズムが変わ
るためノイズを発生してしまうおそれがあった。例え
ば、上記信号処理として楽音信号にリバーブを付加する
処理を考えると、リバーブの形態を変えるためにはプロ
グラムメモリに、発生させるリバーブに応じたプログラ
ムを格納する必要がある。すなわち、あるリバーブ（リ
バーブ１）から他のリバーブ（リバーブ２）に変えよう
としてプログラムメモリに対応するプログラムの書き替
えを行なった場合、例えばDSP内部の係数メモリやワー
クメモリ等に書き替え以前のデータが入っていることが
あり、その状態でプログラムだけを書き替えてもデータ
が変な変換処理をされて不本意な音が出力されてしまう
ことがある。
ては、上記プログラムの書き替えをプログラムの動作中
に行なった場合、途中で信号処理のアルゴリズムが変わ
るためノイズを発生してしまうおそれがあった。例え
ば、上記信号処理として楽音信号にリバーブを付加する
処理を考えると、リバーブの形態を変えるためにはプロ
グラムメモリに、発生させるリバーブに応じたプログラ
ムを格納する必要がある。すなわち、あるリバーブ（リ
バーブ１）から他のリバーブ（リバーブ２）に変えよう
としてプログラムメモリに対応するプログラムの書き替
えを行なった場合、例えばDSP内部の係数メモリやワー
クメモリ等に書き替え以前のデータが入っていることが
あり、その状態でプログラムだけを書き替えてもデータ
が変な変換処理をされて不本意な音が出力されてしまう
ことがある。
そこで本発明は、信号処理用のプログラムを書き替え
可能とするとともに書き替え時にノイズ発生などの不都
合を生じることのない信号処理装置を提供することを目
的としている。
可能とするとともに書き替え時にノイズ発生などの不都
合を生じることのない信号処理装置を提供することを目
的としている。
［課題を解決するための手段］ 本発明による信号処理装置は、プログラムを記憶可能
な記憶手段と、上記記憶手段の記憶内容の書き替えを指
示する書替指示手段と、上記書替指示手段からの信号を
上記サンプリングクロックに同期して出力する同期書替
信号出力手段と、上記同期書替信号に応答して上記記憶
手段にプログラムを転送する転送手段と、上記同期書替
信号出力手段からの同期書替信号に応答して上記記憶手
段の記憶内容を書き替え可能な状態にし、前記転送手段
からのプログラムを前記記憶手段に供給する書替手段
と、上記同期書替信号出手段からの同期書替信号に応答
して前記転送手段からのプログラムが供給されると共
に、それ以外の場合は上記記憶手段からのプログラムが
供給され、当該供給されたプログラムに従って所定のサ
ンプリングクロックの周期で入力信号を処理する信号処
理手段と、を備えている。
な記憶手段と、上記記憶手段の記憶内容の書き替えを指
示する書替指示手段と、上記書替指示手段からの信号を
上記サンプリングクロックに同期して出力する同期書替
信号出力手段と、上記同期書替信号に応答して上記記憶
手段にプログラムを転送する転送手段と、上記同期書替
信号出力手段からの同期書替信号に応答して上記記憶手
段の記憶内容を書き替え可能な状態にし、前記転送手段
からのプログラムを前記記憶手段に供給する書替手段
と、上記同期書替信号出手段からの同期書替信号に応答
して前記転送手段からのプログラムが供給されると共
に、それ以外の場合は上記記憶手段からのプログラムが
供給され、当該供給されたプログラムに従って所定のサ
ンプリングクロックの周期で入力信号を処理する信号処
理手段と、を備えている。
［作用］ 本発明の作用は次のとおりである。
記憶手段の記憶内容の書き替えを指示する信号が書替
指示手段から出力されると、該信号は同期信号出力手段
によって所定のサンプリングクロックに同期した同期書
替信号として出力される。ここで、上記サンプリングク
ロックは１つのデータに対して１処理が終了するタイミ
ングを示すもので、例えば楽音の信号処理においてその
ポリフォニックが８音の場合は８音分の処理が終了する
タイミングを示すクロックである。そして、書替手段
は、このサンプリングクロックに同期した同期書替信号
に応答して記憶内容を書き替え可能な状態にし、記憶手
段には同期書替信号に応答して書き替えるべきプログラ
ムが転送され記憶される。それと同時に信号処理手段に
は、同期書替信号に応答して、記憶手段からのプログラ
ム出力に代えて、転送されたプログラムが供給される。
この信号処理手段は、この同期書替信号に応答して前記
書き替えるべきプログラムが供給されると共に、それ以
外の場合は上記記憶手段からのプログラムが供給され、
当該供給されたプログラムに従って所定のサンプリング
クロックの周期で入力信号を処理する。
指示手段から出力されると、該信号は同期信号出力手段
によって所定のサンプリングクロックに同期した同期書
替信号として出力される。ここで、上記サンプリングク
ロックは１つのデータに対して１処理が終了するタイミ
ングを示すもので、例えば楽音の信号処理においてその
ポリフォニックが８音の場合は８音分の処理が終了する
タイミングを示すクロックである。そして、書替手段
は、このサンプリングクロックに同期した同期書替信号
に応答して記憶内容を書き替え可能な状態にし、記憶手
段には同期書替信号に応答して書き替えるべきプログラ
ムが転送され記憶される。それと同時に信号処理手段に
は、同期書替信号に応答して、記憶手段からのプログラ
ム出力に代えて、転送されたプログラムが供給される。
この信号処理手段は、この同期書替信号に応答して前記
書き替えるべきプログラムが供給されると共に、それ以
外の場合は上記記憶手段からのプログラムが供給され、
当該供給されたプログラムに従って所定のサンプリング
クロックの周期で入力信号を処理する。
従って、上記サンプリングクロックに同期してプログ
ラムの書き替え動作が行なわれるようになり、１つの信
号データの信号処理の途中でプログラムが変更される不
具合が防止される。その結果、プログラムの書き替えを
任意に行なっても、一連の処理が終了した時点でプログ
ラムが変更されるとともに、信号処理手段には新たなプ
ログラムが供給されるため、ノイズの発生を防止するこ
とが可能となる。
ラムの書き替え動作が行なわれるようになり、１つの信
号データの信号処理の途中でプログラムが変更される不
具合が防止される。その結果、プログラムの書き替えを
任意に行なっても、一連の処理が終了した時点でプログ
ラムが変更されるとともに、信号処理手段には新たなプ
ログラムが供給されるため、ノイズの発生を防止するこ
とが可能となる。
［実施例］ 以下、本発明を図面に基づいて説明する。
第１図〜第６図は本発明に係る信号処理装置の一実施
例を示す図であり、本実施例は入力信号に対してディレ
イビブラート効果を付与する信号処理装置に適用した例
である。
例を示す図であり、本実施例は入力信号に対してディレ
イビブラート効果を付与する信号処理装置に適用した例
である。
まず、構成を説明する。第１図は信号処理装置１の全
体構成を示す図であり、この図において、11はシステム
全体の制御、並びに各種の情報処理を伴うCPUであり、C
PU11はROM12に格納されているマイクロプログラムに従
って信号処理装置１の各種の動作を制御する。CPU11に
は、内部バスを介してCPU11用のプログラムや所定の固
定データを記憶するROM12、演算に使用する係数及びデ
ータや演算結果等を一時的に記憶するワーク用RAM13、
残響効果付加等の信号処理機能を実行するDSP（Digital
Signal Processor:ディジタル信号処理プロセッサ）1
4、プログラムの書き替えを指示するためのモード切替
用スイッチや楽音信号に変調効果を付加する変調効果を
設定するスイッチ等からなる操作子15がそれぞれ接続さ
れている。
体構成を示す図であり、この図において、11はシステム
全体の制御、並びに各種の情報処理を伴うCPUであり、C
PU11はROM12に格納されているマイクロプログラムに従
って信号処理装置１の各種の動作を制御する。CPU11に
は、内部バスを介してCPU11用のプログラムや所定の固
定データを記憶するROM12、演算に使用する係数及びデ
ータや演算結果等を一時的に記憶するワーク用RAM13、
残響効果付加等の信号処理機能を実行するDSP（Digital
Signal Processor:ディジタル信号処理プロセッサ）1
4、プログラムの書き替えを指示するためのモード切替
用スイッチや楽音信号に変調効果を付加する変調効果を
設定するスイッチ等からなる操作子15がそれぞれ接続さ
れている。
CPU11は、操作子15からの入力によりプログラムメモ
リ21（後述）の記憶内容の書き替えを指示するととも
に、RAM13から効果付加のための各種係数を読み出してD
SP14に供給する。
リ21（後述）の記憶内容の書き替えを指示するととも
に、RAM13から効果付加のための各種係数を読み出してD
SP14に供給する。
DSP14には、A/D変換器16を介して楽音信号が入力さ
れ、DSP14はA/D変換器16によりディジタル信号に変換さ
れた楽音信号を効果付加のための係数を記憶した係数RA
Mを使用してDSP動作プログラム（図示せず）を実行する
ことにより入力された楽音信号に効果付加を行ない、効
果付加された信号をD/A変換器17でD/A変換して右チャン
ネル（Rch）および左チャンネル（Lch）出力する。
れ、DSP14はA/D変換器16によりディジタル信号に変換さ
れた楽音信号を効果付加のための係数を記憶した係数RA
Mを使用してDSP動作プログラム（図示せず）を実行する
ことにより入力された楽音信号に効果付加を行ない、効
果付加された信号をD/A変換器17でD/A変換して右チャン
ネル（Rch）および左チャンネル（Lch）出力する。
第２図はDSP14の内部構成を示す図である。
同図において、プログラムメモリ21は所定のプログラ
ムを格納するメモリであり、プログラムメモリ21にはCP
U11からセレクタ（Ａ）22を介してプログラムデータが
転送され、CPU11からの指示に従って所定の動作プログ
ラムをセレクタ（Ａ）22を介して制御回路23に出力す
る。また、プログラムメモリ21のアドレス入力にはセレ
クタ（Ｂ）24を介してアドレスカウンタ25が接続されて
おり、セレクタ（Ｂ）24を介してアドレスカウンタ25又
はCPU11からのアドレスデータの何れか一方のアドレス
信号が供給されるようになっている。また、プログラム
メモリ21のライトイネーブルWEには、アンドゲート26を
介してCPU11からのライトパルスが入力されるように構
成されている。上記プログラムメモリ21は上記アドレス
カウンタ25の出力AD1又はCPU11からのアドレスデータAD
2によるアドレス指定により順次プログラム内容を制御
回路23に供給する。上記セレクタ（Ａ）22、セレクタ
（Ｂ）24及びアンドゲート26には、プログラムメモリ21
の記憶内容を書替え可能な状態にモード切替えするため
のモード信号mode,▲▼が供給されており、こ
れらセレクタ22,24及びアンドゲート26は該モード信号m
ode,▲▼により入力された各信号（プログラム
データ、アドレスデータ、ライトパルス）のバスライン
を切り替る書替手段を構成している。モード書替回路27
は、CPU11から出力されたプログラムメモリ21の記憶内
容の書替えを指示するSTOP信号を、サンプリングクロッ
ク信号φｓに同期させモード信号mode,▲▼と
して出力するためのもので、詳細は回路構成については
第３図で後述する。
ムを格納するメモリであり、プログラムメモリ21にはCP
U11からセレクタ（Ａ）22を介してプログラムデータが
転送され、CPU11からの指示に従って所定の動作プログ
ラムをセレクタ（Ａ）22を介して制御回路23に出力す
る。また、プログラムメモリ21のアドレス入力にはセレ
クタ（Ｂ）24を介してアドレスカウンタ25が接続されて
おり、セレクタ（Ｂ）24を介してアドレスカウンタ25又
はCPU11からのアドレスデータの何れか一方のアドレス
信号が供給されるようになっている。また、プログラム
メモリ21のライトイネーブルWEには、アンドゲート26を
介してCPU11からのライトパルスが入力されるように構
成されている。上記プログラムメモリ21は上記アドレス
カウンタ25の出力AD1又はCPU11からのアドレスデータAD
2によるアドレス指定により順次プログラム内容を制御
回路23に供給する。上記セレクタ（Ａ）22、セレクタ
（Ｂ）24及びアンドゲート26には、プログラムメモリ21
の記憶内容を書替え可能な状態にモード切替えするため
のモード信号mode,▲▼が供給されており、こ
れらセレクタ22,24及びアンドゲート26は該モード信号m
ode,▲▼により入力された各信号（プログラム
データ、アドレスデータ、ライトパルス）のバスライン
を切り替る書替手段を構成している。モード書替回路27
は、CPU11から出力されたプログラムメモリ21の記憶内
容の書替えを指示するSTOP信号を、サンプリングクロッ
ク信号φｓに同期させモード信号mode,▲▼と
して出力するためのもので、詳細は回路構成については
第３図で後述する。
制御回路23は、プログラムメモリ21の出力内容によ
り、後述する各レジスタ、メモリ間のデータ転送及び演
算、各ゲートやラッチを開閉制御するための各種制御信
号及びサンプリングカウンタ（SC）出力を出力し所望の
信号処理動作を実行する。
り、後述する各レジスタ、メモリ間のデータ転送及び演
算、各ゲートやラッチを開閉制御するための各種制御信
号及びサンプリングカウンタ（SC）出力を出力し所望の
信号処理動作を実行する。
係数メモリ（Ｐ）28は、各種係数を格納するレジスタ
であり、かかる係数はCPU11が前記RAM13から読み出して
DSP14内の係数メモリ（Ｐ）28に与える。ワークメモリ
（Ｗ）29は、DSP14内で作成される波形信号等を一時的
に退避させておくワーク用メモリである。また、遅延オ
フセットメモリ（Ｔ）30は、後述する遅延用メモリ
（Ｅ）59のアドレスのオフセット値を格納するレジスタ
であり、かかるオフセット値はCPU11が前記RAM13から読
み出してDSP14内の遅延オフセットメモリ（Ｔ）30に与
える。
であり、かかる係数はCPU11が前記RAM13から読み出して
DSP14内の係数メモリ（Ｐ）28に与える。ワークメモリ
（Ｗ）29は、DSP14内で作成される波形信号等を一時的
に退避させておくワーク用メモリである。また、遅延オ
フセットメモリ（Ｔ）30は、後述する遅延用メモリ
（Ｅ）59のアドレスのオフセット値を格納するレジスタ
であり、かかるオフセット値はCPU11が前記RAM13から読
み出してDSP14内の遅延オフセットメモリ（Ｔ）30に与
える。
また遅延用メモリ16は、サンプリング毎にインクリメ
ントするカウンタ値SCと、遅延用メモリ59のオフセット
値を加算した値をアドレスとする。あるオフセット値で
遅延用メモリ59にライトされたデータの遅延時間は、そ
のオフセット値とリードするアドレスのオフセット値の
差で表現される。なお、遅延用メモリ59にリード、ライ
トされるデータは後述するレジスタ（E0）58、（EI）60
を介して行なわれ、アドレスはレジスタ（EA）57を介し
て行なわれる。
ントするカウンタ値SCと、遅延用メモリ59のオフセット
値を加算した値をアドレスとする。あるオフセット値で
遅延用メモリ59にライトされたデータの遅延時間は、そ
のオフセット値とリードするアドレスのオフセット値の
差で表現される。なお、遅延用メモリ59にリード、ライ
トされるデータは後述するレジスタ（E0）58、（EI）60
を介して行なわれ、アドレスはレジスタ（EA）57を介し
て行なわれる。
入力レジスタ（PI）31は、図示しない音源等からのデ
ィジタル入力信号データを格納し、内部バス32を介して
各部へ供給する。
ィジタル入力信号データを格納し、内部バス32を介して
各部へ供給する。
前記係数メモリ（Ｐ）28、ワークメモリ（Ｗ）29の出
力及び入力レジスタ（PI）31の出力は後述する各レジス
タからの出力とともにゲート33〜36のゲート端子に入力
され、ゲート33〜36からの出力はレジスタ（M0）37,（M
1）38,（A0）39,（A1）40に入力される。レジスタ（M
0）37,（M1）38は乗算器41に供給する演算途中のデータ
を格納し、レジスタ（A0）39,（A1）40は加減算器42に
供給する演算途中のデータを格納する。また、レジスタ
（M1）38の出力及び後述するレジスタ（SR）49の出力は
ゲート43を介して乗算器41に入力されるとともに、レジ
スタ（A0）39の出力及び後述するレジスタ（MR）46の出
力はゲート44を介して加減算器42に入力され、レジスタ
（A1）40の出力及び後述するレジスタ（AR）47の出力は
ゲート45を介して加減算器42に入力される。前記乗算器
41の乗算結果はレジスタ（MR）46に格納され、レジスタ
（MR）46の出力はゲート34及びゲート44に供給される。
また、前記加減算器42の演算結果はレジスタ（AR）47に
格納され、レジスタ（AR）47の出力はゲート45に供給さ
れるとともに、オーバフローを防止するためのクリッパ
回路48を介してレジスタ（SR）49に供給される。レジス
タ（SR）49の出力はゲート43に供給され、また、ある１
音についての処理の演算結果として内部バス32を介して
ワークメモリ（Ｗ）29に供給される。
力及び入力レジスタ（PI）31の出力は後述する各レジス
タからの出力とともにゲート33〜36のゲート端子に入力
され、ゲート33〜36からの出力はレジスタ（M0）37,（M
1）38,（A0）39,（A1）40に入力される。レジスタ（M
0）37,（M1）38は乗算器41に供給する演算途中のデータ
を格納し、レジスタ（A0）39,（A1）40は加減算器42に
供給する演算途中のデータを格納する。また、レジスタ
（M1）38の出力及び後述するレジスタ（SR）49の出力は
ゲート43を介して乗算器41に入力されるとともに、レジ
スタ（A0）39の出力及び後述するレジスタ（MR）46の出
力はゲート44を介して加減算器42に入力され、レジスタ
（A1）40の出力及び後述するレジスタ（AR）47の出力は
ゲート45を介して加減算器42に入力される。前記乗算器
41の乗算結果はレジスタ（MR）46に格納され、レジスタ
（MR）46の出力はゲート34及びゲート44に供給される。
また、前記加減算器42の演算結果はレジスタ（AR）47に
格納され、レジスタ（AR）47の出力はゲート45に供給さ
れるとともに、オーバフローを防止するためのクリッパ
回路48を介してレジスタ（SR）49に供給される。レジス
タ（SR）49の出力はゲート43に供給され、また、ある１
音についての処理の演算結果として内部バス32を介して
ワークメモリ（Ｗ）29に供給される。
上記演算結果がワークメモリ（Ｗ）29に記憶され一連
の処理が終了するとワークメモリ（Ｗ）29に記憶された
データは出力レジスタ（OR）50に転送され、該出力レジ
スタ（OR）50は転送されたデータを後段の装置に出力す
る。
の処理が終了するとワークメモリ（Ｗ）29に記憶された
データは出力レジスタ（OR）50に転送され、該出力レジ
スタ（OR）50は転送されたデータを後段の装置に出力す
る。
一方、前記レジスタ（AR）47の出力はレジスタ（LF）
51に入力され、遅延オフセットメモリ（Ｔ）30の出力は
レジスタ（TR）52に入力される。レジスタ（LF）51の出
力及びレジスタ（TR）52の出力はゲート53を介して加算
器55に入力され、また、サンプリングカウンタ（SC）の
出力は後述するレジスタ56からの出力とともにゲート54
を介して加算器55に入力される。加算器55の演算結果は
レジスタ56に格納されるとともに、レジスタ（EA）57に
入力され、サンプリングカウンタ（SC）の出力が格納さ
れたレジスタ（EA）57の値はアドレスとし遅延用メモリ
（Ｅ）59に与えられる。前記入力レジスタ（PI）31に格
納された加工すべき入力楽音信号は内部バス32を介して
レジスタ（EO）58に供給され、レジスタ（EO）58の出力
は遅延用メモリ（Ｅ）59に供給される。遅延用メモリ
（Ｅ）59は、読出しアドレスに所望の時間変化を与えて
入力信号データを変調させるためのもので、アドレスの
差値により所定の遅延分がかかって変調された遅延用メ
モリ（Ｅ）59からの出力はレジスタ（EI）60に出力され
る。
51に入力され、遅延オフセットメモリ（Ｔ）30の出力は
レジスタ（TR）52に入力される。レジスタ（LF）51の出
力及びレジスタ（TR）52の出力はゲート53を介して加算
器55に入力され、また、サンプリングカウンタ（SC）の
出力は後述するレジスタ56からの出力とともにゲート54
を介して加算器55に入力される。加算器55の演算結果は
レジスタ56に格納されるとともに、レジスタ（EA）57に
入力され、サンプリングカウンタ（SC）の出力が格納さ
れたレジスタ（EA）57の値はアドレスとし遅延用メモリ
（Ｅ）59に与えられる。前記入力レジスタ（PI）31に格
納された加工すべき入力楽音信号は内部バス32を介して
レジスタ（EO）58に供給され、レジスタ（EO）58の出力
は遅延用メモリ（Ｅ）59に供給される。遅延用メモリ
（Ｅ）59は、読出しアドレスに所望の時間変化を与えて
入力信号データを変調させるためのもので、アドレスの
差値により所定の遅延分がかかって変調された遅延用メ
モリ（Ｅ）59からの出力はレジスタ（EI）60に出力され
る。
そして、所定の変調効果が付加され、上記レジスタ
（EI）60に格納された楽音信号データは、内部バス32を
介して例えばレジスタ（A0）39,（A1）40に転送され、
右チャンネル、左チャンネルとして出力される。
（EI）60に格納された楽音信号データは、内部バス32を
介して例えばレジスタ（A0）39,（A1）40に転送され、
右チャンネル、左チャンネルとして出力される。
第３図は第２図のモード切替回路27の一例を示す回路
構成図である。この図において、モード切替回路27はサ
ンブリングクロック信号φｓに同期してCPU11からのSTO
P信号を保持する２段のフリップフロップ61,62と、フリ
ップフロップ61及びフリップフロップ62の出力を各々入
力端子に受けるアンドゲート63,64と、アンドゲート63,
64の出力をラッチするノアゲート65,66とにより構成さ
れている。なお、本実施例ではSTOP信号をサンプリング
クロック信号φｓに同期して出力する手段としてフリッ
プフロップを２段用いるようにしている。フリップフロ
ップ61,62を２段にすることによってSTOP信号が入って
ラッチが２回かかった時点で出力されることとなり出力
される信号の不定状態を防止することができる。また、
モード切替回路27の構成は第３図の回路構成に限られる
ものではなく、プログラムメモリ21の記憶内容の書替え
を指示する信号（本実施例では、CPU11からのSTOP信
号）をサンプリングクロック信号φｓに同期して出力す
るものであればどのような回路構成のものでもよい。
構成図である。この図において、モード切替回路27はサ
ンブリングクロック信号φｓに同期してCPU11からのSTO
P信号を保持する２段のフリップフロップ61,62と、フリ
ップフロップ61及びフリップフロップ62の出力を各々入
力端子に受けるアンドゲート63,64と、アンドゲート63,
64の出力をラッチするノアゲート65,66とにより構成さ
れている。なお、本実施例ではSTOP信号をサンプリング
クロック信号φｓに同期して出力する手段としてフリッ
プフロップを２段用いるようにしている。フリップフロ
ップ61,62を２段にすることによってSTOP信号が入って
ラッチが２回かかった時点で出力されることとなり出力
される信号の不定状態を防止することができる。また、
モード切替回路27の構成は第３図の回路構成に限られる
ものではなく、プログラムメモリ21の記憶内容の書替え
を指示する信号（本実施例では、CPU11からのSTOP信
号）をサンプリングクロック信号φｓに同期して出力す
るものであればどのような回路構成のものでもよい。
次いで、本実施例の動作を説明する。
第４図はCPU11の動作を示すフローチャートであり、
本フローはプログラムの書替えを行なうモード切替のた
めのフローチャートである。同図中、符号Sn（ｎ＝1,2,
‥‥）はフローの各ステップを示している。
本フローはプログラムの書替えを行なうモード切替のた
めのフローチャートである。同図中、符号Sn（ｎ＝1,2,
‥‥）はフローの各ステップを示している。
先ず、ステップS1で操作子15のモード切替用スイッチ
SWがONされたか否かを判別し、第５図（ａ）に示すよう
にモード切替用スイッチがONされたときは信号処理のプ
ログラムを書き替えるための操作がなされたと判断して
ステップS2に進み、切替用スイッチがONされないときは
そのまま処理を終える。
SWがONされたか否かを判別し、第５図（ａ）に示すよう
にモード切替用スイッチがONされたときは信号処理のプ
ログラムを書き替えるための操作がなされたと判断して
ステップS2に進み、切替用スイッチがONされないときは
そのまま処理を終える。
ステップS2では、CPU11からモード切替回路27にSTOP
信号を送出し（第５図（ｂ）参照）、ステップS3でモー
ド切替回路27から出力されるモード信号modeが“H"か否
かを判別する。モード信号modeが“H"でないときはステ
ップS3に戻りモード信号modeが“H"になるまで待ち、モ
ード信号modeが“H"になると（第５図（ｃ）参照）ステ
ップS4でプログラム書換えのためにアドレスを“0"にす
る（Address←０）。次いで、ステップS5で第５図
（ｄ），（ｅ），（ｆ）に示すようにCPU11からDSP14の
各回路にアドレス信号とそれに対応するデータ及びライ
トパルスを送出する。ここで、DSP14側では第６図に示
すようにモード切替回路27からのモード信号mode,▲
▼に応答してセレクタ（Ａ）22およびセレクタ
（Ｂ）24がバスラインを切替え、プログラムデータDD2
を制御回路23に、アドレスデータAD2をプログラムメモ
リ21に供給する。次いで、ステップS6でアドレスが所定
の規定値（例えば、128ステップ）となったか否かを判
別し、アドレスが所定の規定値に達していないときはプ
ログラムの書替えが終わっていないと判断してステップ
S7でアドレスをインクリメントしてステップS5に戻る。
アドレスが規定値に達したときはプログラムの書換えは
終了していると判断してステップS8に進み、ステップS8
で第６図（ｂ）に示すよにSTOP信号を“L"に落すことに
よってモード切替を通常状態に戻し処理を終える。
信号を送出し（第５図（ｂ）参照）、ステップS3でモー
ド切替回路27から出力されるモード信号modeが“H"か否
かを判別する。モード信号modeが“H"でないときはステ
ップS3に戻りモード信号modeが“H"になるまで待ち、モ
ード信号modeが“H"になると（第５図（ｃ）参照）ステ
ップS4でプログラム書換えのためにアドレスを“0"にす
る（Address←０）。次いで、ステップS5で第５図
（ｄ），（ｅ），（ｆ）に示すようにCPU11からDSP14の
各回路にアドレス信号とそれに対応するデータ及びライ
トパルスを送出する。ここで、DSP14側では第６図に示
すようにモード切替回路27からのモード信号mode,▲
▼に応答してセレクタ（Ａ）22およびセレクタ
（Ｂ）24がバスラインを切替え、プログラムデータDD2
を制御回路23に、アドレスデータAD2をプログラムメモ
リ21に供給する。次いで、ステップS6でアドレスが所定
の規定値（例えば、128ステップ）となったか否かを判
別し、アドレスが所定の規定値に達していないときはプ
ログラムの書替えが終わっていないと判断してステップ
S7でアドレスをインクリメントしてステップS5に戻る。
アドレスが規定値に達したときはプログラムの書換えは
終了していると判断してステップS8に進み、ステップS8
で第６図（ｂ）に示すよにSTOP信号を“L"に落すことに
よってモード切替を通常状態に戻し処理を終える。
第５図及び第６図は上記各部の信号の変化を示すタイ
ミングチャートである。第５図及び第６図に示すように
上記処理フローを実行することにより以下のようなプロ
グラムの書換えが行なわれる。すなわち、第５図（ａ）
に示すように操作子15の切替用スイッチSWがONされると
CPU11はこれを受けて切替の指示をするSTOP信号を発生
してモード切替回路27に出力し、モード切替回路27は第
６図（ａ），（ｂ），（ｃ）に示すようにSTOP信号をサ
ンプリングクロック信号φｓに同期させることによって
モード信号modeとその反転信号▲▼を発生す
る。発生したモード信号modeはCPU11に入力され、CPU11
はモード信号modeを受け取ると、DSP14に対して第５図
（ｄ），（ｅ）に示すようにアドレスデータAD2とプロ
グラムデータDD2を出力する。一方、モード切替回路27
で発生したモード信号mode,▲▼は図示されて
いないがセレクタ（Ａ）22、セレクタ（Ｂ）24及びアン
ドゲート26に供給されており、モード信号modeが“H"に
なると、セレクタ（Ａ）22、セレクタ（Ｂ）24はCPU11
からのデータが入力されるようにバスラインを切替る。
すなわち、第６図（ｅ），（ｆ）に示すように通常時
（プログラム非書替時）にはプログラムメモリ21から制
御回路23に出力されていたデータ出力DD1とアドレスカ
ウンタ25からのプログラムメモリ21に出力されていたア
ドレス出力AD1とをモード切替時にはCPU11から出力され
るプログラムデータDD2とそのアドレスデータAD2とに切
替るようにする。また、アンドゲート26もモード信号mo
deが供給されることによってイネーブル状態となり、CP
U11からプログラムメモリ21にライトパルスが供給され
る（第５図（ｆ）参照）。この結果、プログラムメモリ
21にはCPU11からの所定のプログラムが記憶されること
になる。
ミングチャートである。第５図及び第６図に示すように
上記処理フローを実行することにより以下のようなプロ
グラムの書換えが行なわれる。すなわち、第５図（ａ）
に示すように操作子15の切替用スイッチSWがONされると
CPU11はこれを受けて切替の指示をするSTOP信号を発生
してモード切替回路27に出力し、モード切替回路27は第
６図（ａ），（ｂ），（ｃ）に示すようにSTOP信号をサ
ンプリングクロック信号φｓに同期させることによって
モード信号modeとその反転信号▲▼を発生す
る。発生したモード信号modeはCPU11に入力され、CPU11
はモード信号modeを受け取ると、DSP14に対して第５図
（ｄ），（ｅ）に示すようにアドレスデータAD2とプロ
グラムデータDD2を出力する。一方、モード切替回路27
で発生したモード信号mode,▲▼は図示されて
いないがセレクタ（Ａ）22、セレクタ（Ｂ）24及びアン
ドゲート26に供給されており、モード信号modeが“H"に
なると、セレクタ（Ａ）22、セレクタ（Ｂ）24はCPU11
からのデータが入力されるようにバスラインを切替る。
すなわち、第６図（ｅ），（ｆ）に示すように通常時
（プログラム非書替時）にはプログラムメモリ21から制
御回路23に出力されていたデータ出力DD1とアドレスカ
ウンタ25からのプログラムメモリ21に出力されていたア
ドレス出力AD1とをモード切替時にはCPU11から出力され
るプログラムデータDD2とそのアドレスデータAD2とに切
替るようにする。また、アンドゲート26もモード信号mo
deが供給されることによってイネーブル状態となり、CP
U11からプログラムメモリ21にライトパルスが供給され
る（第５図（ｆ）参照）。この結果、プログラムメモリ
21にはCPU11からの所定のプログラムが記憶されること
になる。
以上説明したように、本実施例によれば、例えば所定
のリバーブを発生させるためのプログラムを記憶するプ
ログラムメモリ（記憶手段）21と、プログラムメモリ21
に記憶されたプログラムに従って所定のサンプリングク
ロック信号φｓの周期で入力信号PIを処理するDSP（信
号処理手段）14と、操作子15のモード切替用スイッチの
ON信号によりプログラムメモリ21の記憶内容の書き替え
を指示するCPU（書替指示手段）11と、このCPU11からの
書き替え指示するためのSTOP信号を上記サンプリングク
ロック信号φｓに同期してモード信号modeとして出力す
るモード切替回路（同期書替信号出力手段）27と、この
モード切替回路27からのモード信号mode（同期書替信
号）に対応してアドレスカウンタ25からのアドレスAD1
及びそのアドレスに基づくプログラムメモリ21からのプ
ログラム出力DD1を停止するとともに記憶内容を書き替
え可能とするセレクタ（Ａ）22、セレクタ（Ｂ）24及び
アンドゲート26（書替手段）と、上記モード信号modeに
応答してプログラムメモリ21にプログラムを転送するCP
U（転送手段）11とを設けるようにしているので、上記
サンプリングクロック信号φｓに同期してログラムの書
き替え動作が行なわれることが可能になり、信号処理の
途中でプログラムが変更されアルゴリズムが不当に変換
される事態を防止することができ、プログラム書き替え
時のノイズ発生を確実に防ぐことができる。その結果、
本信号処理装置を例えば入力信号にディレイビブラート
効果を付与する信号処理装置に適用するようにすればプ
ログラムメモリ21のプログラムを書き替えることによっ
てリバーブの形態を自由に変えることが可能となる。ま
た、書替時のノイズ発生を防ぐことができることからい
かなる時点においてもプログラムの書き替えが可能とな
って、より効果的な楽音信号の加工手段を実現すること
ができる。
のリバーブを発生させるためのプログラムを記憶するプ
ログラムメモリ（記憶手段）21と、プログラムメモリ21
に記憶されたプログラムに従って所定のサンプリングク
ロック信号φｓの周期で入力信号PIを処理するDSP（信
号処理手段）14と、操作子15のモード切替用スイッチの
ON信号によりプログラムメモリ21の記憶内容の書き替え
を指示するCPU（書替指示手段）11と、このCPU11からの
書き替え指示するためのSTOP信号を上記サンプリングク
ロック信号φｓに同期してモード信号modeとして出力す
るモード切替回路（同期書替信号出力手段）27と、この
モード切替回路27からのモード信号mode（同期書替信
号）に対応してアドレスカウンタ25からのアドレスAD1
及びそのアドレスに基づくプログラムメモリ21からのプ
ログラム出力DD1を停止するとともに記憶内容を書き替
え可能とするセレクタ（Ａ）22、セレクタ（Ｂ）24及び
アンドゲート26（書替手段）と、上記モード信号modeに
応答してプログラムメモリ21にプログラムを転送するCP
U（転送手段）11とを設けるようにしているので、上記
サンプリングクロック信号φｓに同期してログラムの書
き替え動作が行なわれることが可能になり、信号処理の
途中でプログラムが変更されアルゴリズムが不当に変換
される事態を防止することができ、プログラム書き替え
時のノイズ発生を確実に防ぐことができる。その結果、
本信号処理装置を例えば入力信号にディレイビブラート
効果を付与する信号処理装置に適用するようにすればプ
ログラムメモリ21のプログラムを書き替えることによっ
てリバーブの形態を自由に変えることが可能となる。ま
た、書替時のノイズ発生を防ぐことができることからい
かなる時点においてもプログラムの書き替えが可能とな
って、より効果的な楽音信号の加工手段を実現すること
ができる。
なお、本実施例では本発明に係る信号処理装置を入力
信号に対してディレイビブラート効果を付与する電子楽
器の信号処理装置に適用した例であるが、もちろんこれ
には限定されず、プログラムに従って所定のサンプリン
グクロックの周期で入力信号を処理するすべての信号処
理装置（例えば、電子楽器の音源やオーディオシステム
など）で使用可能であることは言うまでもない。
信号に対してディレイビブラート効果を付与する電子楽
器の信号処理装置に適用した例であるが、もちろんこれ
には限定されず、プログラムに従って所定のサンプリン
グクロックの周期で入力信号を処理するすべての信号処
理装置（例えば、電子楽器の音源やオーディオシステム
など）で使用可能であることは言うまでもない。
また、本実施例で説明したように、プログラムの書き
替え指示のための信号（STOP信号）をサンプリングクロ
ック信号φｓに同期させて同期書替え信号（モード信
号）を発生させ、このモード信号に基づいてプログラム
の書替えを行なうものであればよく、セレクタやゲート
等の数・位置が変更されたものであってもよい。
替え指示のための信号（STOP信号）をサンプリングクロ
ック信号φｓに同期させて同期書替え信号（モード信
号）を発生させ、このモード信号に基づいてプログラム
の書替えを行なうものであればよく、セレクタやゲート
等の数・位置が変更されたものであってもよい。
［発明の効果］ 本発明によれば、１処理の終了するサンプリングクロ
ックの発生に同期して書き替え動作を行なうようにして
いるので、信号処理の途中でプログラムが変更されるの
を防ぐことができ、プログラム書き替え時のノイズ発生
を防止することができる。
ックの発生に同期して書き替え動作を行なうようにして
いるので、信号処理の途中でプログラムが変更されるの
を防ぐことができ、プログラム書き替え時のノイズ発生
を防止することができる。
第１図〜第６図は本発明に係る信号処理装置の一実施例
を示す図であり、 第１図はその信号処理装置の全体構成図、 第２図はそのDSPの内部回路構成図、 第３図はそのモード切替回路の回路構成図、 第４図はそのCPUの動作を示すフローチャート、 第５図はその各部の信号変化を示すタイミングチャー
ト、 第６図はそのDSP側から見た各部の信号変化を示すタイ
ミングチャートである。 １……信号処理装置、11……CPU（指示手段、転送手
段）、12……ROM、13……ワーク用RAM、14……DSP（信
号処理手段）、15……操作子（指示手段）、21……プロ
グラムメモリ（記憶手段）、22……セレクタ（Ａ）、23
……制御回路、24……セレクタ（Ｂ）、25……アドレス
カウンタ、26……アンドゲート、27……モード切替回路
（同期切替信号出力手段）、61,62……フリップフロッ
プ、63,64……アンドゲート、65,66……ノアゲート、φ
ｓ……サンプリングクロック、STOP……ストップ信号、
mode,▲▼……モード信号（同期書替信号）。
を示す図であり、 第１図はその信号処理装置の全体構成図、 第２図はそのDSPの内部回路構成図、 第３図はそのモード切替回路の回路構成図、 第４図はそのCPUの動作を示すフローチャート、 第５図はその各部の信号変化を示すタイミングチャー
ト、 第６図はそのDSP側から見た各部の信号変化を示すタイ
ミングチャートである。 １……信号処理装置、11……CPU（指示手段、転送手
段）、12……ROM、13……ワーク用RAM、14……DSP（信
号処理手段）、15……操作子（指示手段）、21……プロ
グラムメモリ（記憶手段）、22……セレクタ（Ａ）、23
……制御回路、24……セレクタ（Ｂ）、25……アドレス
カウンタ、26……アンドゲート、27……モード切替回路
（同期切替信号出力手段）、61,62……フリップフロッ
プ、63,64……アンドゲート、65,66……ノアゲート、φ
ｓ……サンプリングクロック、STOP……ストップ信号、
mode,▲▼……モード信号（同期書替信号）。
───────────────────────────────────────────────────── フロントページの続き 合議体 審判長 西川 正俊 審判官 日下 善之 審判官 橋本 正弘 (56)参考文献 特開 平２−227729（ＪＰ，Ａ) 特開 平１−263747（ＪＰ，Ａ)
Claims (3)
- 【請求項１】プログラムを記憶可能な記憶手段と、 上記記憶手段の記憶内容の書き替えを指示する書替指示
手段と、 上記書替指示手段からの信号を上記サンプリングクロッ
クに同期して出力する同期書替信号出力手段と、 上記同期書替信号に応答して上記記憶手段にプログラム
を転送する転送手段と、 上記同期書替信号出力手段からの同期書替信号に応答し
て上記記憶手段の記憶内容を書き替え可能な状態にし、
前記転送手段からのプログラムを前記記憶手段に供給す
る書替手段と、 上記同期書替信号出力手段からの同期書替信号に応答し
て前記転送手段からのプログラムが供給されると共に、
それ以外の場合は上記記憶手段からのプログラムが供給
され、当該供給されたプログラムに従って所定のサンプ
リングクロックの周期で入力信号を処理する信号処理手
段と、 を有することを特徴とする信号処理装置。 - 【請求項２】上記信号処理手段、同期書替信号出力手段
及び書替手段は１チップ回路で構成され、上記書替指示
手段及び転送手段は他の１チップ回路で構成されたこと
を特徴とする請求項１に記載の信号処理装置。 - 【請求項３】上記信号処理手段は、入力信号にディレイ
ビブラート効果を付与するように構成されたことを特徴
とする請求項１に記載の信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29456990A JP3194193B2 (ja) | 1990-10-31 | 1990-10-31 | 信号処理装置 |
| US08/407,498 US5590364A (en) | 1990-10-31 | 1995-03-17 | Signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29456990A JP3194193B2 (ja) | 1990-10-31 | 1990-10-31 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167131A JPH04167131A (ja) | 1992-06-15 |
| JP3194193B2 true JP3194193B2 (ja) | 2001-07-30 |
Family
ID=17809481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29456990A Expired - Fee Related JP3194193B2 (ja) | 1990-10-31 | 1990-10-31 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5590364A (ja) |
| JP (1) | JP3194193B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37422E1 (en) * | 1990-11-20 | 2001-10-30 | Yamaha Corporation | Electronic musical instrument |
| JP2000242489A (ja) | 1998-12-21 | 2000-09-08 | Casio Comput Co Ltd | 信号処理装置の資源管理装置、プログラム転送方法、及び記録媒体 |
| JP2001005457A (ja) | 1999-06-22 | 2001-01-12 | Casio Comput Co Ltd | 楽音制御装置及び楽音制御処理プログラムを記録した記録媒体 |
| US6507915B1 (en) * | 1999-12-29 | 2003-01-14 | Intel Corporation | Clock and data signal separator circuit |
| JP3661556B2 (ja) * | 2000-03-22 | 2005-06-15 | ヤマハ株式会社 | 楽音信号処理装置 |
| JP2003167751A (ja) * | 2001-04-24 | 2003-06-13 | Ricoh Co Ltd | プロセッサ処理方法およびプロセッサシステム |
| JP4707017B2 (ja) * | 2006-02-17 | 2011-06-22 | カシオ計算機株式会社 | 信号処理装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4105864A (en) * | 1975-07-17 | 1978-08-08 | Teledyne Industries, Inc. | Stereo and spaciousness reverberation system using random access memory and multiplex |
| JPH06103460B2 (ja) * | 1985-11-19 | 1994-12-14 | ソニー株式会社 | プログラム転送方式 |
| EP0554917B1 (en) * | 1987-06-05 | 1998-05-06 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processing system having two instruction memories accessed by a processor under control of host |
| US4998281A (en) * | 1987-08-20 | 1991-03-05 | Casio Computer Co., Ltd. | Effect addition apparatus |
| US5034962A (en) * | 1988-07-01 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Voice-band signal processor |
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| JPH0674000B2 (ja) * | 1989-07-13 | 1994-09-21 | 忠一郎 山本 | 木目を活かした立体的紋章型の製造法 |
| JPH07114337B2 (ja) * | 1989-11-07 | 1995-12-06 | パイオニア株式会社 | ディジタルオーディオ信号処理装置 |
-
1990
- 1990-10-31 JP JP29456990A patent/JP3194193B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-17 US US08/407,498 patent/US5590364A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5590364A (en) | 1996-12-31 |
| JPH04167131A (ja) | 1992-06-15 |
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