JP3225796B2 - 信号処理装置および楽音処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号処理装置に関し、特
に、電子楽器のエフェクタあるいは音源として使用して
好適な信号処理装置に関する。

【０００２】

【従来の技術】フィルター操作や変復調操作などの実時
間信号処理をディジタル値の代数演算によって高精度か
つ高安定に行なうことのできる信号処理装置（以下、
「ＤＳＰ」という）が、オーディオ信号やビデオ信号の
処理、音声情報処理などの多くの分野で用いられてお
り、電子楽器においても、エフェクタや音源などに使用
されている。

【０００３】このようなＤＳＰは、乗算や加算などの演
算を高速に実行することができる高速演算部、それらの
演算に使用する係数を格納する係数レジスタ、外部ＲＡ
Ｍへの読出書込アドレスを格納するアドレスＲＡＭ、入
出力データや途中結果データを記憶するためのＲＡＭ、
ＣＰＵとのインタフェース部、および、各部を制御する
ためのマイクロプログラムを格納するマイクロプログラ
ムメモリなどを有しており、マイクロプログラムメモリ
に格納されたマイクロプログラムに従って、係数レジス
タに格納されている係数値を用いて入力データに所定の
演算処理を行い、あるいは、外部ＲＡＭを使用してデー
タに所定の遅延を与えることにより、所定のエフェクト
処理あるいは波形発生処理などを行うようになされてい
る。

【０００４】そして、鍵盤や操作子などが操作される
と、電子楽器全体の制御を行うＣＰＵが、それに応じて
必要なパラメータを演算し、対応する係数レジスタに格
納されている係数の値やアドレスＲＡＭの内容などを書
き換えることにより、ＤＳＰにより実行される波形処理
演算を制御して楽音を制御するようになされていた。

【０００５】

【発明が解決しようとする課題】上記したような従来技
術の電子楽器は、ＣＰＵによりＤＳＰにおける演算に使
用される係数をリアルタイムに書き換えることにより、
音色や楽音に付加される効果をリアルタイムに変更する
ことができるものである。しかしながら、電子楽器にお
いては、より多彩な音色変化をする楽音を発生するこ
と、および、楽音により多彩な効果を付加することが求
められている。従来技術においては、ＣＰＵはＤＳＰに
おける演算に用いられる係数を変化させるのみであっ
て、ＤＳＰにおける演算途中結果を読み込んでそれを制
御にフィードバックさせることは行われていなかった。
ＤＳＰによる演算の途中結果を知りそれを制御にフィー
ドバックすることが可能となれば、よりきめの細かい制
御をすることが可能となり、音色変化や効果を多彩なも
のとすることが可能となる。

【０００６】また、最近の物理モデル音源の電子楽器な
どにおいては、複数個の操作子を用い、これら複数個の
操作子からの操作入力に対し複雑な演算を行なって、制
御用のパラメータを算出することが行われている。この
ような演算はすべてＣＰＵにより行われているので、Ｃ
ＰＵの処理負担は非常に大きいものとなっていた。

【０００７】そこで、本発明は、より多彩な音色変化を
する楽音を発生すること、および、より多彩な効果を楽
音に付加することを可能にすることができる信号処理装
置を提供することを目的とするものである。さらに本発
明は、ＣＰＵによる処理負担の軽減を可能にすることが
できる信号処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の信号処理装置は、複数ステップからなるプ
ログラムを格納するプログラム記憶手段と、演算に用い
る係数を記憶する係数レジスタと、前記プログラム記憶
手段に格納されたプログラムにより演算を実行する演算
手段と、前記演算手段の出力が供給される内部データバ
スと、前記プログラムの任意のステップを指定するステ
ップレジスタと、前記ステップレジスタに指定されたス
テップのプログラムによる演算結果が前記内部データバ
スに出力されるタイミングで前記内部データバス上のデ
ータを読み込むレジスタと、外部ＣＰＵとの間でデータ
転送を行うためのインターフェイス回路とを有し、前記
レジスタの記憶内容を前記インターフェイス回路を介し
て外部ＣＰＵが読み出すことができるようになされてい
るものである。また、本発明の他の信号処理装置は、複
数ステップからなるプログラムを格納する第１のプログ
ラム記憶手段と、前記第１のプログラム記憶手段に格納
されたプログラムにより演算を実行する第１の演算手段
と、前記第１の演算手段による演算に用いる係数を記憶
する係数レジスタと、前記第１の演算手段の出力が供給
される内部データバスと、前記プログラムの任意のステ
ップを指定するステップレジスタと、前記ステップレジ
スタに指定されたステップのプログラムによる演算結果
が前記内部データバスに出力されるタイミングで前記内
部データバス上のデータを読み込むレジスタとを有する
第１の演算部と、制御プログラムを格納する制御プログ
ラム格納手段と、該制御プログラムにより演算処理を実
行する演算及び制御部とを有する第２の演算部とを備
え、前記第２の演算部は、前記レジスタの記憶内容に基
づいて前記係数レジスタの内容を制御するようになされ
ているものである。 さらに、本発明の楽音処理装置は、
信号処理装置にその演算処理に用いるパラメータを供給
するＣＰＵと、該パラメータを用いて演算処理を実行す
る信号処理装置を有する楽音処理装置であって、前記信
号処理装置は、複数ステップからなるプログラムを格納
するプログラム記憶手段と、前記プログラム記憶手段に
格納されたプログラムにより演算を実行する演算手段
と、前記プログラムの任意のス テップを指定するステッ
プレジスタと、前記ステップレジスタに指定されたステ
ップのプログラムによる演算結果を読み込むレジスタを
有し、前記ＣＰＵは、前記レジスタの内容を読み出し、
該読み出した演算結果に応じて新たなパラメータを算出
し、該算出したパラメータを前記信号処理装置に供給す
るようになされているものである。

【０００９】

【作用】演算手段により実行される演算の演算結果を記
憶する演算結果記憶手段と、プログラム中の任意のステ
ップを指定してそのステップによる演算の演算結果を前
記演算結果記憶手段から読み出す読出手段とを備えてい
るので、ＤＳＰ中の任意のステップの演算結果を読み出
すことが可能となり、その読み出した演算結果を制御パ
ラメータにフィードバックすることが可能となり、より
きめの細かい楽音の制御が可能となる。また、トランケ
ート制御を行なうときにも、真の音量を考慮して理想的
なトランケート制御を行なうことが可能となる。さら
に、読み出した途中演算結果を表示すれば、物理モデル
音源の開発や解析が容易となる。

【００１０】さらに、信号処理装置内に該信号処理装置
とは独立して動作する第２の演算部が設けられており、
該第２の演算部において当該信号処理装置において実行
する演算に用いるパラメータの制御を行なわせることが
できるので、ＣＰＵの処理負担を該第２の演算部に一部
移管することが可能となり、ＣＰＵの処理負担を軽減す
ることができる。

【００１１】

【実施例】図１は、本発明のＤＳＰを使用した電子楽器
のブロック図である。図１において、１はこの電子楽器
全体の動作を制御するＣＰＵ、２はＣＰＵ１の処理に必
要なデータなどを格納するためのＲＡＭ、３はＣＰＵ１
による制御のためのプログラムや、ＤＳＰ８における処
理のためのマイクロプログラムなどを格納するＲＯＭ、
４は各種の設定を行うための操作子、５は鍵盤、６は装
置の動作状態や各種設定上方を表示するための表示装置
である。７は楽音信号を生成する音源、８はエフェクタ
として動作する本発明のＤＳＰ、９は波形データを遅延
するためや演算途中結果の格納に用いられる外部ＲＡ
Ｍ、１０はＤＳＰ８から出力される楽音信号をアナログ
信号に変換するＤＡ変換器、１１はＤＡ変換器１０の出
力を増幅し音響信号として出力するサウンドシステム、
１２はデータ転送を行うためのＣＰＵバスである。な
お、この図においては外部ＲＡＭ９がＤＳＰ８の外部に
設けられているように記載されているが、ＤＳＰ８と外
部ＲＡＭ９とを同一の半導体チップ上に設けてもよい。
また、この実施例においてはＤＳＰ８をエフェクタとし
て使用している場合を示しているが、ＤＳＰ８を音源と
して使用することもでき、その場合には、７は励振波形
発生部とされる。

【００１２】ＤＳＰ８には、以下のような構成要素が設
けられている。８１はＣＰＵバス１２に接続され、ＣＰ
Ｕ１とＤＳＰ８との間のデータ転送を行うためのＣＰＵ
インターフェイス回路、８２はマイクロプログラムの各
ステップにおいて演算に使用する係数を格納する係数レ
ジスタであり、格納されている係数が書き換えられたと
きに、現在の係数値を該新たな係数値まで徐々に変更す
るための補間機能も設けられているものである。８３は
音源７から入力される楽音データおよび演算結果データ
を格納する入出力ＲＡＭ、８４は演算途中結果を格納す
るテンポラリＲＡＭ、８５は乗算器および加算器などか
らなり高速演算を実行する演算部である。８６は、外部
ＲＡＭ９を用いて波形データを遅延出力させるために、
当該波形データを外部ＲＡＭ９に書込／読出するための
アドレスをマイクロプログラムの各ステップに対応して
格納するアドレスＲＡＭ、８７は該アドレスＲＡＭ８６
の出力により外部ＲＡＭ９にアクセスするためのアドレ
スコントローラ、８８はマイクロプログラムのアドレス
を指定するマイクロプログラムカウンタ、８９はマイク
ロプログラムが格納されるマイクロプログラムＲＡＭで
あり、例えば５１２ステップのマイクロプログラムが格
納されている。９０はＤＳＰ８の内部データバスである
ＤＳＰデータバスである。

【００１３】そして、この係数レジスタ８２、アドレス
ＲＡＭ８６およびマイクロプログラムＲＡＭ８９は、そ
れぞれ、マイクロプログラムのステップ数と同じ数の記
憶領域を有しており、マイクロプログラムカウンタ８８
のカウントアップと同期して順次アクセスされ、格納さ
れているデータが読出／書込されるようになされてい
る。また、マイクロプログラムカウンタ８８は、１サン
プリングサイクルの間に「０」から「５１１」まで順次
カウントアップするようになされており、次のサンプリ
ングサイクルには再び「０」から計数を開始するように
なされている。

【００１４】また、９１はＣＰＵ１からＣＰＵインター
フェース回路８１を介して任意の値が設定されるステッ
プレジスタ、９２はステップレジスタ９１の出力に所定
の定数（この実施例においては「２」）を加算する加算
器、９３はプログラムカウンタ８８の出力と加算器９２
の出力の一致を検出する比較部、９４は比較部９３から
の一致出力によりＤＳＰデータバス９０上のデータを読
み込むレジスタ、９５は、ＣＰＵインタフェース回路８
１を介してＣＰＵ１によりセットされ、比較部９３から
の一致出力によりリセットされるフリップフロップ回路
である。

【００１５】このように構成されたＤＳＰ８を有する電
子楽器において、演奏の開始に先立って、ＣＰＵ１によ
り、付与したいエフェクトに対応するマイクロプログラ
ムがＲＯＭ３から読み出されてＤＳＰ８のマイクロプロ
グラムＲＡＭ８９に格納され、該マイクロプログラムの
各ステップにおいて使用される係数が係数レジスタ８２
の対応するアドレスに記憶され、さらに、波形データを
外部ＲＡＭ９を用いて遅延して出力させるために外部Ｒ
ＡＭ９の書込／読出アドレスがアドレスＲＡＭ８６の対
応するアドレスに記憶される。電源が投入されて、イニ
シャライズの後、マイクロプログラムカウンタ８８は
「０」からカウントアップを開始する。これにより、マ
イクロプログラムＲＡＭ８９からマイクロプログラムが
順次読み出され、同時に、係数レジスタ８２から各マイ
クロプログラムステップにおいて使用する係数が、ま
た、アドレスＲＡＭ８６から外部ＲＡＭ９の書込／読出
アドレスが、それぞれ、読み出され、音源７から入力さ
れる楽音データに対して対応するエフェクト処理が施さ
れ、入出力ＲＡＭ８３からＤＡ変換器１０に出力され
る。

【００１６】演奏中にペダルなどの操作子４が操作され
ると、ＣＰＵ１により該操作が検知され、操作量に対応
した新たな係数値や書込／読み出しアドレスなどのパラ
メータがＣＰＵ１により算出され、ＣＰＵインターフェ
ース回路８１を介して係数レジスタ８２あるいはアドレ
スＲＡＭ８６に書き込まれる。これにより、リアルタイ
ムに演奏のパラメータが変更され、操作子４の操作に応
じたエフェクトの変更が行われることとなる。

【００１７】上記のようにしてパラメータの変更が行わ
れるのであるが、本発明においては、上記したように、
ＣＰＵ１が、新たなパラメータを算出するときなどに次
のようにしてＤＳＰ８の内部にある演算途中結果を読み
出すことができるため、よりきめの細かい制御を行うこ
とができ、多彩な音色変化を実現することができるもの
である。

【００１８】すなわち、演算途中結果を読み出すとき
は、まず、ＣＰＵ１から演算途中結果を読み出したいマ
イクロプログラムステップに対応するステップ番号をＣ
ＰＵインタフェース回路８１を介してステップレジスタ
９１に書き込む。そして、同時にフリップフロップ回路
９５をセットする。ステップレジスタ９１に書き込まれ
たステップ番号は、加算器９２において定数「２」と加
算され、比較部９３に印加される。ここで、定数「２」
を加算するのは、このＤＳＰ８においては、演算部８５
における演算に２ステップ分の時間を要するものであ
り、あるステップに書き込まれた演算命令により実行さ
れる演算の結果が２ステップ後にＤＳＰデータバス９０
に出力されるようになっているためである。仮に、この
ＤＳＰ８がより高速な演算が可能なように構成されてい
る場合には、例えば、この加算器９２において「１」が
加算されるようにされる。

【００１９】比較部９３の他方の入力には、マイクロプ
ログラムカウンタ８８の出力が入力されており、比較部
９３において、加算器９２から入力されるステップレジ
スタ９１に設定されたマイクロプログラムアドレスに定
数「２」を加算した値とマイクロプログラムカウンタ８
８の出力とが比較される。比較部９３において一致が検
出されたとき、レジスタ９４にラッチ信号が供給され、
ＤＳＰデータバス９０上に存在する演算結果データがレ
ジスタ９４に取り込まれる。該一致検出パルスはフリッ
プフロップ９５にもリセットパルスとして印加され、フ
リップフロップ９５がリセットされる。すなわち、フリ
ップフロップ９５がリセット状態であることは、レジス
タ９４に途中結果データが読み込まれていることを表わ
している。

【００２０】次に、ＣＰＵ１は、レジスタ９４に格納さ
れた途中結果データを読み出すために、ＣＰＵインタフ
ェース回路８１を介してフリップフロップ９５の状態を
読み込み、フリップフロップ９５がリセットされている
ことを条件としてレジスタ９４の内容を読み出す。この
ようにして、ＣＰＵ１は任意のマイクロプログラムステ
ップにおけるマイクロプログラムの演算結果を読み出す
ことができる。なお、途中演算結果は、ステップレジス
タ９１に読み出したいマイクロプログラムステップ番号
が書き込まれてから、遅くとも１サンプリングサイクル
後にはレジスタ９４に格納されているはずであるので、
ＣＰＵ１がステップレジスタ９１にアドレスを書き込ん
でから１サンプリングサイクル経過後にレジスタ９４を
読み出すようにすれば、フリップフロップ９５を省略す
ることができる。

【００２１】また、上記においては、途中演算結果を格
納するためのレジスタ９４を一つだけ設けているが、途
中演算結果を格納するためのレジスタ９４および比較部
９３を複数個並列に設け、複数個の途中演算結果を並列
的に格納することも可能である。さらに、レジスタ９４
をマイクロプログラムステップ数と同一の記憶領域数を
有するＲＡＭとし、各ステップ毎にＤＳＰデータバス９
０上のデータを格納するように構成して、比較部９３の
出力により該ＲＡＭから任意のステップによる演算の途
中結果を読み出すように構成することも可能である。

【００２２】以上のように、本発明のＤＳＰ８は途中演
算結果をＣＰＵ１から読み出すことができるように構成
されているので、以下に示すようなきめの細かい制御を
行なうことができる。 （ディストーションへの応用）図２により本発明のＤＳ
Ｐ８を用いた場合におけるディストーション演算の例を
示す。ディストーションはエレクトリックギターなどに
よく使われるエフェクトであり、増幅度を上げてクリッ
プした状態とすることによって歪を楽音に付加するもの
である。従来のディストーション演算は、所定レベル以
上の入力信号はクリップするが、信号レベルの小さい楽
音信号に対しては歪を付加することはできないものであ
った。本発明のＤＳＰ８を用いることにより、ＣＰＵ１
はＤＳＰ８内部における演算の途中結果を読み出すこと
ができるので、より効果的なディストーションを行うこ
とができる。

【００２３】この図において、ブロック２００はＣＰＵ
１において実行される処理であり、ディストーション演
算ルーチン２０１、エンベロープ形成演算ルーチン２０
２および音量制御ルーチン２０３はＤＳＰ８内のマイク
ロプログラムにより実行されるルーチンである。入力さ
れる楽音信号はＤＳＰ８におけるディストーション演算
ルーチン２０１とエンベロープ形成演算ルーチン２０２
に入力される。ここで、ディストーション演算ルーチン
２０１は従来のディストーション演算と同様の処理を行
うものである。また、エンベロープ形成演算は入力信号
の包絡線を形成するもので、たとえば、入力信号波形の
ピーク値を検出してそれらのピーク値を順次つないでい
く処理である。

【００２４】ＣＰＵ１は、ＤＳＰ８の途中演算結果を読
み出すことにより、ブロック２００に示すようにＤＳＰ
８のマイクロプログラムにより実行されるエンベロープ
形成演算の結果を読み出し、該入力信号のレベルを取り
込む。そして、該入力信号レベルの大きさに基づいてデ
ィストーション演算ルーチンにおいて用いるゲインまた
は歪み度に関連する係数の最適な値を算出、またはテー
ブル参照によって求め、ＤＳＰ８の係数レジスタ８２に
書き込む。例えば、該エンベロープ形成演算の結果から
入力信号レベルが小さくなったことを検出したときに
は、ディストーション演算に用いるゲインまたは歪み度
に関連ずる係数を大きくして入力信号に対してクリップ
が発生するように制御を行う。同時に、音量制御ルーチ
ン２０３に対して、ディストーション演算ルーチン２０
１に与えた係数の変化と逆方向に変化するように音量制
御用の係数の補正を行う。例えば、入力信号レベルが小
さく、ディストーション演算におけるゲインまたは歪み
度を大きくしたときは、音量制御ルーチン２０３におけ
る音量制御用の係数を音量を下げるような値に変更す
る。このようにして、いかなる信号レベルの入力信号に
対しても所定のディストーション効果を与えることがで
きる。

【００２５】（音源アルゴリズムへの応用）図３により
本発明のＤＳＰ８で物理モデル音源アルゴリズムを実行
させる場合に適用した例について説明する。自然楽器や
動物の声道などにおける発音メカニズムをシミュレート
したモデルを動作させ、楽音を合成することが知られて
いる。このような音源アルゴリズムの開発あるいは研究
の過程において、声道や楽器などをシミュレートするプ
ログラムを開発するときに、その各部分においてどのよ
うな波形になっているかを知ることができれば、非常に
便利である。本発明のＤＳＰ８を用いることにより、各
演算アルゴリズムの任意の場所から波形を読み出して表
示することができるようになる。

【００２６】図３に示すように、物理モデル音源は、遅
延部とフィルターとを含むウエーブガイド部２１２、２
１４および２１６と、それらを結合するジャンクション
部２１１、２１３および２１５とにより発音機構をシミ
ュレートするものであり、これらのシミュレーションは
ＤＳＰ８内に格納されたマイクロプログラムにより実行
される。ＣＰＵ１から、ブロック２２０に示すように、
ＤＳＰ８のマイクロプログラムのうちの任意のウエーブ
ガイド部あるいはジャンクション部に対応するステップ
の演算結果を所定タイミング毎に読み出し、それらを表
示することにより、物理モデル音源の各部における波形
データを表示することができる。

【００２７】これにより、従来は音源アルゴリズムによ
り発生された結果の波形データしか表示することができ
なかったものであるが、本発明のＤＳＰ８を使用するこ
とにより、物理モデルの各部における波形データを表示
することができ、新しい音源アルゴリズムの研究開発が
容易になる。

【００２８】（トランケート処理への応用）図４は、本
発明のＤＳＰ８を音源あるいはエフェクタとして用いた
場合におけるトランケート処理（発音割当処理）を示す
図である。一般に、ＤＳＰ８は音源として使用される場
合であってもエフェクタとして使用される場合であって
も、複数チャンネルの音源あるいはエフェクタとして使
用される。例えば、当該ＤＳＰ８が４チャンネル分の能
力を有している場合において、空チャンネルが無いとき
に新たなキーオン指示が入力されたときには現在使用さ
れているチャンネルのうちの最も小さい音を発生してい
るチャンネルの発音を中止して該新たなキーオン信号に
対して該チャンネルを割り当てることが行われている。

【００２９】従来のトランケート処理においては、エン
ベロープ生成演算（ＥＧ演算）の結果を用いてトランケ
ート制御を行っていた。しかしながら、ＥＧ演算の結果
エンベロープが小さい領域にあったとしても、音量が大
きい場合には実際に発音される音の音量が小さいとは限
らない。したがって、従来においては、必ずしも最も音
量の小さいチャンネルを選択してトランケート処理が行
われていたとは限らないという問題点があった。

【００３０】図４に示すように、本発明のＤＳＰ８を使
用することにより最も音量の小さいチャンネルを選択す
ることができる。図４において、２３１は励振波形信号
（音源のとき）又は入力信号（エフェクタのとき）を複
数個の音源又はエフェクト演算ルーチン２３２、２３
３、２３４および２３５に分配する分配部、２３２、２
３３、２３４および２３５はそれぞれ独立した音源ある
いはエフェクト演算ルーチン、２３６は各音源又はエフ
ェクト演算ルーチン２３２〜２３５の出力を合成する合
成部、２３７、２３８、２３９および２４０は各音源又
はエフェクト演算ルーチン２３２〜２３５の出力からそ
れぞれの出力波形データのエンベロープを算出するエン
ベロープ形成演算ルーチンであり、これらの各ルーチン
はＤＳＰ８内のマイクロプログラムにより実現される。

【００３１】鍵盤などからキーオン指示が入力されたと
き、ＣＰＵ１はＤＳＰ８の音源またはエフェクト演算チ
ャンネルの空チャンネルに当該キーオン指示に対応する
発音処理を割り当てる。空チャンネルが無いときは、各
音源又はエフェクト演算ルーチン２３２〜２３５の出力
レベルを算出するエンベロープ形成演算ルーチン２３７
〜２４０の出力を読み出すことにより、最も音量の小さ
いチャンネルを検出し、分配部２３１を制御してそのチ
ャンネルを該新たなキーオン指示に割り当てる。このよ
うに本発明のＤＳＰ８を使用することにより、直接音量
レベルを読み出すことが可能となり、理想的なトランケ
ート制御を行なうことが可能となる。

【００３２】上記以外にも、本発明のＤＳＰ８を使用す
ることにより、出力信号がクリップしないように入力信
号レベルに応じて出力レベルを制御したり、入力信号レ
ベルに応じてフィルタの特性を変化させるなど、種々の
制御を行うことが可能となる。このように本発明のＤＳ
Ｐ８を用いることにより、ＤＳＰ８内のマイクロプログ
ラムの任意のステップの演算結果をＣＰＵ１から読み出
すことが可能となり、よりきめの細かい制御を行うこと
が可能となった。

【００３３】一方、上記のように制御を行うことによ
り、ＣＰＵ１の行うべき処理は従来の場合よりも増加す
ることとなる。特に、最近の物理モデル音源の電子楽器
などにおいては、複数の操作子を用い、これら複数個の
操作子の操作により係数レジスタやアドレスＲＡＭなど
のパラメータをリアルタイムに書き換えることが要求さ
れており、そのパラメータも、操作子からの入力をその
ままパラメータとするのではなく、テーブルを参照する
などして操作子入力をノンリニアに変化させてパラメー
タとするなど複雑な演算が行われている。このような演
算はすべてＣＰＵにより行われていたので、ＣＰＵの処
理負担は非常に大きいものとなっており、また、発音数
を多くすることもできなかった。

【００３４】そこで、このようなＣＰＵのオーバヘッド
を解消することのできる本発明の他の実施例について、
図５を参照して説明する。図５は、本発明の他の実施例
によるＤＳＰ８を使用した電子楽器のブロック図であ
る。簡略化のため、この図において、図１と同一の構成
要素には同一の番号を付して詳細な説明は省略すること
とする。この実施例のＤＳＰ８は、その内部に第２演算
部１００を有している点で図１に示したものと相違して
おり、この第２演算部１００には、演算及び制御部１０
１、制御プログラム格納部１０２、第２プログラムカウ
ンタ１０３および記憶部１０４が含まれている。

【００３５】そして、この第２演算部１００は、演算及
び制御部１０１に設けられた制御プログラム格納部１０
２に記憶された制御プログラムにより動作し、制御プロ
グラム格納部１０２は第２プログラムカウンタ１０３に
よりアクセスされる。記憶部１０４は、操作子からの入
力に対して非線形な変換を施すためのテーブルやワーク
メモリとして使用される。演算及び制御部１０１は、係
数レジスタ８２、アドレスＲＡＭ８６およびレジスタ９
４に接続されており、その制御プログラム格納部１０２
に格納された制御プログラムにより、記憶部１０４に格
納されたデータを用いて、演算やテーブル参照などの処
理を行い、係数レジスタ８２やアドレスＲＡＭ８６の所
定アドレスにデータを書き込むように動作される。

【００３６】また、演算及び制御部１０１は、比較部９
３およびレジスタ９４に接続されており、制御プログラ
ム格納部１０２に格納された制御プログラムにより指定
されるマイクロプログラムＲＡＭ８９の任意のステップ
の演算結果を、図１に示したＤＳＰの場合と同様に、レ
ジスタ９４を介して読み込むことができるようになされ
ている。そして、制御プログラム格納部１０２は、ＣＰ
Ｕインタフェース部８１を介してＣＰＵ１により書き換
え可能となされている。なお、この第２演算部１００の
演算部及び制御部１０１は、乗算器を設けてＤＳＰと同
様の構成としてもよいが、必ずしも高速処理が要求され
ないので、制御プログラム格納部１０２に機械語プログ
ラムを格納し、通常のＣＰＵ１と同様の構成とすること
もできる。

【００３７】このように構成された電子楽器において、
操作子４が操作されたときの動作を図６および図７を用
いて説明する。図６はこの電子楽器のＣＰＵ１の処理を
示すフローチャートであり、図７はこのＤＳＰ８内の第
２演算部１００において実行される処理の一例を示すフ
ローチャートである。なお、ここでは、例えば２つの操
作子が操作されるものとし、第１操作子は息圧、第２操
作子はスライダーであるとする。

【００３８】図６に示すように、ＣＰＵ１は動作が開始
されるとステップ３０１において初期設定を行ない、次
いでステップ３０２において鍵盤５や操作子４からのイ
ベント入力があるか否かを検出する。操作子イベントが
検出されないときは、ステップ３０４にジャンプしてそ
の他の処理を行ない、再びステップ３０２に戻る。ま
た、ステップ３０２において操作子イベントを検出した
ときは、ステップ３０３においてその操作子の情報をそ
のままＣＰＵインタフェース回路８１を介して第２演算
部１００の記憶部１０４に転送する。

【００３９】図７に示すように、第２演算部１００にお
いては、ＣＰＵ１から図６のステップ３０３により記憶
部１０４に書き込まれた第１操作子の出力をステップ４
０１において取り込む。そして、ステップ４０２におい
て、該第１操作子の出力を用いて記憶部１０４に格納さ
れている第１のテーブルを参照し、該第１操作子の出力
に対して所定の変換を施す。次いで、ステップ４０３に
おいて、同様にＣＰＵ１により記憶部１０４に転送され
ている第２操作子の出力を取り込み、ステップ４０４に
おいてステップ４０２の出力とステップ４０３の出力と
を乗算する。この乗算結果とステップ４０５により読み
出した所定のオフセット値とステップ４０６において加
算する。

【００４０】一方、比較部９３を用いてレジスタ９４か
ら読み出したマイクロプログラムＲＡＭ８９の指定した
ステップのマイクロ命令による途中演算結果を、ステッ
プ４０７において取り込み、ステップ４０８において、
この途中演算結果を第３のテーブルを参照して所定の変
換を施し、このステップ４０８の出力とステップ４０４
の出力とをステップ４０９において加算する。そして、
ステップ４１０において、ステップ４０６の加算結果と
ステップ４０９の加算結果のいずれかを、第１操作子か
らの出力の正負により選択し、その選択結果とステップ
４１１において実行される音量エンベロープ生成演算の
演算結果とをステップ４１２において乗算する。ステッ
プ４１３において、このようにして得られた音量制御パ
ラメータを係数レジスタ８２の所定のアドレスに書き込
む。

【００４１】また、ステップ４０１において取り込まれ
た第１操作子の出力は、ステップ４１４において第２の
テーブルを参照して所定の変換を施され、ステップ４１
６において、ステップ４１５により読み込まれた鍵盤５
からのキーコード出力と加算される。この加算結果はス
テップ４１８において、ステップ４１７において実行さ
れるピッチエンベロープ生成演算の結果と乗算され、さ
らにステップ４２０において、ステップ４１９において
読み出される第２のオフセット値と加算される。このよ
うにして得られた値は、ピッチを変化させるために、ス
テップ４２１においてアドレスＲＡＭ８６の所定アドレ
スに書き込まれる。

【００４２】このように、本発明の第２実施例のＤＳＰ
８を使用した場合には、該ＤＳＰ８内の第２演算部１０
０において操作子５や鍵盤４からの入力に対応して係数
レジスタ８２あるいはアドレスＲＡＭ８６へ書き込むパ
ラメータの変更演算処理および途中演算結果に基づくパ
ラメータの制御演算を行なっているので、ＣＰＵ１にお
いてこのような複雑な演算処理を実行する必要がなくな
り、ＣＰＵ１の処理負担を減少させることができる。

【００４３】

【発明の効果】本発明のＤＳＰは以上のように構成され
ているので、ＤＳＰ内における演算の途中結果を読み出
すことが可能となり、きめの細かい楽音の制御が可能と
なり、あるいは、各部の状態を知ることが可能となり、
より多彩な音色変化をする楽音を発生させることや、よ
り多彩な効果を楽音に付与することが可能となる。ま
た、理想的なトランケート制御も可能となる。また、内
部に第２の演算部を設けた本発明のＤＳＰによれば、Ｃ
ＰＵにおける処理の一部を該第２の演算部において実行
させることができるので、ＣＰＵの処理負担を軽減する
ことが可能となる

【図面の簡単な説明】

【図１】 本発明の一実施例によるＤＳＰを採用した電
子楽器の構成を示すブロック図である。

【図２】 本発明の一実施例によるＤＳＰを使用したデ
ィストーション演算の一例を示す図である。

【図３】 本発明の一実施例によるＤＳＰを音源に使用
した場合の応用例を示す図である。

【図４】 本発明の一実施例によるＤＳＰを採用した発
音割当処理の一例を示す図である。

【図５】 本発明の他の実施例によるＤＳＰを採用した
電子楽器の構成を示すブロック図である。

【図６】 本発明の他の実施例によるＤＳＰを採用した
場合のＣＰＵの処理を示すフローチャートである。

【図７】 本発明の他の実施例によるＤＳＰにおいて実
行される処理の一例を示すフローチャートである。

【符号の説明】

１ ＣＰＵ、２ ＲＡＭ、３ ＲＯＭ、４ 操作子、５
鍵盤、６ 表示装置、７ 音源、８ ＤＳＰ、９ 外
部ＲＡＭ、１０ ＤＡ変換器、１１ サウンドシステ
ム、１２ ＣＰＵバス、８１ ＣＰＵインターフェイス
回路、８２ 係数レジスタ、８３ 入出力ＲＡＭ、８４
テンポラリＲＡＭ、８５ 演算部、８６アドレスＲＡ
Ｍ、８７ アドレスコントローラ、８８ マイクロプロ
グラムカウンタ、８９ マイクロプログラムＲＡＭ、９
０ ＤＳＰデータバス、９１ ステップレジスタ、９２
加算器、９３ 比較部、９４ レジスタ、９５ フリ
ップフロップ回路、１００ 第２演算部、１０１ 演算
及び制御部、１０２ 制御プログラム格納部、１０３
第２プログラムカウンタ、１０４ 記憶部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数ステップからなるプログラムを格納
   するプログラム記憶手段と、演算に用いる係数を記憶する係数レジスタと、 前記 プログラム記憶手段に格納されたプログラムにより
   演算を実行する演算手段と、前記演算手段の出力が供給される内部データバスと、 前記プログラムの任意のステップを指定するステップレ
   ジスタと、 前記ステップレジスタに指定されたステップのプログラ
   ムによる演算結果が前記内部データバスに出力されるタ
   イミングで前記内部データバス上のデータを読み込むレ
   ジスタと、 外部ＣＰＵとの間でデータ転送を行うためのインターフ
   ェイス回路とを有し、 前記レジスタの記憶内容を前記インターフェイス回路を
   介して外部ＣＰＵが読み出すことができるようになされ
   ている ことを特徴とする信号処理装置。
2. 【請求項２】 複数ステップからなるプログラムを格納
   する第１のプログラム記憶手段と、前記第１のプログラ
   ム記憶手段に格納されたプログラムにより演算を実行す
   る第１の演算手段と、前記第１の演算手段による演算に
   用いる係数を記憶する係数レジスタと、前記第１の演算
   手段の出力が供給される内部データバスと、前記プログ
   ラムの任意のステップを指定するステップレジスタと、
   前記ステップレジスタに指定されたステップのプログラ
   ムによる演算結果が前記内部データバスに出力されるタ
   イミングで前記内部データバス上のデータを読み込むレ
   ジスタとを有する第１の演算部と、 制御プログラムを格納する制御プログラム格納手段と、
   該制御プログラムにより演算処理を実行する演算及び制
   御部とを有する第２の演算部とを備え、 前記第２の演算部は、前記レジスタの記憶内容に基づい
   て前記係数レジスタの内容を制御することを特徴とする
   信号処理装置。
3. 【請求項３】 信号処理装置にその演算処理に用いるパ
   ラメータを供給するＣＰＵと、該パラメータを用いて演
   算処理を実行する信号処理装置を有する楽音処理装置で
   あって、 前記信号処理装置は、複数ステップからなるプログラム
   を格納するプログラム記憶手段と、前記プログラム記憶
   手段に格納されたプログラムにより演算を実行する演算
   手段と、前記プログラムの任意のステップを指定するス
   テップレジスタと、前記ステップレジスタに指定された
   ステップのプログラムによる演算結果を読み込むレジス
   タを有し、 前記ＣＰＵは、前記レジスタの内容を読み出し、該読み
   出した演算結果に応じて新たなパラメータを算出し、該
   算出したパラメータを前記信号処理装置に供給すること
   を特徴とする楽音処理装置。