JPH0462595A - 電子楽器用処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は電子楽器用処理装置に関し、特に電子楽器用
処理装置の構造的なアーキテクチャに関する。

［発明の背景］ 近年、電子楽器はコンピユータ化されている。

しかし、大量で高速のデータ処理が必要な楽音の生成に
係る部分は音源回路と呼ばれる専用構造のハードウェア
で行われており、マイクロコンピュータは楽器への制御
入力帽１やコンソールパネルからの入力、ＭＩＤＩその
他の外部制御入力、内部または外部の演奏メモリからの
入力等）を処理し、音源回路に適したコマンドを音源回
路に転送するに留まっている。

楽音生成処理は音源回路Ｉ＼−ドウエアで行い、楽器の
制御入力の処理をマイクロコンピュータで行うという電
子楽器のシステムアーキテクチャ−にはいくつかの問題
がある。第１に、音源回路／＼−ドウェアは楽音パラメ
ータを処理する種々の処理段階の随所にデータを一時的
に記憶する記憶装置、演算を行う演算回路を必要とする
ので必然的に回路規模が大きくなる。第２に、音源回路
ｌ＼−ドウエアを設計変更する場合に、しばしば大規模
な回路変更が余儀なくなり、多大の開発時間、労力を要
する。更にマイクロコンピュータと音源回路ハードウェ
アとの間のインターフェースについても、音源回路ハー
ドウェアごとに検討し直し開発し直す必要がある。

以上の理由から、本件出願人は音源回路ハードウェアを
使用することなくマイクロコンピュータのプログラム制
御だけで楽音を生成することのできる電子楽器用処理装
置を提案した（特願昭６３−３３４１５８号）。

この出願の実施例は単一のＣＰＵがプログラムを実行し
て楽音を生成する構成を示している。この場合、楽音生
成能力を上げるにはＣＰＵの処理速度を上げる必要があ
る。

特に、生成楽音に対してデジタルエフェクト処理のプロ
グラムを実行して、エフェクトをかけることを、楽音生
成のプログラムに続けて単一のＣＰＵが行おうとする場
合、ｌサンプリング周期内で行うには、半導体デバイス
の動作速度限界等によって現実的には困難となってしま
う。

〔発明の目的］ したがって、この発明の目的は、音源回路ハードウェア
やデジタルエフェクト回路ハードウェアを使用すること
なく楽音生成処理とエフェクト処理とをプログラム制御
により実行することを、実現可能とする電子楽器用処理
装置を提供することである。

［発明の構成、作用］ この発明によれば、各ＣＰＵが各々のプログラムで動作
するように構成した複数のＣＰＵを有し、前記複数のＣ
ＰＵが前記プログラムに従って楽音信号の生成処理とこ
の楽音信号に対するエフェクト処理とを分担して実行す
る手段を含むことを特徴とする電子楽器用処理装置が提
供される。

この構成によれば、従来のような音源回路ｌ＼−ドウェ
アを必要とせずまた、デジタルエフェクト回路ハードウ
ェアを必要とせずＣＰＵの数に応じて高い楽音生成及び
エフェクト付加能力を有する電子楽器用処理装置を得る
ことがで♂る。また個々のＣＰＵ自体のハードウェアは
構造上、格別の差異がない同一のものを使用でき、基本
的には各ＣＰＵが実行するプログラムについテノミ、各
ＣＰＵの処理目的に合わせたものを使用すればよく、電
子楽器用処理装置としてのシステム構築が容易となる。

楽音信号の生成処理を並列に実行する手段は種々の態様
を取り得る。１つの態様では、複数のＣＰＵがパイプラ
イン結合されて楽音信号の生成及び楽音信号に対するエ
フェクト付加の並列処理を実行する０例えば、第１のＣ
ＰＵは楽音信号の生成処理を取り扱い、第２のＣＰＵは
第１のＣＰＵの処理結果を受けてエフェクト付加の処理
を取り扱う、各ＣＰＵは楽音出力データのサンプリング
速度を維持するため所定の間隔で処理を実行する。ある
ＣＰＵがｉ番目の楽音データサンプルのため処理を実行
している間に、このＣＰＵの次のＣＰＵは（ｉ−１）番
目の楽音データサンプルに対するエフェクト付加の処理
を実行する。更には各楽音生成処理、エフェクト処理を
部分過程に分割し複数のＣＰＵのパイプライン処理で実
現できる。パイプライン結合システムの場合、一般には
、応答の遅れとしてパイプラインの入口から出口までの
処理時間がしばしば問題になる。しかし、都合のよいこ
とに電子楽器への応用の場合には、数ミリ秒程度の応答
の遅れは問題にならない、したがって、例えば、楽音出
力データのサンプリング周波数（各ＣＰＵの部分過程処
理の実行間隔に相当する）を２０ＫＨｚし、パイプライ
ンでの応答遅れを１ミリ秒とすると、最大２０個のＣＰ
Ｕをパイプライン結合可能である。したがって、複数の
ＣＰＵをパイプライン結合して楽音を生成しエフェクト
を付与する構成は楽音合成のアルゴリズムやエフェクト
付加のアルゴリズムが複雑で、多くの処理過程を必要す
る楽音合成及びエフェクト付加方式を採用する場合に有
効である。

この発明の好ましい構成例としては、少なくとも２つの
ＣＰＵを使用する。すなわち、この場合は、前記複数の
ＣＰＵは１つのメインＣＰＵとこのメインＣＰＵによっ
て制御される少なくとも１つの？７’ＣＰＵから成り、
前記メインＣＰＵは、楽器への入力を処理するための入
力処理プログラムとこの入力処理プログラムによる前記
楽器への入力の処理結果に基づいて楽音信号を生成する
ための楽音生成プログラムとを記憶するＭＣＰＵプログ
ラム記憶手段と、前記ＭＣＰＵプログラム記憶手段のア
ドレスを制御するＭＣＰＵアドレス制′＃回路手段と、
前記楽器への入力処理と前記楽音の生成処理に必要なデ
ータを記憶するＭＣＰＵデータ記憶手段と、演算処理を
行うＭＣＰＵ演算処理回路手段と、前記ＭＣＰＵプログ
ラム記憶手段のプログラムの各命令を解読して前記ＭＣ
ＰＵアドレス制御回路手段、前記ＭＣＰＵデータ記憶手
段、前記ＭＣＰＵ演算処理回路手段の動作を制御するＭ
ＣＰＵオペレーション制御回路手段と、を有し、前記サ
ブＣＰＵの各々は、前記ＭＣＰＵプログラム記憶手段の
前記入力処理プログラムによる前記楽器への入力につき
メインＣＰＵにて発生された楽音信号に対してエフェク
トを付加するためのエフェクト処理プログラムを記憶す
るＳＣＰＵプログラム記憶手段と、前記ＳＣＰＵプログ
ラム記憶手段のアドレスを制御するＳＣＰＵアドレス制
御回路手段と、前記エフェクトを付加するために必要な
データを記憶するＳＣＰＵデ一タ記憶手段と、演算処理
を行うＳＣＰＵ演算処理回路手段と、前記ＳＣＰＵプロ
グラム記憶手段のプログラムの各命令を解読して前記Ｓ
ＣＰＵアドレス制御回路手段、前記ＳＣＰＵデ一タ記憶
手段、前記ＳＣＰＵ演算回路手段の動作を制御するＳＣ
ＰＵオペレ一シヨン制御回路手段とを有する。

更に、このような構成において、前記メインＣＰＵは、
サンプリング周期毎に前記楽音生成プログラムに従った
処理を実行し、前記サブＣＰＵは前記メインＣＰＵから
転送されてくる楽音信号に対し、サンプリング周期毎に
前記エフェクト処理プログラムに従った処理を実行し、
この結果得られるエフェクトが付加された楽音信号をサ
ンプリング周期に同期して出力するようにしてなる。

望ましくは、前記サブＣＰＵは、前記エフェクトが付加
された楽音信号を前記ＳＣＰＵオペレ一シヨン制御回路
手段からのプログラム制御信号のタイミングでラッチす
る第１ラッチ手段と、前記第１ラッチ手段の出力とデジ
タル・アナログ変換器手段の入力との間に設けられ、正
確なサンプリング周期信号のタイミングで前記第１ラッ
チ手段からの出力信号をラッチする第２ラッチ手段とを
有する。

このような構成をとることによって、正確なサンプリン
グ周期で、エフェクトが付加された楽音信号が歪みの少
ないアナログ信号として出力することができるようにな
る。つまりデジタル・アナログ変換器手段におけるデジ
タルからアナログへの変換周期がサンプリング周期信号
の正確性をもって維持されることになり、デジタルから
アナログへの変換の過程で生じる歪みは可及的に小さく
なり、エフェクトが付加された良質の音響信号を外部に
出力できる。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

＜＠　　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例は種々の特徴を含んでいる。第１の特徴は、楽
音信号を生成する音源としてプログラムで動作するマイ
クロコンピュータ処理装置（ＣＰＵ）と得られた楽音信
号に対しエフェクトを付加するためのエフェクト装置と
してプログラムで動作するマイクロコンピュータ処理装
置（ＣＰＵ）とを使用することであり、従来のような専
用構造のハードウェア音源やハードウェアエフェクト装
置は不要である。１つのＣＰＵがメインＣＰＵあるいは
マスターＣＰＵ（１０）として働き、音源処理のみでな
くアプリケーション（この場合、楽器）に従う入力装置
（鍵盤、機能キー等）を取り扱う（第４図〜第６図）、
他のＣＰＵはマスターＣＰＵに対してサブＣＰＵないし
スレーブＣＰＵ（２０）として働き、エフェクト処理及
び出力処理（Ｄ／Ａ変換）を実行する（第１５図〜第１
８図）。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラブドを合図としてマスターＣＰＵから音
源処理データを受は取った時から開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理とエフェク
ト処理とが並行に実行される。サブＣＰＵの動作（エフ
ェクト処理）が終了するとその終了信号によってサブＣ
ＰＵはリセット状態（停止状態）に移行するとともにそ
の終了信号がマスターＣＰＵに伝えられる（第１θ図）
、この特徴により、マスターＣＰＵはサブＣＰＵの動作
期間及びタイミングを有効に管理、把握できる。更に、
この特徴により、高速処理が要求される音源処理及びエ
フェクト処理タスク（楽音信号のデジタルサンプルを生
成し、更にデジタルエフェクトを付加する仕事）を効率
よく実行できる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムはワンチ
ップ化された２つの中央演算処理装置（一方をＭＣＰＵ
ＩＯ１他方をＳＣＰＵ２０で示す）を有する。各ＣＰＵ
ｌ０１２０はプログラムを内蔵しており、それぞれのプ
ログラムに従って動作する。ＭＣＰＵｌｏは音源処理（
第５図、第６図）以外にシステム全体の制御、例えば入
力ポート１１８、出カポ−）１２０に接続される入力装
置（例えば鍵盤、機能キー等）からの入力情報の処理、
ＳＣＰＵ２０で行うエフェクト処理についての管理等を
行う（第４図）、これに対し、ＳＣＰＵ２０はエフェク
ト処理とデジタル楽音信号をアナログ楽音信号に変換す
るＤＡＣｌｏｏの制御に専用される（第１５図〜第１８
図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリ及びエフェクト処理のための波形データの記憶
用のメモリである。データメモリ９０はここでは、ＬＳ
Ｉチップ（第１図の残りのデバイスを搭載している）に
外付けされたＲＯＭ９０−１とＲＡＭ９０−２で構成さ
れている。前者の機能をＲＯＭ９０−１が担当し、後者
の機能をＲＡＭ９０−２が担当する。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９ｏを内部メモ
リとして形成可能である。外部メモリ９０のうちＲＯＭ
９０−１はＭＣＰｔＪｌｏに、ＲＡＭ９０−２はＳＣＰ
Ｕ２０に使用される。ＭＣＰＵＩＯからのアドレス情報
はＭＣＰＵＩＯに結合するアドレスバスＭＡを介して外
部データメモリ９０のうちのＲＯＭ９Ｑ−１のアドレス
入力に加えられる。一方、ＳＣＰＵ２０からのアドレス
情報はＳＣＰＵ２０に結合するアドレスバスＳＡを通し
て外部データメモリ９０のうちのＲＡＭ９０−２のアド
レス入力に加えられる。外部データメモリ９０のうちの
ＲＯＭ９０−１からＭＣＰＵ　１０へのデータ伝送径路
はＲＯＭ９０−１のデータ出力とＭＣＰＵＩＯに結合す
るデータバスＭＤによって構成される。これに対し、外
部データメモ１Ｊ９０（７）うｔ＋−（７）ＲＡＭ９０
−２からＳＣＰＵ２０へのデータ伝送径路はＲＡＭ９０
−２のデータ出力とＳＣＰＵ２０に結合するデータ／ヘ
スＳＤによって構成される。

上述したようにＳＣＰＵ２０でのエフェクト処理により
エフェクトが付加されたデジタル楽音信号が生成される
。生成結果はＳＣＰＵ２０から、右ＤＡＣ１００Ｒと左
Ｉ）ＡＣｌｏｏＬとから成るデジタルアナログ変換器（
ＤＡＣ）Ｚｏｏ　（第９図参照）に送られ、アナログ楽
音信号に変換されて外部に出力される。

＜ＭＣＰＵとＳＣＰＵの構成（第２図、第３図）〉 第２図にＭＣＰＵＩＯの内部構造を示し、第３図にＳＣ
ＰＵ２０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出力ラッチ１０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１０５は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２（い
わゆるインストラクションデコーダを含む）は制御用Ｒ
ＯＭ１０２からの命令のオペレーションコードを解読し
、指示されるオペレーションを実行するために、回路の
各部に制御信号（全体をＣＮＴＲで示す）を送る。また
条件付分岐命令の実行の際にオペレーション制御回路１
１２はＡＬＵ部１０８からのステータス信号Ｓ（例えば
オーバーフロー信号、ゼロフラグ信号等）により分岐条
件成立を検出してＲＯＭアドレス制御部１１４を介して
アドレスを分岐先のアドレスにジャンプさせる。

サンプリング周期ごとに制御用ＲＯＭ１０２の楽音生成
プログラムを実行するため、この実施例ではタイマイン
タラブドを採用している。すなわち、タイマ（ハードウ
ェアカウンタ）を有するインタラブド発生部１１６によ
り、一定時間ごとにＲＯＭアドレス制御部１１４に制御
信号ＩＮＴ（割込要求信号）を送り、この信号により、
ＲＯＭアドレス制御部１１４は次に行うメインプログラ
ムの命令のアドレスを退避（保持）し、楽音の生成が行
われるインタラブド処理プログラム（サブルーチン）の
先頭アドレスを代りにセットする。これにより、インタ
ラブド処理プログラムが開始される。インタラブド処理
プログラムの最後にはリターン命令があるので、このリ
ターン命令がオペレーション制御回路１１２で解読され
た時点で、ＲＯＭアドレス制御部１１４は退避してあっ
たアドレスを再度セットし、メインプログラムに復帰す
る。更に、インタラブド発生部１１６からの制御信号Ｉ
ＮＴはＤＡＣ１００における楽音信号のデジタル／アナ
ログ変換サンプリング速度を定めるためにＤＡＣ１００
に供給される。なお、インタラブド発生部１１６は図の
上ではＭＣＰＵＩＯの内部要素として描いであるが、Ｍ
ＣＰＵＩＯに対して現在行っている仕事を停止させ特別
の処理を要求するものであり、論理的にはＭＣＰＵＩＯ
の外部要素（周辺装置）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（ＴＩ、Ｔ２
、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２．Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２は外部メモリアクセス
用アドレスバスＭＡ（第１図）にＭＣＰＵ内部バスを接
続するためのバスインタフェースとしてのゲートを表わ
し、１２４は外部メモリデータバスＭＤにＭＣＰＵ内部
バスを接続するためのゲートを表わす、また、入カポ−
）１１８と出力ポートはＭＣＰＵ内部バスを外部の入力
装置に結合するためのインタフェースである。１２８は
ＳＣＰＵ内部ＲＡＭアドレス指定バスにＭＣＰＵ内部バ
スを接続するためのゲート、１３０はＳＣＰＵ内部ＲＡ
Ｍ書込データバスにＭＣＰＵ内部バスを接続するための
ゲートを表わす。

Ｓ　ＣＰ　Ｕ　’）　セ−）　ト制御部１３４は５ｃＰ
Ｕ２０の動作期間を管理するためのデバイスである。こ
の実施例では、ＳＣＰＵリセット制御部１３４はインタ
ラブド発生部１１６からのインタラブド信号ＩＮＴの発
生の後に、オペレーション制御回路１１２から出力する
制御命令に応答して、ＳＣＰＵ２０の処理開始を示す信
号Ａを発生する。この信号ＡはＳＣＰＵ２０のＲＯＭア
ドレス制御部２１４（第３図）に送られ、これによりＲ
ＯＭアドレス制御部２１４のアドレス更新動作が開始し
、ＳＣＰＵ２０の動作（エフェクト処理を含む）が開始
する。ＳＣＰＵ２０の動作が終了するとＳＣＰＵ２０の
オペレーション制御回路２１２から処理終了を示す信号
Ｂが発生し、この信号ＢがＳＣＰＵリセット制御部１３
４に送られる。これに対し、ＳＣＰＵリセット制御部１
３４はＳＣＰＵ２０の動作を停止するために信号Ａを反
転し、これによりＳＣＰＵ２０のＲＯＭアドレス制御部
２１４の動作を停止させる、とともに、ＳＣＰＵ２０が
停止中であることを表わすＳＣＰＵ状態フラグ信号をオ
ペレーション制御回路１１２に送る。オペレーション制
御回路１１２は制御用ＲＯＭＩＯ２からのＳＣＰＵ状態
の検査命令の実行時に、このＳＣＰＵ状態フラグ信号を
読むことにより、ＳＣＰＵ２０の状態を検出できる。

第３図のＳＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４．２０５．２０６．２０８．２１
０．２１２．２１４．２２２．２２４　２３６はそれぞ
れ、第２図のＭＣＰＵＩＯのブロック図における要素１
０２．１０２ａ、１０４．１０５．１０６、ｌＯ８，１
１０，１１２，１１４，１２２，１２４，１３６に対応
する要素である。ただし、ＳＣＰＵ２０の制御用ＲＯＭ
２０２には基本的にエフェクト処理のためのプログラム
のみが記憶されており、ＳＣＰＵ２０をエフェクト処理
専用の処理装置として機能させている。

１２６はＤＡＣデータ転送パスにＳＣＰＵ内部／ヘスを
接続するためのゲートを表わす。

２４０はＳＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、デタパスｎｏｕ丁を通っ
たデータ）とＳＣＰＵ２０の生成（演算）したデータ（
ＡＬＵ部２０８または乗算器２１０からのデータ７ヘス
ＤＢ上のブタ）とから選択するＲＡＭデータイン切り換
え部である。ＲＡＭデータイン切り換え部２４０は信号
Ａによってその選択モードが制御され、信号Ａが“ＳＣ
ＰＵ２０動作中”を表わしているときにはＳＣＰＵ２０
で演算したデータを選択し、信号Ａが“ＳＣＰＵ２０停
止中”を表わしているときにはＭＣＰＵＩＯからのデー
タを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“ＳＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭ２０２のインス
トラクシゴン出力ラッチ２０２ａからのバスＳＡ上の情
報をＲＡＭ２０６のアドレスとして選択し、信号Ａが“
ＳＣＰＵ２０停止中”を表わしているときにはＭＣＰＵ
ＩＯからパスゲー）１２８（信号Ａにより開いている）
を経てパスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡ
Ｍ２０６のアドレスとして選択する。同様に、ライト信
号切り換え部２４２も信号Ａによってそのモードが制御
され、信号Ａが“ＳＣＰＵ２０動作中”を表わしている
ときにはＳＣＰＵ２０のオペレーション制御回路２１２
からのＲＡＭリードライト信号を選択してＲＡＭ２０６
のリードライト入力Ｒ／Ｗに結合し、信号Ａが“ＳＣＰ
Ｕ２０停止中”を表わしているときにはＳＣＰＵ２０で
はなくＭＣＰＵＩＯのオペレーション制御回路１１２か
らのＳＣＰＵＲＡＭリードライト信号Ｃを選択してＲＡ
Ｍ２０６のリードライト人力Ｒ／Ｗに結合する。

以下、本実施例の諸特徴を更に詳細に説明する。

＜ＣＰＵ動作説明〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図、第６図はタイマインタラブド信号
ＩＮＴによって起動されるＭＣＰＵＩＯのインタラブド
処理ルーチンによるＭＣＰＵＩＯの動作を示すフローチ
ャート、第１５図乃至第１８図はＭＣＰＵＩＯからの動
作開始信号Ａによって起動されるＳＣＰＵ２０のプログ
ラムによるＳＣＰＵ２０の動作を示すフローチャートで
ある。

第１図〜第３図に関して述べたように、本実施例の電子
楽器処理システムはＭＣＰＵＩＯとＳＣＰＵ２０とから
成る複数のＣＰＵを備えており、両ＣＰＵが協働して電
子楽器のための処理を実行する。特にＭＣＰＵＩＯは、
本実施例では第５図、第６図に示すようなインタラブド
処理ルーチンにより音源処理を行い、ＳＣＰＵ２０は第
１５図乃至第１８図に示すようなプログラムによりエフ
ェクト処理を行う、更にＭＣＰＵＩＯは第４図に示すメ
インプログラムにより、システム全体の制御のための種
々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行−）、４−２でＭＣＰ
Ｕｌｏは出力ポート１２０からキー走査のための信号を
出力し、ｗｌ盤、機能スイッチ等の入力装置の状態を入
力ポート１１８から取り込むことにより、機能キー、鍵
盤キーの状態をＲＡＭ１０６のキーバッファエリアに記
憶する。４−３では４−２で得た機能キーの新しい状態
と前回の状態とから、状態の変化した機能キーを識別し
、指示される機能の実行を行う（例えば、楽音番号のセ
ット、エンベロープ番号のセット、リズム番号のセット
更には付加するエフェクトの状態等）、特に、ＳＣＰＵ
２０内のエフェクト処理用テーブル（ＲＡＭ２０６内に
構成され、具体的には、第２０図のようになる。）に対
する各種パラメータの設定を、エフェクトの指定入力に
よって実行する。勿論これは、ＳＣＰＵ２０の制御プロ
グラムの中にもつようにし、ＭＣＰＵＩＯからの指示で
、かかる設定処理をＳＣＰＵ２０が実行するようにして
もよい、４−４では４−２で得た鍵盤の最新の状態と前
回の状態とから、変化した鍵（押鍵、劃１を識別する０
次の４−５で４−４の処理結果から、発音制御処理４９
のためのキーアサイン処理を行う、４−６では機能キー
でデモ演奏キーが押鍵されたとき外部メモリ９０から、
デモ演奏データ（シーケンサデータ）を順次読み出し、
処理することにより、発音制御処理４−９のためのキー
アサイン処理等を行う、４−７ではリズムスタートキー
が押鍵されたとき外部メモリ９０からリズムデータを順
次読み出し、発音制御処理４−９のためのキーアサイン
処理を行う、フロー−周タイマ処理４−８では、メイン
フローで必要なイベントのタイミングを知るために、フ
ロー−同時間（これは、フローを一周する間に実行され
たタイマインタラブドの回数を計数することで得られる
。この計数処理は後述のインタラブド処理で行われる。

）を基に演算を行い、エンベロープ用タイマ（エンベロ
ープの演算周期）やリズム用の基準値を得る０発音制御
処理４−９では４−５．４−６．４−７でセットされた
データから、実際に楽音を発音させるための各種演算を
行い、結果をＲＡＭ１０６内の音源処理用ＲＡＭテーブ
ル（第８図）にセットする。具体的には、第８図に示す
ＭＣＰＵＩＯのＲＡＭ１０６内の音源処理用テーブルレ
ジスタにエンベロープ制御のための各データや、アドレ
ス加算値、ループアドレス、エンドアドレス及びスター
トアドレスなどの各データをセ−／　トする。このＭＣ
ＰＵＩＯは８チャンネル分の楽音データを生成可能であ
り、これらデータは４−５〜４−７でアサインされたデ
ータに基づき、ＭＣＰＵＩＯのレジスタ内の対応するチ
ャンネルに割り当てられる。

詳細には、ＭＣＰＵＩＯのＲＡＭ１０６内のレジスタ群
には、第８図に示すように、エンベロープ制御のための
データが記憶される。エンベロープは振幅変調のために
基本波形に付加すべきもので、全体としていくつかのセ
グメント（ステップ）から成っている。エンベロープΔ
Ｘタイマと目標エンベロープとエンベロープΔＸと加減
フラグ付エンベロープΔｙは現在進行中のエンベロープ
セグメントを定義するエンベロープパラメータであり、
このエンベロープパラメータは、ＭＣＰＵＩＯのメイン
プログラム（第４図）の発音制御処理４−９内において
、エンベロープ値がセグメントの目標値に到達の都度、
更新される情報であり、インタラブド処理ルーチン（第
５図、第６図）ではこれらのエンベロープパラメータは
エンベロープΔＸタイマを除いて単に参照されるだけ−
ｔｌる。ｘンベロープΔＸはエンベロープの演算周期を
表わし、目標エンベロープは現セグメントにおけるエン
ベロープの目標値を表わし、加減フラグ付エンベロープ
Δｙは演算周期ごとのエンベロープの変化分を表わし、
現在エンベロープは現在のエンベロープ値を表わす。

また、第８図において記憶される各音源チャンネル毎の
アドレス加算値、ループアドレス、エンドアドレス及び
スタートアドレス兼現在アドレスは外部メモリ９０　（
ＲＯＭ９０−１）に置かれる基本波形に対するアドレス
情報であり、スタートアドレスは基本波形メモリ（外部
メモリ９ｏ内のＲＯＭ９Ｏ−１）のスタートアドレス、
ループアドレスは基本波形を繰り返し読み出す場合の戻
り先のアドレス（第７図ではスタートアドレスと同一）
、エンドアドレスは基本波形のエンドアドレスを表わし
、現在アドレスは基本波形の現在の位相を表わすアドレ
スであり、その整数部が、基本波形メモリに現実に存在
する記憶場所を表わし、その小数部が、この記憶場所か
らのずれを表わし、アドレス加算値はタイマインタラブ
ド処理ルーチンの時間間隔ごとに現在アドレスに加算さ
れるべき値であり、生成する楽音のピッチに正比例する
。

さて、第４図において、４−１０は次のメインフローの
バスのための準備処理であり、今回のパスで得た押鍵状
態への変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり
、離鍵状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦ
Ｆ中に変える等の処理を行う。

インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラブド処理ルーチンを
実行する。この場合、ＭＣＰＵＩＯは第５図、第６図の
フローにおいて楽音信号のデータを生成し、ＳＣＰＵ２
０は第１５図〜第１８図のフローにおいてＭＣＰＵＩＯ
からのデータに対してエフェクトを付加するようになっ
ている。

第５図のフローについて詳細に述べると、ＭＣｐｔｙｉ
ｏは８チャンネル分の楽音データが出力可能に構成され
、５−１でまずＭＣＰＵＩＯのＲＡＭ１０６の音源処理
レジスタ（第８図）内の波形加算用領域（左）、（右）
に前回割込で求めた各チャンネルの楽音波形の合計値（
ステレオ出力）をＳＣＰＵ２０のＲＡＭ２０６のレジス
タ（第２０図）ＷＡ　Ｖ　Ｅ　ＲとＷＡＶＥＬ）　に転
送する。この転送後、波形加算用領域（左）、（右）は
クリヤされる。そして、データの転送のタイミングに合
わせてＭＣＰＵＩＯからＳＣＰＵ２０にアドレス信号及
びパルス状のライト信号Ｃが出力される。このデータ転
送が終了するとＭＣＰＵＩＯは、第１０図に示すとおり
ＳＣＰＵ２０の動作を開始させる動作開始信号Ａを出力
する（５２）、このあと、ステップ５−３〜５−１０で
第１チヤンネルから第８チヤンネルまでの各チャンネル
の音源処理を実行する。このあと再びメインルーチンに
戻る。

第６図は、第５図の５−１〜５−８のチャンネル音源処
理の詳細なフローを示す０本実施例においては、波形読
み出し方式の楽音生成アルゴリズムを採用している（他
の楽音合成方式、例えばＦＭ合成アルゴリズムも実現可
能であり、この発明は特定の楽音生成方式には制限され
ない、）。

第６図における各チャンネル処理は、大きくわけてエン
ベロープ処理６−１〜６−７と波形処理６−８〜６−２
１との２つである。

詳細に述べると、６−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラブドごとに
インクリメントし、６−２で△Ｘと一致したとき６−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し６−４．６−５でそれぞれ現在エンベロープ
の減算または加算を行う、６−６で現在エンベロープが
目標エンベロープ値に達したかどうかをチエツクし、達
しておれば、６−７で現在エンベロープに目標レベルを
セットする。これによりメインプロクラムの発音制御処
理４−９で次のエンベロープステップのデータがセット
されることになる。

また発音制御処理４−９でゼロの現在エンベロープを読
んだときには発音の終了として処理される。

続いて６−８〜６−１９における波形処理においては、
現在アドレスの整数部を使って基本波形メモリから隣り
合う２つアドレスの波形データを読み出し、（整数部子
小数部）で示される現在アドレスに対して想定される波
形値を補間で求めている。補間が必要な理由は、タイマ
インタラプトによる波形サンプリング周期が一定であり
、アドレスの加算値（ピッチデータ）が楽器への応用ト
、ある音域にわたるためである（音階音しか出力しない
楽器で音階音ごとに波形データを用意すれば補間の必要
はないが許容できない記憶容量の増大となる）、補間に
よる音色の劣化、歪みは高音域の方が著しいため、原音
の記録サンプリング周期より高速の周期で原音を再生す
るのが好ましい、この実施例では原音再生の周期を２倍
にしている（第７図）、シたがって、アドレス加算値が
０．５のとき、Ａ４の音が得られるようになっている。

この場合、Ａ＃４ではアドレス加算値は０．５２９とな
り、Ａ３のとき、１となる。これらのアドレス加算値は
ピッチデータとして制御データ兼波形外部メモリ９０　
（ＲＯＭ９０−１）内に記憶されており、押鍵時には前
に述べたように発音制御処理４−９において、鍵に対応
するピッチデータと選択されている音色の波形スタート
アドレス、波形エンドアドレス及び波形ループアドレス
（ループスタートアドレス）がＲＡＭ１０６の対応する
レジスタ、すなわち、アドレス加算値レジスタ、スター
トアドレス兼現在アドレスレジスタ、エンドアドレスレ
ジスタ、ループアドレスレジスタにセットされる。

参考までに、第７図に時間に対する補間波形データを示
す０図中、白丸は基本波形メモリの記憶場所にある波形
データ値、ｘ印は補間値を含む出力サンプルを示してい
る。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、６−８で現在アドレ
スにアドレス加算値を加算して新しい現在アドレスを得
る。６−９で現在アドレスとエンドアドレスを比較し、
現在アドレス〉エンドアドレスならば、９−１０．９〜
１１により、現在アドレスくエンドアドレスのときは６
−１２により、物理上（番地上）または論理上（動作上
）の次のアドレスを計算し、６−１４でその整数部によ
り基本波形メモリをアクセスして次回波形データを得る
。ループアドレスは動作上エンドアドレスの次のアドレ
スである。すなわち、第７図の場合、図示の波形は繰り
返し読み出される。

したがって、現在アドレス：エンドアドレスのときは次
のアドレスとしてループアドレスの波形データを読み出
す（６−１３）、６−１５．６−１６により、現在アド
レスの整数部で基本波形をアクセスして今回の波形デー
タを読み出す０次に、６−１７で次回波形値から今回波
形値を減算し６−１８でその差に現在アドレスの小数部
を乗算し、その結果を６−１９で今回の波形値に加える
ことにより、波形の直線補間値を求める。この直線補間
したデータに現在エンベロープ値を乗算してチャンネル
の楽音データ値を得（６−２０）、それを波形加算用レ
ジスタの内容に加えて楽音データを累算する（６−２１
）、具体的には、各チャンネル用の音源データとして内
部ＲＡＭ１０６上に、選択ＤＡＣ指示データをもたせ、
また、２つの波形加算用領域、即ち、左ＤＡＣ用波形加
算用領域と右ＤＡＣ用波形加算用領域を設ける。６−２
０の処理の後、処理チャンネルに割り当てているＤＡＣ
を選択ＤＡＣ指示データから判別し、対応する波形加算
用領域に処理チャンネルの楽音波形データを加算する。

この、左、右波形加算用領域の楽音波形データ（の合成
値）が基本的に左右のステレオ出力となる。

次に、ＳＣＰＵ２０の動作について説明する。

第ｉｏ因に示すとおり、ＳＣＰＵ２０は、ＭＣＰＵＩＯ
のインタラブド処理ルーチンのなかのステップ５−２の
指示により動作開始するもので、５−１においてＭＣＰ
ＵＩＯからＳＣＰＵ２０に新たな楽音データ（ステレオ
出力）が次々と与えられるのに対して、デジタルエフェ
クト処理を行う。

このエフェクト処理のプログラムを具体的に説明する前
に、本実施例のエフェクト処理の内容について概説する
。第１１図は、エフェクト処理の機能ブロックを示して
おり、ｌサンプリング毎にＳＣＰＵ２０はこの機能ブロ
ックについての処理を実行する。具体的にはデイレイ効
果付加回路１１０１と、コーラス効果付加回路１１０２
と、リバーブ効果付加回路１１０３とを有するが、これ
はＳＣＰＵ２０により、ｌサンプリング時間毎にデイレ
イ、コーラス、リバーブについての効果付加処理を、そ
れぞれステレオ状態で時分割的に行うことを意味するの
である。つまりＭＣＰＵＩＯより与えられるステレオの
右及び左の入力信号（ＷＡＶＥＲ，ＷＡＶＥＬ）は、ツ
レツレ後述するデイレイ効果付加回路１１０１の右及び
左入力端子側に入力され、それぞれデイレイ効果が付加
され、右及び左出力端子側より出力される。これらデイ
レイ効果付加回路１１０１からの右及び左出力は、それ
ぞれ同時に切換が行われるデイレイ効果選択スイッチ１
１０４を介して、それぞれ加算器１１０５．１１０６へ
与えられる。これら加ｆｉ器１１０５．１１０６は、デ
イレイ効果付加回路１１０１の右及び左出力とそれぞれ
右及び左入力信号を加算する。そして、前記加算器１１
０５．１１０６の出力は、加算器１１０７で加算され、
この加算出力が１人力の後述するコーラス効果付加回路
１１０２の入力端子側に入力され、コーラス効果が付加
され右及び左出力端子側より出力される。これらコーラ
ス効果付加回路１１０２からの右及び左出力は、それぞ
れ同時に切換が行われるコーラス効果選択スイッチ１１
０８を介して、それぞれ加算器１１０９．１１１０へ与
えられる。これら加算器１１ｏ９．１１１０は、コーラ
ス効果付加回路１１０２の右及び左出力とそれぞれ加算
器１１０５．１１０６の出力を加算する。そして、前記
加算器１１０９．１１工０の出力は、加算器ｆｉｌｌで
加算され、この加算出力が１入力の後述するリバーブ効
果付加回路１１０３の入力端子側に入力したり、リバー
ブ効果が付加され右及び左出力端子側より出力される。

これらリバーブ効果付加回路１１０３からの右及び左出
力は、それぞれ同時に切換が行われるリバーブ効果選択
スイッチ１１１２を介して、それぞれ加算器１１１３．
１１１４へ与えられる。これら加算器１１１３．１１１
４は、リバーブ効果付加回路１１０３の右及び左出力と
それぞれ加算器１１０９．１１１０の出力を加算し、そ
れぞれ右及び左出力端子より出力する。すなわち、デイ
レイ効果付加回路１１０１の入力側、加算器１１０５．
１１０６の出力側、加算器１１０９．１１１０の出力側
、加算器１１１３．１１１４の出力側は、それぞれ２つ
の入力または出力となり、それぞれの効果付加回路を含
むブロック（第１１図において点線で示す）単位での順
序の入れ換えが可能に構成されている。これはＳＣＰＵ
２０の動作にあっては、各効果のための処理の順序を変
更することを意味する。

第１２図は、第１１図のデイレイ効果付加回路１１０１
の一例を示す機能ブロック図である。同図において、デ
イレイ効果付加回路１１０１は、右及び左デイレイ効果
付加用に独立に２組設けられており、２つの遅延回路を
構成するシフトレジスタ１ａ、１ｂと、これらシフトレ
ジスタ１ａ、ｌｂをそれぞれシフトするクロックジェネ
レータ（ＣＬＫ）ｌｃ、ｌｄと、シフトレジスタｌａ、
ｌｂの出力をそれぞれ減衰させ、入力側へ帰還する減衰
器１ｅ、ｉｆと、シフトレジスタｌａ、１ｂのそれぞれ
の入力側に設けられ、入力信号と減衰器１ｅ、Ｉｆの出
力とをそれぞれ加算する加算器１ｇ、１ｈとから構成さ
れている。そして、シフトレジスタｌａ、ｌｂの出力側
にそれぞれデイレイ効果の出力端子を有する。すなわち
、入力信号はフィードバックループを有するシフトレジ
スタｌａ、ｌｂで遅延され所定のデイレイ効果が付加さ
れてステレオで出力される。ここでシフトレジスタ１ａ
、ｌｂのシフト時間がデイレイ効果の遅延時間を意味し
、減衰器１ｅ、ｌｆの減衰量がデイレイ効果の帰還量を
意味する。

第１３図は、第１１図のコーラス効果付加回路１１０２
の一例を示す機能ブロック図である。同図において、コ
ーラス効果付加回路１１０２は、入力を共通とする右及
び左出力用の２つの遅延回路を構成するシフトレジスタ
２ａ、２ｂと、これらシフトレジスタ２ａ、２ｂにそれ
ぞれ変調周波数を供給する電圧制御発振器（ＶＣＯ）２
ｃ、２ｄと、この一方の電圧制御発振器２Ｃに位相反転
回路２ｅを通し、他方の電圧制御発振器２ｄに直接に、
低周波出力を変調深さを決めるボリューム２ｆを介して
供給する低周波発振器（ＬＦＯ）２ｇとから構成されて
いる。そして、シフトレジスタ２ａ、２ｂの出力側にそ
れぞれコーラス効果の出力端子を有する。すなわち、低
周波発振器（ＬＦＯ）２ｇにより発生した低周波出力を
一方は反転回路２ｅを、他方は直接に電圧制御発振器２
Ｃ１２ｄを介してそれぞれシフトレジスタ２ａ、２ｂに
与え、電圧制御発振器（ＶＣＯ）２ｃ、２ｄの発振周波
数を変え、周波数変調効果が付加されてステレオで出力
される。なお、ＳＣＰＵ２０の構成では、電圧制御では
なくデジタル演算制御で低周波出力や、波形の読出し信
号出力を得ている。

第１４図は、第１１図のリバーブ効果付加回路１１０３
の一例を示す機能ブロック図である。同図において、リ
バーブ効果付加回路１１０３は、１つのシフトレジスタ
３ａと、このシフトレジスタ３ａをシフトするクロック
ジェネレータ（ＣＬＫ）３ｂと、シフトレジスタ３ａの
複数の中間のタップの出力をそれぞれ右及び左出力用と
して加算して出力する加算器３Ｃ１３ｄとから構成され
ている。そして、これら加算器３Ｃ１３ｄの出力側にそ
れぞれリバーブ効果の出力端子を有する。

すなわち、入力信号はシフトレジスタ３ａの中間タップ
から種々に遅延された出力がそれぞれ加算器３ｃ、３ｄ
で加算され所定のリバーブ効果が付加されてステレオで
出力される。

このような機能ブロックによる効果付加装置の動作を説
明する。

まず、動作の一例として、リバーブ効果選択スイッチ１
１１２がオフ状態、他のデイレイ効果選択スイッチ１１
０４、コーラス効果選択スイッチ１１０８がオン状態に
セットされたものとする。

ここで、２つの入力端子に入力された信号（ＷＡＶＥＲ
，ＮＡＶＥＬ）は、デイレイ効果付加回路１１０１にお
いて、それぞれデイレイ効果が与えられステレオで出力
される。このデイレイ効果の出力は、それぞれ入力信号
と加算器１１０５．１１０６により加算される。このデ
イレイ効果の出力は、それぞれ入力信号と加算器１１０
５．１１０６により加算される。これら加算器１１０５
．１１０６の出力は、入力信号にデイレイ効果が付加さ
れたものである。

更に、これら加算器１１０５．１１０６の出力は、加算
器１１０７により加算されコーラス効果付加回路１１０
２に入力され、ここでコーラス効果が与えられステレオ
で出力される。このコーラス効果の出力は、それぞれ加
算器１１０５．１１０６の出力と加算器１１０９．１１
１０により加算される。これら加算器１１０９．１１１
０の出力は、入力端子より入力された信号にデイレイ効
果及びコーラス効果が付加されたものである。更に、前
記加算器１１０９．１１１Ｏの出力は、加算器１ｔｉｔ
により加算されるが、す／く−ブ効果選択スイッチ１１
１２がオフ状態になっているため、加算器１１１３．１
１１４の出力には、加算器１１０９．１１１０の出力の
みが出力される。

従って、加算器１１１３．１１１４からは、選択スイッ
チがオン状態であるデイレイ効果とコーラス効果が入力
信号に付加され、ステレオで出力される。

他の選択スイッチがオン状態の場合も同様に作用する。

すなわち、上記の構成においては、効果選択スイッチが
少なくとも１つがオン状態になっていれば、最終的な出
力端子には入力信号に選択された効果が付加されたステ
レオ出力が得られる。

次に、上記のような機能ブロックをＳＣＰＵ２０がソフ
ト処理により実現される動作について第１５図乃至第１
８図を参照して説明する。なお、第２０図は、ＳＣＰＵ
２０のＲＡＭ２０６内に構成されるエフェクト処理用テ
ーブルであるが、夫々のレジスタにストアされるデータ
及びパラメータの意味は、次のとおりである。

ＬＦＯ・・・・・・ＬＦＯ（低周波発振器）用領域で、
ＬＦＯの発振のための時間情報、角度情 報、角度の変化量情報等のパラメータ が記録される。

ＬＦＯＨ・・・・・・ＬＦＯ出力の上位ビット側ＬＦＯ
Ｌ・・・・・・ＬＦＯ出力の下位ビット側ＤＰＯＩ　Ｎ
ＴＲ・・・・・・右チヤンネルデイレイメモリの入力ポ
インタ ＤＰＯＩＮＴＬ・・・・・・左チヤンネルデイレイメモ
リの入力ポインタ ＤＥＲＩＡＡＲ・・・・・・右チヤンネルデイレイメモ
リ領域の大きさ ＤＥＲＩＡＡＬ・・・・・・左チヤンネルデイレイメモ
リ領域の犬Ｓさ ＤＥＲＩＡＯＲ・・・・・・右チヤンネルデイレイメモ
リ領域の先頭アドレス ＤＥＲＩＡＯＬ・・・・・・左チヤンネルデイレイメモ
リ領域の先頭アドレス ＣＰＯＩ　ＮＴ・・・・・・コーラスメモリの入力ポイ
ンタＣＥＲＩＡＡ・・・・・・コーラスメモリ領域の大
きさＣＥＲＩＡＯ・・・・・・コーラスメモリ領域の先
頭アドレス ＲＰＯＩＮＴ・・・・・・す／ヘーブメモリの入力ポイ
ンタＲＥ　ＲＩ　ＡＡ・・・・・・リバーブメモリの領
域の大きさＲＥＲＩＡＯ・・・・・・リバーブメモリの
領域の先頭アドレス ＤＲＤＡＴＡＲ・・・・・・右チヤンネルデイレイの帰
還波形データ ＤＲＤＡＴＡＬ・・・・・・左チヤンネルデイレイの帰
還波形データ ＷＡＶＥＲ・・・・・・右チヤンネル波形データＷＡＶ
ＥＬ・・・・・・左チヤンネル波形データＥＷＡＶＥＲ
・・・・・・右チヤンネル効果音波形データＥＷＡＶＥ
Ｌ・・・・・・左チヤンネル効果音波形データＤＴＩＭ
ＥＲ・・・・・・右チヤンネルデイレイ遅延時間（シフ
トレジスタｌａの遅延時間に相 当） ＤＴＩＭＥＬ・・・・・・左チヤンネルデイレイ遅延時
間（シフトレジスタｌｂの遅延時間に相 当） ＤＲＰＥＡＴＲ・・・・・・右チヤンネルデイレイ帰還
量（減衰回路１ｅに相当） ＤＲＰＥＡＴＬ・・・・・・左チヤンネルデイレイ帰還
量（減衰回路Ｉｆに相当） ＤＤＥＰＴＨＲ・・・・・・右チヤンネルデイレイ効果
の深さ ＤＤＥＰＴＨＬ・・・・・・左チヤンネルデイレイ効果
の深さ ＣＤＥＰＴＨ・・・・・・コーラス効果の深さＣＤＴＩ
ＭＥ・・・・・・コーラスの遅延時間（シフトレジスタ
２ａ、２ｂの遅延時間に相当） ＲＴＩＲ・・・・・・右チヤンネルリバーブの各遅延時
間Ｄ　Ｔ　ｍ　Ｒ・・・・・・右チヤンネルリバーブの
各遅延時間ＲＴＩＬ・・・・・・左チヤンネルリバーブ
の各遅延時間Ｄ　Ｔ　ｍ　Ｌ・・・・・・左チヤンネル
リ／く−ブの各遅延時間ＲＤＥＰＴＨ・・・・・・リバ
ーブ効果の深さ第１５図は、ＭＣＰＵＩＯからの処理開
始信号Ａに応答して動作するＳＣＰＵ２０のインタラブ
ド処理動作を示すフローチャートであり、このフローチ
ャートの開始前に上述したようなデータやパラメータが
ＭＣＰＵＩＯからＳＣＰＵ２０のＲＡＭ２０６に転送さ
れ設定されている（第１０図及び第２０図参照）、特に
、ｌサンプリングクロック毎に、ステレオの楽音信号が
ＭＣＰＵＩＯのＲＡＭ１０６の波形加算用領域（右）、
（左）か１”）ＳＣＰＵ２０（７）１／ジスタＷＡＶＥ
Ｒ，ＷＡＶＥＬへ転送されてきている（第５図、５−１
）。

ＳＣＰＵ２０では、１５−１−１５−３において、後述
するデイレイ効果付加の処理（ＤＥＬＡＹ）、コーラス
効果付加の処理（ＣＨＯＲＵＳ）、リバーブ効果付加の
処理（ＲＥＶＥＲ，Ｂ）が順次行われる。ここで予め選
択した効果付加のみを実行させる場合は、１５−１−１
５−３の選択した処理を実行し、他のステップについて
はスルーでぬけるようにする。これは第１１図のスイッ
チ１１０４．１１０８．１１１２の機能と等価である１
次に、１５−４において、ＥＷＡＶＥＲ及びＥＷＡＶＥ
Ｌをそれぞれ右ＤＡＣ１００Ｒ１左ＤＡＣ１００Ｌに転
送する。すなわち、第１１図において、デイレイ効果付
加回路１１０１、コーラス効果付加回路１１０２、リバ
ーブ効果付加回路１１０３でそれぞれの効果が付加され
、出力端子よりステレオ出力が得られることに対応する
。一連の処理が締了するとＳＣＰＵ２０は１５−５で、
信号ＢをＭＣＰＵＩＯへ送出しエフェクト処理が完了し
たことを知らせる（第１０図参照）。

第１６図に示すフローチャートは、第１５図の１５−１
のデイレイ効果付加の要部処理動作の詳細を示すもので
ある。同図の１６−１におし）て、ＤＰＯＩＮＴＲをイ
ンクリメントした値とＤＥＲＩＡＡＲとのアンドをとり
、その値とＤＥＲＩＡＯＲとのオアをとった値をＤＰＯ
ＩＮＴＲに格納しくＤ　ＰＯＩ　ＮＴＲ←（Ｄ　ＰＯＩ
　ＮＴＲ＋　１）　ｎＤＥＲＩＡＡＲＵＤＥＲＩＡＯＲ
）、またＤＰＯＩ　ＮＴＲの内容をアドレスバスＳＡに
セットする（アドレスバス５Ａ−ＤＰＯＩＮＴＲ）　、
即ち、上記１６−１の論理演算ＤＰＯＩＮＴＲをインク
リメントした値が外部メモリ９０のうちのＲＡＭ９０−
２のデイレイ効果のメモリ使用領域内にあるときには、
そのインクリメントした値がＤＰＯＩ　ＮＴＲの内容と
なり、そのメモリの最終アドレスを越えたときには先頭
アドレスに戻った値がＤＰＯＩＮＴＲの内容となること
を示す０次に、１６−２において、ＷＡＶＥＲとＤＲＤ
ＡＴＡＲ，！：を加算した値をデータ／ヘスＳＤにセッ
トする。そして、アドレスバスＳＡで指示される波形デ
ータメモリつまりＲＡＭ９０−２のアドレスにデータバ
スＳＤの値を書さ込む、即ち、第１２図に示す如くシフ
トレジスタｌａの出力の減衰器１ｅによる減衰量と入力
データの値とを加算器１ｇで加算し、再びシフトレジス
タｌａに入力する（書き込む）演算に対応する０次に、
第１６図の１６−３において、ＤＰＯＩＮＴＲにＤＴＩ
ＭＥＲを加算した値とＤＥＲＩＡＡＲとのアンドをとり
、その値とＤＥＲＩＡＯＲとのオアをとった値をアドレ
スバスＳＡにセットする（アドレスバス←（ＤｒＯＩＮ
ＴＲ＋ＤＴＩＭＥＲ）ｎＤＥＲＩＡＡＲＵＤＥＲＩＡＯ
Ｒ）、この１６−３の論理演算では、ステップ１６−１
と同様の処理を行うためであり、ＤＴＩＭＥＨに相当す
るアドレスだけ加算された領域のデイレイ効果メモリの
波形データを読み出すためのアドレス指定が行われる。

なお、本実施例においてＤＥＲＩＡＡＲ−ＤＴＩＭＥＲ
の値が本来の遅延時間に相当する。これは、ＤＴＩＭＥ
Ｈ後のアドレスに入っている波形は実はＤＥＲＩＡＡＲ
−ＤＴＩＭＥＲの過去の波形であることから理解される
。そして、ステップ１６−４において、データバスＳＤ
の値にＤＤＥＦＴ）ＩＲを乗算した値にＷＡＶＥＲを加
算した値をＷＡＶＥＨに、またデータバスＳＤの値にＤ
ＲＰＥＡＴＲを乗算した値をＲＡＭ２０６内のレジスタ
ＤＨＤＡＴＡＨに格納する（ＷＡＶＥＨ４−ＷＡＶＥＲ
＋データレジスタｘＤＤＥＰＴＨＲ，ＤＲＤＡＴＡＲ−
データレジスタＸＤＲＰＥＡＴＴ）、即ち、上記１６−
４においてアドレスバスＳＡで指示される波形データメ
モリ（ＲＡＭ９０−２）の波形データを読み出し、右チ
ヤンネル用のデイレイ効果音を得る。

次に、上記１６−１−１６−４と同様の処理を左チャン
ネルに対しても行い、左チヤンネル用のデイレイ効果音
を得る。

第１７図に示すフローチャートは、第１５図の１５−２
のコーラス効果竹原の要部の処理動作の詳細を示すもの
である。同図の１７−１において、低周波発振のための
波形データを得る低周波発振器（ＬＦＯ）の処理が行わ
れる。このときＲＡＭ２０６内のレジスタ群ＬＦＯが使
用される。この１７−１における処理の概要は、発生す
べき波形を時間情報、角度情報、角度の変化量情報とし
て記憶し、計数手段と累算手段により読み出し速度を変
化させ、波形の整数部出力（Ｌ　ＦＯＨ）と小数部出力
（ＬＦＯＬ）とを出力するもので、周波数に応じてひず
みの少ない波形を発生させることができ、かつ変化量を
一定にした小数部出力（ＬＦＯＬ）を得ることが容易な
ものである。即ち、この１７−１の処理後には発生すべ
き波形の整数部出力（ＬＦＯＨ）と小数部出力（ＬＦＯ
Ｌ）が得られる。

次に、１７−２において、ＣＰＯＩＮＴをインクリメン
トした値とＣＥＲＩＡＡとのアンドをとり、その値とＣ
ＥＲＩＡＯとのオアをとった値をＣＰＯＩ　ＮＴに書き
込み（ＣＰＯＩＮＴ←（ＣＰＯＩＮＴ＋１）ｎｃＥＲＩ
ＡＡＵｃＥＲＩＡＯ）、またＣ　ＰＯＩ　ＮＴの内容を
アドレスバスＳＡにセットする（アドレスバスＳＡ＋Ｃ
ＰＯＩＮＴ）、即ち、ＣＰＯＩＮＴをインクリメントし
た値がコーラス効果の外部ＲＡＭ９０−２のメモリ使用
領域内にあるときには、そのインクリメントした値がＣ
ＰＯＩ　ＮＴの内容となり、そのメモリ９０−２の当該
エリアの最終アドレスを越えたときには先頭アドレスに
戻った値がＣＰＯＩＮＴの内容となる。次に、１７−３
において、ＷＡＶＥＲとＷＡＶＥＲＬを加算した値をデ
ータバスＳＤにセットする。そして、アドレスバスＳＤ
で指示される波形データメモリ（外部ＲＡＭ９Ｏ−２）
のアドレスにデータバスＳＤの値を書き込む、即ち、第
１１図において、加算器１１０５．１１０６の出力を加
算器１１０７で加算し、コーラス効果付加回路１１０２
に供給する処理に対応する。

次に、１７−４において、ＣＰＯＩＮＴとＬＦＯＨとＣ
ＤＴＩＭＥとを加算した値とＣＥＲＩ　ＡＡとのアンド
をとり、その値とＣＥＲＩＡＯとのオアをとった値をア
ドレスバスＳＡに出力しくアドレスバスＳＡ←（ＣＰＯ
Ｉ　ＮＴ＋ＬＦＯ）（＋ＣＤＴＩＭＥ）　ｎｃＥＲＩＡ
ＡＵｃＥＲＩＡｏ）　、　ソの結果出力されるデータバ
スＳＤの値に１．０からＬＦＯＬを減算した値を乗算し
、その乗算値をＥＷＡＶＥＨに格納する（ＥＷＡＶＥＲ
←データレジスタＸ　（１，０−ＬＦＯＬ）。

次に、１７−５において、ＣＰＯＩＮＴとＬＦＯＨとｌ
とＣＤＴＩＭＥとを加算した値とＣＥＲＩＡＡとのアン
ドをとり、その値とＣＥＲＩＡＯとのオアをとった値を
アドレス／＜スＳＡにセ−／　）しくアドレスバスＳＡ
←（ＣＰＯＩＮＴ＋ＬＦＯＨ＋１＋ＣＤＴＩＭＥ）ｎ　
（ＣＥＲＩＡＡＵＣＥＲＩＡＯ）、その結果出力される
データノくスＳＤの値にＬＦＯＬを乗算した値にＥＷＡ
ＶＥＲを加算した値をＥＷＶＥＲに格納する（ＥＷＡＶ
ＥＲ←データバス５ＤＸＬＦＯＬ＋ＥＷＡＶＥＲ）。

即ち、１７−４．１７−５の論理演算では、ＬＦＯＨと
ＣＤＴＩＭＥとを加算した値およびその値に１を加えた
値に相当するアドレスだけ加算された領域のコーラス効
果メモリ（ＲＡＭ９０−２に形成される）の波形データ
を読み出すためのアドレス指定が行われる。そして、第
１９図に示す如く、波形データメモリアドレスが１つず
れた値の間を小数値（ＬＦＯＬ）対応する値に直線補間
する演算をしている。

次に、１７−６において、ＥＷＡＶＥＲにＣＤＥＰＴＨ
を乗算した値にＷＡＶＥＲを加算し、その加算値をＷＡ
ＶＥＨに格納する。従って、１７−４〜１７−６におい
て、低周波波形に対応して読み出しアドレスを変化させ
、遅延時間を変化させて波形データを出力する右チヤン
ネル用のコーラス効果付加音を得る。

次に、１７−７．１７−８において、上記１７−４．１
７−５と同様に−ＬＦＯＨとＣＤＴＩＭＥとを加算した
値及びその値から１を引Ｉ／Ｘた値に相当するアドレス
が加算された領域のコーラス効果メモリ（ＲＡＭ９０−
２）の波形データを読み出すためのアドレス指定を行い
、波形データメモリアドレスが１つずれた値の間を小数
値（Ｌ　ＦＯＬ）に対応する値に直線補間する演算を行
う、即ち、１７−７．１７−８においては、上記１７−
４．１７−５の右チヤンネル用に対し低周波発振器（Ｌ
ＦＯ）の出力を反転した値に相当するアドレスを指定し
て読み出しを行い、しかる後に上記同様に補間演算も行
っている。即ち、第１３図において低周波発振器２ｇの
出力を一方は反転回路２ｅ、他方は直接に電圧制御発皺
器２Ｃ１２ｄを介してそれぞれシフトレジスタ２ａ、２
ｂに与え、遅延時間を変えて読み出すことに相当する。

次に、１７−９においＣ１ＥＷＡＶＥＬにＣＤＥＰＴＨ
を乗算した値にＷＡＶＥＬを加算し、その加算値をＷＡ
ＶＥＬに格納する。従って、１７７〜１７−９において
ＬＦＯの低周波波形に対応して読み出しアドレスを変化
させ、遅延時間を変化させて波形データを出力する左チ
ヤンネル用のコーラス効果音を得る。

第１８図に示すフローチャートは、第１５図の１５−３
のリバーブ効果付加の要部の処理動作の詳細を示すもの
である。同図の１８−１において、ＲＰＯＩＮＴをイン
クリメントした値とＲＥＲＩＡＡとのアンドをとり、そ
の値とＲＥＲＩＡＯとのオアをとった値をＲＰＯＩＮＴ
に格納しくＲＰＯＩＮＴ−（ＲＰＯＺＮＴ＋１）ｎＲＥ
ＲＩＡＡＵＲＥＲＩＡＯ）、またＲＰＯＩＮＴの内容を
アドレス／ヘスＳＡに格納する（アドレスバスＳＡ　４
−ＲＰＯＩＮＴ）、即ち、ＲＰＯＩＮＴをインクリメン
トした値がリバーブ効果のメモリ使用領域内（外部メモ
リ９０−２内に形成される）にあるときには、そのイン
クリメントした値がＲＰＯＩＮＴの内容となり、そのメ
モリの当該エリアの最終アドレスを越えたときには先頭
アドレスに戻った値がＲＰＯＩＮＴの内容となる０次に
、１８−２において、ｒＯＪをＥＷＡＶＥＲに格納し、
ＷＡＶＥＲとＷＡＶＥＬとの加算値をデータバスＳＤに
転送する。即ち、第１１図において、加算器１１０９．
１１１０の出力を加算器１１１１で加算し、リバーブ効
果メモリに書き込む処理に対応する。そして、アドレス
、＜スＳＡで指示される波形データメモリ（外部ＲＡＭ
９Ｏ−２）のアドレスにデータバスＳＤの値を書き込む
０次に、ｌ　８−３　ニオイーｒ−１ＲＰＯＩＮＴとＤ
ＴＩＲとを加算した値とＲＥＲＩ　ＡＡとのアンドをと
り、その値とＲＥＲＩＡＯとのオアをとった値をアドレ
スバスＳＡに出力し、（アドレスバスＳＡ←（ＲＰＯＩ
ＮＴ＋ＤＴＩＲ）ｎＲＥＲＩＡＡＵＲＥＲＩＡＯ）、そ
の結果書られるデータバス５Ｄ（７）値にＥＷＡＶＥＲ
を加算Ｌ？＝値をＥＷＡＶＥＲに格納する（　Ｅ　Ｗ　
Ａ　Ｖ　Ｅ　Ｒ＋Ｅ　Ｗ　Ａ　Ｖ　Ｅ　Ｒ十データバス
ＳＤ）、即ち、１８−３の論理演算では、遅延時間ＤＴ
ＩＲに相当するアドレスだけ加算された領域のリバーブ
効果メモリ（ＲＡＭ９０２）の波形データを読み出すた
めのアドレス指定が行われ、その指定されたアドレスの
波形データメモリ（ＲＡＭ９０−２）の内容がレジスタ
ＥＷＡＶＥＲに加算される０次に、１８−３と同様にし
て遅延時間Ｄ　Ｔ　２　Ｒ−Ｄ　Ｔ　ｍ　Ｒに相当する
アドレスだけ加算された領域のリバーブ効果の波形デー
タを順次読み出すとともに加算する。即ち、第１４図に
おいて、シフトレジスタ３　ａ（７）中間タップからの
出力を加算器３ｃで加算することに対応する０次に、１
８−４におい−（、ＥＷＡＶＥＲにＲＤＥＰＴＨを乗算
シタ値をＥＷＡＶＥＨに格納する。即ち、リバーブ効果
音の波形データにリバーブの効果の深さを乗算し右チヤ
ンネル用リバーブ効果出力を得る１次に上記１８−２〜
１８−４と同様の処理を行い左チャンネルについて左チ
ヤンネル用リバーブ効果出力を得る。なお、第１１図の
加算器１１１３．１１１４について前段のエフェクト回
路の出力との合成をして、エフェクト出力とすることと
等価な動作を行わせるにはステー／プ１８−４をＥＷＡ
ＶＥＲ＋ＥＷＡＶＥＲＸＲＤＥＰＴＨ＋ＷＡＶＥＲとす
ればよく、左チャンネルについても同様に、ＥＷＡＶＥ
Ｌ　４−ＥＷＡＶＥＬＸＲＤＥＰＴＨ＋ＷＡＶＥＬとす
ればよい、このようにすれば、原音とリバーブ音との比
率がＲＤＰＴＨで決まることになる。

このように、このＳＣＰＵ２０ではソフトウェアにより
外部メモリ（ＲＡＭ）９０−２を使用しながらｌサンプ
リング時間内で時分割処理により効果付加されたステレ
オ出力を得る。

第９図は、第１図に示されるＤ／Ａコンバータ（ＤＡＣ
）１００の構成例を示す。

本実施例においてＤＡＣ１００はＳＣＰＵ２０が生成し
たエフェクト処理された後のデジタル楽音信号をアナロ
グ楽音信号に変換するものである。第１５図の１５−４
に示すように、ＳＣＰＵ２０はタイマインタラブド処理
ルーチンのなかで、ＳＣＰＵ２０が生成したエフェクト
付加後のデジタル楽音信号のサンプルＥＷＡＶＥＲ，Ｅ
ＶＡＶＥＬをＤＡＣｌｏｏ（右ＤＡＣ１００Ｒ１左ＤＡ
Ｃ１００Ｌ）にセットする。この処理１５−４の実行間
隔は平均としてはＭＣＰＵＩＯのタイマインタラブド発
生部１１６の発生するインタラブド信号ＩＮＴの発生間
隔に等しいが、実際の実行間隔はプログラム動作のため
に変動する。したがって、処理１５−４の実行間隔をＤ
／Ａ変換の変換周期としてＤ／Ａ変換を行ったとすると
アナログ楽音信号に大きな歪みが生じてしまう。

この問題は第９図に示すような構成をとることにより解
決される。この第９図は、右ＤＡＣ１００Ｒの例を示す
が、左ＤＡＣ１００Ｌも同様な構成をとる。すなわち、
ＭＣＰＵＩＯのオペレション制御回路１１２からのプロ
グラム制御信号によって制御されるソフト制御ラッチ１
００４と、デジタル楽音信号をアナログ楽音信号に変換
するＤ／Ａ変換器１００２との間に、インタラブド発生
部１１６からの正確なタイミング信号であるインタラブ
ド信号ＩＮＴで制御されるインタラブド制御ラッチ１０
０６を設ける。インタラブド信号の発生周期はクロック
発振器の安定度に従うので極めて安定である。ラッチ１
００６の出力はインタラブド信号のタイミングに同期し
て切り換わる。

すなわち、インタラブド信号の発生周期がＤ／Ａ変換器
１００２の変換（サンプリング）周期となる。

従ってラッチ１００４の出力が切り換わるタイミグはイ
ンタラブド処理のタイミングずれに従って変動するがイ
ンタラブド信号で動作するラッチ１００６があるのでＤ
／Ａ変換器１００２の入力データが切り換わるタイミン
グはインタラブド信号と同期する。これにより、前述の
歪み問題が解決される。

第１Ｏ図は、時間の流れに沿う本実施例の動作の流れを
示すタイムチャートである。この図かられかるように、
インタラブド信号ＩＮＴが発生すると、ＭＣＰＵＩＯは
メインフローの実行を中断し、インタラブド処理ルーチ
ンを実行する。ここにおいて、始めにＳＣＰＵ２０にデ
ータを転送し、このデータ転送が終了するとＳＣＰＵ２
０に動作開始信号Ａを出力する。そしてそのあと楽音生
成処理を行う、ＳＣＰＵ２０は、信号Ａを受けてＭＣＰ
ＵＩＯで発生した楽音信号に対するエフェクト処理を行
う、そして処理が終了すると待機状態となる。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯとＳＣＰＵ２０という複数のＣＰＵを有し、内蔵さ
れるプログラムに従ってひとつの音の音源処理とエフェ
クト処理を各ＣＰＵで分担して実行することができる。

［変形例］ 以上で実施例の説明を終るが、この発明の範囲内で種々
の変形、変更が可能である。

たとえば、上記実施例では１つのＳＣＰＵを使用してい
るが、エフェクト処理を行う複数の５ｃＰＵを設けるよ
うにしてもよい。

あるいは音源処理を複数のＣＰＵで分担し、その出力楽
音信号に対するエフェクト処理を１乃至複数のＣＰＵに
て実行するようにしてもよい。

また、複数のＣＰＵの分担の仕方としては、ひとつのＣ
ＰＵでエンベロープ処理を、別のＣＰＵで波形処理を担
当し、更に他のＣＰＵでエフェクト処理を実行するよう
にする。

別の態様としては、ひとつのＣＰＵがシステム全体制御
のための処理を担当し、別のＣＰＵが音源処理を担当し
、更に別のＣＰＵがエフェクト処理を担当するようにし
てもよい。

いずれの場合も、音源処理、エフェクト処理のだめの構
成として専用のハードウェアによる実現回路が必要なく
なり、各種処理の内容の変更はプログラムの変更によっ
て対応できるので、設計の簡単化をもたらす。

更に、上記実施例にあっては、ＭＣＰＵＩＯとＳＣＰＵ
２０とをワンチップ化したが、別チップ構成としてもよ
く、あるいは更に多くのＣＰＵをワンチップ化してもよ
い、要は半導体集積度に依存し、最適の構成をとればよ
いのである。更に、外部メモリ９０−１．９０−２をＣ
ＰＵｌ０１２０とともにワンチップ化すること、ＤＡＣ
１００を別チップとすることなど、自在に変更し得る。

更に、音源処理においては、ポリフォニック数（音源チ
ャンネル数）や音源方式を適宜変更できる。特に音源方
式は、上述したようなＰＣＭ方式のみならず、Ｉ）ＰＣ
Ｍ方式、ＡＤＰＣＭ方式等の波形符号化方式めほか、Ｆ
Ｍ音源方式、ＦＤ音源方式、ｉＰＤ音源方式等の非線壓
変調方式等についても、音源処理プログラムを制御用Ｒ
ＯＭ　（必要ならばＲＡＭ構成でもよい）にストアした
上で、ＣＰＵのソフトウェア処理によって実現し得る。

また、エフェクト処理の内容も上述したデイレイ、コー
ラス、リバーブのほか種々とり得るものであり、要はエ
フェクト処理プログラムを制御用ＲＯＭ　（必要ならば
ＲＡＭ構成でもよい）にストアした上で、ＣＰＵのソフ
トウェア処理によって実行し得る。

また、エフェクト処理として、上記実施例では８音分の
楽音信号を全て合成した上で、それに対して一系列のエ
フェクト処理をかけるようにしたが、例えば、音源チャ
ンネルとエフェクト処理チャンネルとを一体一もしくは
複数対−の対応関係をもたせ、各グループ毎に独立した
エフェクト処理を行うようにしてもよい０例えば、メロ
ディと伴奏とに対して、夫々複数の音源チャンネルを割
当てて楽音信号を発生し、夫々の楽音信号を別々に合成
したものに対し独立したエフェクト付与の処理を施すよ
うにしてもよい。

また、出力形態としては、実施例の如き、ステレオ出力
のほか、モノラル出力や４チヤンネル出力など、種々の
形態をとり得るものである。

また、上記実施例では、ＣＰＵにおける楽音の生成及び
エフェクト処理をインタラブド信号で起動されるインタ
ラブド処理プログラムを実行することによって行ってい
るが、割込によらないサブルーチンの処理で行ってもよ
い、その場合、サブルーチンの実行から次のサブルーチ
ンまでの実行間隔が状況によらずほぼ一定になるように
、ノーオペレーション命令（ＮＯＰ命令、ダミー命令）
をプログラムに分散配置すればよい。

［発明の効果］ 最後に特許請求の範囲に記載の発明の効果、利点につい
て述べる。

請求項１記載の発明によれば、複数のＣＰＵが各々のプ
ログラムに従って楽音信号の生成処理とこの楽音信号に
対するエフェクト処理とを分担して実行するので、従来
のような専用構造の音源回路ハードウェアやデジタルエ
フェクト回路ハードウェアに頼ることなく電子楽器用処
理装置を提供することができる。

また、装置の機能の追加、変更は基本的に各ＣＰＵで実
行するプログラムを変更することによって達成し得、大
幅なハードウェア回路の変更を必要としない。

請求項２記載の発明によれば、各ＣＰＵを同様な構成と
してできる利点がある。また、メインＣＰＵとサブＣＰ
Ｕとで音源処理とエフェクト処理とが分担して実行でき
るので、構成、制御が容易となる。

請求項３記載の発明によれば、サンプリング周期にあっ
た出力動作が可能となる。

請求項４記載の発明によれば、完全にサンプリング周期
に同期したエフェクトが付加された楽音信号を発生でき
るので、歪みの少ない楽音を外部に出力できる。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図 第２図は第１図のＭＣＰＵのブロック図、第３図は第１
図の５ｃｐｕのブロック図、第４図はＭＣＰＵの実行す
るメインプログラムのフローチャート、 第５図はＭＣＰＵの実行するインタラブド処理ルーチン
のフローチャート、 第６図は第５図のチャンネル処理の詳細なフローチャー
ト、 第７図は波形データを示す示す図、 第８図はＭＣＰＵの音源処理用ＲＡＭテーブルを示す図
、 第９図は第１図のＤ／Ａコンバータの構成図、第１０図
はこの実施例の動作のタイムチャートを示す図、 第１１図は第１図のＳＣＰＵで実行するエフェクト処理
の全体機能ブロック図。 第１２図は第１１図のデイレイ効果付加の詳細機能ブロ
ック図、 第１３図は、第１１図のコーラス効果付加の詳細機能ブ
ロック図。 第１４図は、第１１図のリバーブ効果付加の詳細機能ブ
ロック図、 第１５図は、ＳＣＰＵの実行−するプログラムのフロー
チャートを示す図 第１６図は、第１５図のなかのデイレイ効果付加（ＤＥ
ＬＡＹ）の処理の詳細なフローチャートを示す図、 第１７図は、第１５図のなかのコーラス効果付加（ＨＯ
ＲＵＳ）の処理の詳細なフローチャートを示す図、 第１８図は、第１５図のなかのリバーブ効果付与（ＲＥ
ＶＥＲＢ）の処理の詳細なフローチャートを示す図、 第１９図は、コーラス効果の演算処理の説明図 第２０図は、ＳＣＰＵのエフェクト処理用ＲＡＭテーブ
ルを示す図である。 １０・・・・・・ＭＣＰＵ（メインＣＰＵ）２０・・・
・・・ＳＣＰＵ（サブＣＰＵ）１００・・・・・・デジ
タルアナログ変換器１０２・・・・・・制御用ＲＡＭ　
（ＭＣＰＵプログラム記憶手段） １０６・・・・・・ＲＡＭ（ＭＣＰＵデータ記憶手段）
１０８・・・・・・ＡＬＵ部（ＭＣＰＵ演算処理回路手
段） １１０・・・・・・乗算器（ＭＣＰＵ演算処理回路手段
） １１２・・・・・・オペレーション制御回路（ＭＣＰＵ
オペレーション制御回路手段） １１４・・・・・・ＲＯＭアドレス制御部（ＭＣＰＵア
ドレス制御回路手段） １１６・・・・・・インタラブド発生部２０２・・・・
・・制御用ＲＯＭ　（ＳＣＰＵプログラム記憶手段） ２０６・・・・・・ＲＡＭ　（ＳＣＰＵデータ記憶手段
）２０８・・・・・・ＡＬＵ部（ＳＣＰＵ演算処理回路
手段） ２１０・・・・・・乗算器（Ｓ　ＣＰＵ演算処理回路手
段） ２１２・・・・・・オペレーション制御回路（ＳＣＰＵ
矛ペレーシＪン制御回路手段） ２１４・・・・・・ＲＯＭアドレス制御部（ＳＣＰＵア
ドレス制御回路手段）

Claims (4)

【特許請求の範囲】
1. （１）各ＣＰＵが各々のプログラムで動作するように構
   成した複数のＣＰＵを有し、前記複数のＣＰＵが前記プ
   ログラムに従って楽音信号の生成処理とこの楽音信号に
   対するエフェクト処理とを分担して実行する手段を含む
   ことを特徴とする電子楽器用処理装置。
2. （２）請求項１記載の電子楽器用処理装置において、前
   記複数のＣＰＵは１つのメインＣＰＵとこのメインＣＰ
   Ｕによって制御される少なくとも１つのサブＣＰＵから
   成り、 前記メインＣＰＵは、 楽器への入力を処理するための入力処理プログラムとこ
   の入力処理プログラムによる前記楽器への入力の処理結
   果に基づいて楽音信号を生成するための楽音生成プログ
   ラムとを記憶するＭＣＰＵプログラム記憶手段と、 前記ＭＣＰＵプログラム記憶手段のアドレスを制御する
   ＭＣＰＵアドレス制御回路手段と、前記楽器への入力処
   理と前記楽音の生成処理に必要なデータを記憶するＭＣ
   ＰＵデータ記憶手段と、 演算処理を行うＭＣＰＵ演算処理回路手段と、前記ＭＣ
   ＰＵプログラム記憶手段のプログラムの各命令を解読し
   て前記ＭＣＰＵアドレス制御回路手段、前記ＭＣＰＵデ
   ータ記憶手段、前記ＭＣＰＵ演算処理回路手段の動作を
   制御するＭＣＰＵオペレーション制御回路手段と、 を有し、 前記サブＣＰＵの各々は、 前記ＭＣＰＵプログラム記憶手段の前記入力処理プログ
   ラムによる前記楽器への入力につきメインＣＰＵにて発
   生された楽音信号に対してエフェクトを付加するための
   エフェクト処理プログラムを記憶するＳＣＰＵプログラ
   ム記憶手段と、前記ＳＣＰＵプログラム記憶手段のアド
   レスを制御するＳＣＰＵアドレス制御回路手段と、前記
   エフェクトを付加するために必要なデータを記憶するＳ
   ＣＰＵデータ記憶手段と、 演算処理を行うＳＣＰＵ演算処理回路手段と、前記ＳＣ
   ＰＵプログラム記憶手段のプログラムの各命令を解読し
   て前記ＳＣＰＵアドレス制御回路手段、前記ＳＣＰＵデ
   ータ記憶手段、前記ＳＣＰＵ演算回路手段の動作を制御
   するＳＣＰＵオペレーション制御回路手段と、 を有することを特徴とする電子楽器用処理装置。
3. （３）請求項２記載の電子楽器用処理装置において、前
   記メインＣＰＵは、サンプリング周期毎に前記楽音生成
   プログラムに従った処理を実行し、前記サブＣＰＵは、
   前記メインＣＰＵから転送されてくる楽音信号に対し、
   サンプリング周期毎に前記エフェクト処理プログラムに
   従った処理を実行し、この結果得られるエフェクトが付
   加された楽音信号をサンプリング周期に同期して出力す
   るようにしたことを特徴とする電子楽器用処理装置。
4. （４）請求項３記載の電子楽器用処理装置において、前
   記サブＣＰＵは、前記エフェクトが付加された楽音信号
   を前記ＳＣＰＵオペレーション制御回路手段からのプロ
   グラム制御信号のタイミングでラッチする第１ラッチ手
   段と、前記第１ラッチ手段の出力とデジタル・アナログ
   変換器手段の入力との間に設けられ、正確なサンプリン
   グ周期信号のタイミングで前記第１ラッチ手段からの出
   力信号をラッチする第２ラッチ手段とを有することを特
   徴とする電子楽器用処理装置。