JP2001184336A - マトリックス演算装置及びマトリックス演算機能を有するデジタル信号処理装置 - Google Patents
マトリックス演算装置及びマトリックス演算機能を有するデジタル信号処理装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 多くのデータを効率よく処理するためにマト
リックス表現方式をデジタル信号処理装置の命令語水準
に利用可能にしたハードウェア及びマトリックス演算機
能を有するデジタル信号処理装置を提供する。 【解決手段】 デジタル信号処理装置に備えられたマト
リックス演算装置は、循環リンクリスト形態のマトリッ
クスデータを含むオペランドデータ及び演算結果データ
を貯蔵するデータ貯蔵手段と、命令語の内容に応じて一
連の第１オペランドデータのアドレス、一連の第２オペ
ランドデータのアドレス及び一連の演算結果データの貯
蔵アドレスを順次に生成するアドレス発生手段と、アド
レス発生手段により生成されたアドレスに位置したデー
タをデータ貯蔵手段から引出して前記命令語の内容に応
じて演算を行う演算手段とを含む。
リックス表現方式をデジタル信号処理装置の命令語水準
に利用可能にしたハードウェア及びマトリックス演算機
能を有するデジタル信号処理装置を提供する。 【解決手段】 デジタル信号処理装置に備えられたマト
リックス演算装置は、循環リンクリスト形態のマトリッ
クスデータを含むオペランドデータ及び演算結果データ
を貯蔵するデータ貯蔵手段と、命令語の内容に応じて一
連の第１オペランドデータのアドレス、一連の第２オペ
ランドデータのアドレス及び一連の演算結果データの貯
蔵アドレスを順次に生成するアドレス発生手段と、アド
レス発生手段により生成されたアドレスに位置したデー
タをデータ貯蔵手段から引出して前記命令語の内容に応
じて演算を行う演算手段とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号処理装
置のように多くのデータを演算する装置や電子システム
のための演算装置に係り、特に多くのデータを処理する
ためにマトリックス形態に表現された命令語を処理する
デジタル信号処理装置の演算装置及びマトリックス演算
機能を有するデジタル信号処理装置に関する。
置のように多くのデータを演算する装置や電子システム
のための演算装置に係り、特に多くのデータを処理する
ためにマトリックス形態に表現された命令語を処理する
デジタル信号処理装置の演算装置及びマトリックス演算
機能を有するデジタル信号処理装置に関する。
【０００２】
【従来の技術】半導体産業の発達によって小型で、小容
量の電池でも長時間使用しうるシステムが登場した。特
に、補聴器のような付着型医療機器や個人用無線通信シ
ステムのような技術分野では消費電力とシステムのサイ
ズが重要な関心の対象となっている。
量の電池でも長時間使用しうるシステムが登場した。特
に、補聴器のような付着型医療機器や個人用無線通信シ
ステムのような技術分野では消費電力とシステムのサイ
ズが重要な関心の対象となっている。
【０００３】一方、情報化時代に応じて多量のデータを
処理するデジタル信号処理装置は電子産業分野で大きな
発展を成してきた。しかし、このような発展は性能の改
善という観点から接近してこれらシステムの消費電力が
急増しつつある。
処理するデジタル信号処理装置は電子産業分野で大きな
発展を成してきた。しかし、このような発展は性能の改
善という観点から接近してこれらシステムの消費電力が
急増しつつある。
【０００４】一般に、デジタル信号処理装置ではバラの
データ単位に処理する。例えば、数学式１のような２×
２マトリックスを乗算すれば、一般のマイクロプロセッ
サーはこれを一々処理することになる。
データ単位に処理する。例えば、数学式１のような２×
２マトリックスを乗算すれば、一般のマイクロプロセッ
サーはこれを一々処理することになる。
【０００５】
【数１】 数学式１を一般のマイクロプロセッサーで行われるプロ
グラムとして表現すれば次の通りである。
グラムとして表現すれば次の通りである。
【０００６】 CLR ACC MULT R５ R９ ADD ACC R５ MULT R６ R１０ ADD ACC R６ MV R１ ACC CLR ACC MULT R５ R１１ ADD ACC R５ MULT R６ R１２ ADD ACC R６ MV R２ ACC CLR ACC MULT R７ R９ ADD ACC R５ MULT R８ R１０ ADD ACC R６ MV R３ ACC CLR ACC MULT R７ R１１ ADD ACC R５ MULT R８ R１２ ADD ACC R６ MV R４ ACC 前記プログラムのサイズを縮めるために多くのデジタル
信号処理器では乗算と加算を１つのクロック周期に行
う"MAC"機能をさらに使用している。"MAC"機能が追加さ
れたデジタル信号処理器で行われるプログラムは概略的
に次のように示しうる。"MAC"機能が追加されることに
よって、そうでない場合よりプログラム実行時間とプロ
グラムのサイズが縮められる。
信号処理器では乗算と加算を１つのクロック周期に行
う"MAC"機能をさらに使用している。"MAC"機能が追加さ
れたデジタル信号処理器で行われるプログラムは概略的
に次のように示しうる。"MAC"機能が追加されることに
よって、そうでない場合よりプログラム実行時間とプロ
グラムのサイズが縮められる。
【０００７】 CLR ACC MAC R５ R９ MAC R６ R１０ ADD ACC temp MV R１ ACC CLR ACC MAC R５ R１１ MAC R６ R１２ ADD ACCt emp MV R２ ACC CLR ACC MAC R７ R９ MAC R８ R１０ ADD ACC temp MV R３ ACC CLR ACC MAC R７ R１１ MAC R８ R１２ ADD ACC temp MV R４ ACC 前記プログラムの例を説明すれば、単にアドレスのみが
増加して"MAC"機能が周期的に反復されることが見られ
る。これを効率よく処理するために既存のデジタル信号
処理装置で反復文(RPT)と自動アドレス増加機能(例え
ば、R５++)を採用している。これら機能はマトリックス
演算のような多数の反複文が要されるプログラムに効率
よく用いられる。反復文と自動アドレス増加機能が提供
されるプログラムは次のように作成されうる。
増加して"MAC"機能が周期的に反復されることが見られ
る。これを効率よく処理するために既存のデジタル信号
処理装置で反復文(RPT)と自動アドレス増加機能(例え
ば、R５++)を採用している。これら機能はマトリックス
演算のような多数の反複文が要されるプログラムに効率
よく用いられる。反復文と自動アドレス増加機能が提供
されるプログラムは次のように作成されうる。
【０００８】 CLR ACC RPT２ MAC R５++ R９++ ADD ACC temp MV R１ ACC CLR ACC RPT２ MAC R５++ R１１++ ADD ACC temp MV R２ ACC CLR ACC RPT２ MAC R７++ R９++ ADD ACC temp MV R３ ACC CLR ACC RPT２ MAC R７++ R１１++ ADD ACC temp MV R４ ACC 前述したような改善にも拘らず、既存のデジタル信号処
理装置で行われるプログラムのサイズは相変らず大き
い。
理装置で行われるプログラムのサイズは相変らず大き
い。
【０００９】しかし、マトリックスを１つの変数で表現
する場合には数学式１の計算を次のようなコードのみで
行える。 SETD ２２２ MULT X１ X２ X３ 何れのアルゴリズムや機能であっても多くの命令語で表
現すれば、これによって大容量のメモリが必要となり、
結局デジタル信号処理装置のようなプロセッサーでは多
くの電力を消費することになる。これはプロセッサーで
消費される電力の大部分がメモリにおける命令語の読出
に消費されるからである。
する場合には数学式１の計算を次のようなコードのみで
行える。 SETD ２２２ MULT X１ X２ X３ 何れのアルゴリズムや機能であっても多くの命令語で表
現すれば、これによって大容量のメモリが必要となり、
結局デジタル信号処理装置のようなプロセッサーでは多
くの電力を消費することになる。これはプロセッサーで
消費される電力の大部分がメモリにおける命令語の読出
に消費されるからである。
【００１０】また、命令語メモリの容量が制限されてお
り、多くの命令語で表現される機能を実行する内蔵型プ
ロセッサーを使用するシステムは、１つのチップ内に必
要な命令語を全て内蔵できない場合も発生する。このよ
うな場合、システムは外部のメモリを拡張して使用すべ
きであり、これによってさらに多くの電力が消費され
る。従って、何れかの機能を多くの命令語で表現する場
合、携帯型のような電子システムでは、再充電するまで
の製品の使用時間を短縮させ、多数のチップを用いる必
要があることから製品のサイズを大きくし、製品の値段
も上昇させる。
り、多くの命令語で表現される機能を実行する内蔵型プ
ロセッサーを使用するシステムは、１つのチップ内に必
要な命令語を全て内蔵できない場合も発生する。このよ
うな場合、システムは外部のメモリを拡張して使用すべ
きであり、これによってさらに多くの電力が消費され
る。従って、何れかの機能を多くの命令語で表現する場
合、携帯型のような電子システムでは、再充電するまで
の製品の使用時間を短縮させ、多数のチップを用いる必
要があることから製品のサイズを大きくし、製品の値段
も上昇させる。
【００１１】一方、シストリックアレー演算(Systolic
Array Operation)のようなベクトル演算を行うシステム
では多数の演算を一度に処理しうる。このようなシステ
ムはチップ内に乗算器と加算器のような演算装置を複数
個備えて一度にデータを処理する。このような方式は、
システムの性能は向上させるが、電力面とチップのサイ
ズを考慮すれば良い解決策にはならない。また、デジタ
ル信号処理アルゴリズムのうちこのようなベクトル演算
が効率よく用いられる場合は一部に過ぎない。
Array Operation)のようなベクトル演算を行うシステム
では多数の演算を一度に処理しうる。このようなシステ
ムはチップ内に乗算器と加算器のような演算装置を複数
個備えて一度にデータを処理する。このような方式は、
システムの性能は向上させるが、電力面とチップのサイ
ズを考慮すれば良い解決策にはならない。また、デジタ
ル信号処理アルゴリズムのうちこのようなベクトル演算
が効率よく用いられる場合は一部に過ぎない。
【００１２】
【発明が解決しようとする課題】本発明は最近の電子製
品の携帯化に必須的な要素である低消費電力で長時間の
動作を保障しうる技術に関する。デジタル信号処理装置
のようなプロセッサーにおける多くの電力(５０-８０%)
はプログラムメモリで命令語を読出す時用いられる。メ
モリの消費電力はメモリのサイズと読出/書込数に比例
するために、省力するためには、メモリにおいてデータ
の読出数とメモリのサイズを縮小することが必要であ
る。
品の携帯化に必須的な要素である低消費電力で長時間の
動作を保障しうる技術に関する。デジタル信号処理装置
のようなプロセッサーにおける多くの電力(５０-８０%)
はプログラムメモリで命令語を読出す時用いられる。メ
モリの消費電力はメモリのサイズと読出/書込数に比例
するために、省力するためには、メモリにおいてデータ
の読出数とメモリのサイズを縮小することが必要であ
る。
【００１３】多くの信号処理アルゴリズムはマトリック
ス表現方式を用いて簡単に表現できるので、本発明では
データの表現方式にマトリックス表現方式を採択してプ
ログラムメモリのサイズを縮めると同時にメモリから命
令語を読出す回数を減らしうるデジタル信号処理装置に
おけるマトリックス演算装置及びマトリックス演算機能
を有するデジタル信号処理装置を提供することをその目
的とする。
ス表現方式を用いて簡単に表現できるので、本発明では
データの表現方式にマトリックス表現方式を採択してプ
ログラムメモリのサイズを縮めると同時にメモリから命
令語を読出す回数を減らしうるデジタル信号処理装置に
おけるマトリックス演算装置及びマトリックス演算機能
を有するデジタル信号処理装置を提供することをその目
的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に本発明に係るデジタル信号処理装置に備えられ、マト
リックス演算を行う装置は、循環リンクリスト形態のマ
トリックスデータを含むオペランドデータ及び演算結果
データを貯蔵するデータ貯蔵手段と、前記デジタル信号
処理装置で行われる命令語の内容に応じてマトリックス
演算に必要な一連の第１オペランドデータのアドレス、
一連の第２オペランドデータのアドレス及び一連の演算
結果データの貯蔵アドレスを順次に生成するアドレス発
生手段と、前記アドレス発生手段により生成されたアド
レスに位置したデータを前記データ貯蔵手段から引出し
て前記命令語の内容に応じて演算を行う演算手段とを含
む。
に本発明に係るデジタル信号処理装置に備えられ、マト
リックス演算を行う装置は、循環リンクリスト形態のマ
トリックスデータを含むオペランドデータ及び演算結果
データを貯蔵するデータ貯蔵手段と、前記デジタル信号
処理装置で行われる命令語の内容に応じてマトリックス
演算に必要な一連の第１オペランドデータのアドレス、
一連の第２オペランドデータのアドレス及び一連の演算
結果データの貯蔵アドレスを順次に生成するアドレス発
生手段と、前記アドレス発生手段により生成されたアド
レスに位置したデータを前記データ貯蔵手段から引出し
て前記命令語の内容に応じて演算を行う演算手段とを含
む。
【００１５】前記デジタル信号処理装置におけるマトリ
ックス演算装置で前記アドレス発生手段は、前記循環リ
ンクリスト形態のマトリックスデータのアドレスを貯蔵
し、前記命令語の内容に応じて第１マトリックスデータ
アドレス、第２マトリックスデータアドレス及び演算結
果マトリックスデータアドレスを出力するマトリックス
アドレス貯蔵手段と、前記マトリックスアドレス貯蔵手
段から第１マトリックスデータアドレスが入力され、前
記命令語に応じる一連の第１オペランドデータのアドレ
スを順次に生成するAアドレス生成器と、前記マトリッ
クスアドレス貯蔵手段から第２マトリックスデータアド
レスが入力され、前記命令語に応じる一連の第２オペラ
ンドデータのアドレスを順次に生成するBアドレス生成
器と、前記マトリックスアドレス貯蔵手段から演算結果
マトリックスデータアドレスが入力され、前記命令語に
応じる一連の演算結果データの貯蔵アドレスを順次に生
成するCアドレス生成器とを具備する。
ックス演算装置で前記アドレス発生手段は、前記循環リ
ンクリスト形態のマトリックスデータのアドレスを貯蔵
し、前記命令語の内容に応じて第１マトリックスデータ
アドレス、第２マトリックスデータアドレス及び演算結
果マトリックスデータアドレスを出力するマトリックス
アドレス貯蔵手段と、前記マトリックスアドレス貯蔵手
段から第１マトリックスデータアドレスが入力され、前
記命令語に応じる一連の第１オペランドデータのアドレ
スを順次に生成するAアドレス生成器と、前記マトリッ
クスアドレス貯蔵手段から第２マトリックスデータアド
レスが入力され、前記命令語に応じる一連の第２オペラ
ンドデータのアドレスを順次に生成するBアドレス生成
器と、前記マトリックスアドレス貯蔵手段から演算結果
マトリックスデータアドレスが入力され、前記命令語に
応じる一連の演算結果データの貯蔵アドレスを順次に生
成するCアドレス生成器とを具備する。
【００１６】前記他の目的を達成するために本発明に係
るマトリックス演算機能を有するデジタル信号処理装置
は、信号処理プログラムを貯蔵するプログラムメモリ
と、前記プログラムメモリでフェッチした命令語を一時
貯蔵する命令語レジスタと、前記命令語レジスタに貯蔵
された命令語を解釈して制御信号を生成する命令語デコ
ーダと、循環リンクリスト形態のマトリックスデータを
含むオペランドデータ及び演算結果データを貯蔵するデ
ータ貯蔵手段と、前記制御信号に応じてマトリックス演
算に必要な一連の第１オペランドデータのアドレス、一
連の第２オペランドデータのアドレス及び一連の演算結
果データの貯蔵アドレスを順次に生成するアドレス発生
手段と、前記アドレス発生手段により生成されたアドレ
スに位置したデータを前記データ貯蔵手段から引出して
前記制御信号に応じて演算を行う演算手段とを含む。
るマトリックス演算機能を有するデジタル信号処理装置
は、信号処理プログラムを貯蔵するプログラムメモリ
と、前記プログラムメモリでフェッチした命令語を一時
貯蔵する命令語レジスタと、前記命令語レジスタに貯蔵
された命令語を解釈して制御信号を生成する命令語デコ
ーダと、循環リンクリスト形態のマトリックスデータを
含むオペランドデータ及び演算結果データを貯蔵するデ
ータ貯蔵手段と、前記制御信号に応じてマトリックス演
算に必要な一連の第１オペランドデータのアドレス、一
連の第２オペランドデータのアドレス及び一連の演算結
果データの貯蔵アドレスを順次に生成するアドレス発生
手段と、前記アドレス発生手段により生成されたアドレ
スに位置したデータを前記データ貯蔵手段から引出して
前記制御信号に応じて演算を行う演算手段とを含む。
【００１７】前記デジタル信号処理装置において、前記
命令語デコーダは、前記プログラムメモリに貯蔵された
命令語をフェッチして前記命令語レジスタに一時貯蔵す
る段階と、前記アドレス発生手段で第１オペランドデー
タのアドレス及び第２オペランドデータのアドレスを生
成する段階と、第１オペランドデータ及び第２オペラン
ドデータを前記データ貯蔵手段から引出して前記演算手
段に移す段階と、前記演算手段で演算を行い、前記アド
レス発生手段で演算結果データの貯蔵アドレスを生成す
る段階と、前記演算手段から出力された演算結果データ
を前記データ貯蔵手段に貯蔵する段階のパイプライン構
造に対応する制御信号を生成することを特徴とする。
命令語デコーダは、前記プログラムメモリに貯蔵された
命令語をフェッチして前記命令語レジスタに一時貯蔵す
る段階と、前記アドレス発生手段で第１オペランドデー
タのアドレス及び第２オペランドデータのアドレスを生
成する段階と、第１オペランドデータ及び第２オペラン
ドデータを前記データ貯蔵手段から引出して前記演算手
段に移す段階と、前記演算手段で演算を行い、前記アド
レス発生手段で演算結果データの貯蔵アドレスを生成す
る段階と、前記演算手段から出力された演算結果データ
を前記データ貯蔵手段に貯蔵する段階のパイプライン構
造に対応する制御信号を生成することを特徴とする。
【００１８】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。図１は本発明が適用されたデジタ
ル信号処理装置のブロック図である。
明を詳しく説明する。図１は本発明が適用されたデジタ
ル信号処理装置のブロック図である。
【００１９】信号処理アルゴリズムはプログラムメモリ
１０に貯蔵されており、プログラムメモリ１０から読出
された命令語は命令語レジスタ(IR)１１に貯蔵される。
命令語レジスタ１１に貯蔵された命令語は命令語デコー
ダ１２により解釈されて各機能ブロックに必要な制御信
号が生成される。データメモリ１３は２つの出力と１つ
の入力を有するレジスタファイル形態よりなることが望
ましい。データメモリ１３から出力される２つのデータ
を指定するためのAアドレス生成器１４a及びBアドレス
生成器１４bとLOG２ １５a、SHIFT１５b、ALU１５c、MU
LT１５dのような演算ブロックで計算された結果を貯蔵
する所を指定するCアドレス生成器１４cが備えられる。
外部との通信のためには直列インタフェース１７、並列
インタフェース１８、メモリインタフェース１９が備え
られている。内部プロセッサーにクロックを供給するク
ロック発生器２０があり、インタラプトとプロセッサー
状態を示すレジスタ２１a、２１b、一定の時間周期でイ
ンタラプトを発生するためのタイマー２１cなどが備え
られる。
１０に貯蔵されており、プログラムメモリ１０から読出
された命令語は命令語レジスタ(IR)１１に貯蔵される。
命令語レジスタ１１に貯蔵された命令語は命令語デコー
ダ１２により解釈されて各機能ブロックに必要な制御信
号が生成される。データメモリ１３は２つの出力と１つ
の入力を有するレジスタファイル形態よりなることが望
ましい。データメモリ１３から出力される２つのデータ
を指定するためのAアドレス生成器１４a及びBアドレス
生成器１４bとLOG２ １５a、SHIFT１５b、ALU１５c、MU
LT１５dのような演算ブロックで計算された結果を貯蔵
する所を指定するCアドレス生成器１４cが備えられる。
外部との通信のためには直列インタフェース１７、並列
インタフェース１８、メモリインタフェース１９が備え
られている。内部プロセッサーにクロックを供給するク
ロック発生器２０があり、インタラプトとプロセッサー
状態を示すレジスタ２１a、２１b、一定の時間周期でイ
ンタラプトを発生するためのタイマー２１cなどが備え
られる。
【００２０】そして、マトリックスアドレス貯蔵手段２
２は多様なマトリックスのアドレスを管理、貯蔵する部
分である。デジタル信号処理アルゴリズムはマトリック
ス形式を用いるとそのアルゴリズムをさらに効率よく表
現できる場合が多い。従って、マトリックスの表現と演
算を命令語レベルに表現及び演算可能にすることによっ
て、デジタル信号処理アルゴリズムをデジタル信号処理
装置で小量のメモリで表現できる。
２は多様なマトリックスのアドレスを管理、貯蔵する部
分である。デジタル信号処理アルゴリズムはマトリック
ス形式を用いるとそのアルゴリズムをさらに効率よく表
現できる場合が多い。従って、マトリックスの表現と演
算を命令語レベルに表現及び演算可能にすることによっ
て、デジタル信号処理アルゴリズムをデジタル信号処理
装置で小量のメモリで表現できる。
【００２１】図２に示されたマトリックスデータの表現
方式によれば、複数個のデータに１つのベクトル変数が
設定でき、ベクトル変数を有する１つの命令語でスカラ
ー変数を有する複数個の命令語に代えることができる。
図２に示された３×３マトリックス乗算を既存のデジタ
ル信号装置の命令語で表現すれば、多数の命令語が必要
となる。
方式によれば、複数個のデータに１つのベクトル変数が
設定でき、ベクトル変数を有する１つの命令語でスカラ
ー変数を有する複数個の命令語に代えることができる。
図２に示された３×３マトリックス乗算を既存のデジタ
ル信号装置の命令語で表現すれば、多数の命令語が必要
となる。
【００２２】図３は循環リンクリスト(Circular Linked
List)の基本構成要素を示したものであって、"PREV"は
前のデータを指定し、"NEXT"は次のデータを指定する。
そして、中間の"DATA"に実際のデータ値が貯蔵される。
図３の構成要素を必要なデータ数だけ連結すれば、図４
に示されたように１つのリストとなる。
List)の基本構成要素を示したものであって、"PREV"は
前のデータを指定し、"NEXT"は次のデータを指定する。
そして、中間の"DATA"に実際のデータ値が貯蔵される。
図３の構成要素を必要なデータ数だけ連結すれば、図４
に示されたように１つのリストとなる。
【００２３】図４は"a"、"b"、"c"、"d"、"e"のデータ
を有する循環リンクリストを示したものである。ここ
で、POSは現在用いられているデータを示すものであっ
て、実際にはそのデータが貯蔵されているメモリのアド
レスとなる。
を有する循環リンクリストを示したものである。ここ
で、POSは現在用いられているデータを示すものであっ
て、実際にはそのデータが貯蔵されているメモリのアド
レスとなる。
【００２４】本発明ではこのような基本構造を有する循
環リンクリストを実際のハードウェアメモリ上に図５の
ように具現する。Cのような上位プログラム言語ではポ
インタなどを用いて循環リンクリストを具現できるが、
上位プログラム言語で具現された循環リンクリストは、
ハードウェア依存的な命令語でコンパイルされる場合
に、ハードウェア資源に好適に表現されずハードウェア
負担を加重させる。これはハードウェアの設計側面で望
ましくないため、本発明では連続されたメモリの構造を
用いてこれを具現する。
環リンクリストを実際のハードウェアメモリ上に図５の
ように具現する。Cのような上位プログラム言語ではポ
インタなどを用いて循環リンクリストを具現できるが、
上位プログラム言語で具現された循環リンクリストは、
ハードウェア依存的な命令語でコンパイルされる場合
に、ハードウェア資源に好適に表現されずハードウェア
負担を加重させる。これはハードウェアの設計側面で望
ましくないため、本発明では連続されたメモリの構造を
用いてこれを具現する。
【００２５】図５において"X"はリストの開始を示すメ
モリのアドレスを示し、"POS"は"X"からの相対的な距離
によって現在処理されているデータの位置を示す。従っ
て、図４の"POS"アドレス(現在のデータのアドレス)を
得るためには、図５の"X"に"POS"を足せばよい。"POS"
に現在のデータの絶対的なアドレスを記録することでな
く、"X"からの相対的な距離を記録することによって"PO
S"レジスタのサイズを縮小することができる。"MAX＿PO
S"はリストに貯蔵されているデータの数を表現してい
る。従って、リストの最後のデータのアドレスは"X"に"
MAX＿POS"を足せばよい。
モリのアドレスを示し、"POS"は"X"からの相対的な距離
によって現在処理されているデータの位置を示す。従っ
て、図４の"POS"アドレス(現在のデータのアドレス)を
得るためには、図５の"X"に"POS"を足せばよい。"POS"
に現在のデータの絶対的なアドレスを記録することでな
く、"X"からの相対的な距離を記録することによって"PO
S"レジスタのサイズを縮小することができる。"MAX＿PO
S"はリストに貯蔵されているデータの数を表現してい
る。従って、リストの最後のデータのアドレスは"X"に"
MAX＿POS"を足せばよい。
【００２６】このような"X"、"POS"、"MAX＿POS"を複数
個貯蔵してマトリックス演算に用いる。このような値を
貯蔵している所は図１のマトリックスアドレス貯蔵手段
２２であり、これに対する詳細な構成は図７に示され
る。
個貯蔵してマトリックス演算に用いる。このような値を
貯蔵している所は図１のマトリックスアドレス貯蔵手段
２２であり、これに対する詳細な構成は図７に示され
る。
【００２７】図６は演算部、レジスタファイル１３及び
レジスタファイルのアドレス生成部の関係をさらに明確
に示す図面である。図６において演算部は乗算器１５d
及びALU１５cを含んで構成され、アドレス生成部はマト
リックスアドレス貯蔵手段２２、Aアドレス生成器１４
a、Bアドレス生成器１４b、Cアドレス生成器１４cを含
んで構成される。
レジスタファイルのアドレス生成部の関係をさらに明確
に示す図面である。図６において演算部は乗算器１５d
及びALU１５cを含んで構成され、アドレス生成部はマト
リックスアドレス貯蔵手段２２、Aアドレス生成器１４
a、Bアドレス生成器１４b、Cアドレス生成器１４cを含
んで構成される。
【００２８】Aアドレス生成器１４a及びBアドレス生成
器１４bは演算部に入力されるデータのアドレスを生成
する。このように生成されたアドレスに対応するデータ
がレジスタファイル１３から出力されてBUSA、BUSBを通
して演算部に伝送される。演算部は命令語に対応した命
令を行った後にBUSCを通して演算された結果を送る。す
ると、レジスタファイル１３でCアドレス生成器１４cが
生成したアドレスに対応する位置に演算された結果が貯
蔵される。このような一連の作業がマトリックス演算時
にはマトリックスの大きさに対応する必要な数だけ繰返
して行われる。
器１４bは演算部に入力されるデータのアドレスを生成
する。このように生成されたアドレスに対応するデータ
がレジスタファイル１３から出力されてBUSA、BUSBを通
して演算部に伝送される。演算部は命令語に対応した命
令を行った後にBUSCを通して演算された結果を送る。す
ると、レジスタファイル１３でCアドレス生成器１４cが
生成したアドレスに対応する位置に演算された結果が貯
蔵される。このような一連の作業がマトリックス演算時
にはマトリックスの大きさに対応する必要な数だけ繰返
して行われる。
【００２９】図７はマトリックスアドレス貯蔵手段２２
をさらに具体的に表現した図面である。BUSCを通して伝
えられた値はCアドレス生成器１４cにより生成されたア
ドレスのレジスタに入力される。デコーダ７３はCアド
レス生成器１４cにより生成されたアドレスを解釈してB
USCを通して伝えられた値が貯蔵されるレジスタを決定
する。本発明の望ましい一実施例でマトリックスアドレ
ス貯蔵手段２２は１６個のマトリックスアドレスを支援
するので、Xレジスタ７０、POSレジスタ７１、MAX＿POS
レジスタ７２等３つのレジスタを各々１６個ずつ具備す
る。Xレジスタ(７０)は１６ビットで構成されており、
最大１６ビットのアドレスを支援し、POSレジスタ７１
及びMAX＿POSレジスタ７２は各々８ビットで構成され、
最大２５６個のデータを有するリストを具現可能にす
る。また、各レジスタの値はそれぞれ選択的に読出また
は書込が実行される。
をさらに具体的に表現した図面である。BUSCを通して伝
えられた値はCアドレス生成器１４cにより生成されたア
ドレスのレジスタに入力される。デコーダ７３はCアド
レス生成器１４cにより生成されたアドレスを解釈してB
USCを通して伝えられた値が貯蔵されるレジスタを決定
する。本発明の望ましい一実施例でマトリックスアドレ
ス貯蔵手段２２は１６個のマトリックスアドレスを支援
するので、Xレジスタ７０、POSレジスタ７１、MAX＿POS
レジスタ７２等３つのレジスタを各々１６個ずつ具備す
る。Xレジスタ(７０)は１６ビットで構成されており、
最大１６ビットのアドレスを支援し、POSレジスタ７１
及びMAX＿POSレジスタ７２は各々８ビットで構成され、
最大２５６個のデータを有するリストを具現可能にす
る。また、各レジスタの値はそれぞれ選択的に読出また
は書込が実行される。
【００３０】マトリックスアドレス貯蔵手段２２から出
力される値は命令語レジスタIRの値によって決定され
る。各マルチプレクサ７４a、７４b、７４cは命令語レ
ジスタIRに貯蔵された値により１６個のマトリックスア
ドレスのうち１つを選択し、各アドレス生成器１４a、
１４b、１４cは選択されたマトリックスアドレスにより
最終のアドレスを生成する。
力される値は命令語レジスタIRの値によって決定され
る。各マルチプレクサ７４a、７４b、７４cは命令語レ
ジスタIRに貯蔵された値により１６個のマトリックスア
ドレスのうち１つを選択し、各アドレス生成器１４a、
１４b、１４cは選択されたマトリックスアドレスにより
最終のアドレスを生成する。
【００３１】図８はAアドレス生成器１４aのブロック図
である。Aアドレス生成器１４aはBUSAに出力するデータ
をレジスタファイル(データメモリ)１３から選択するた
めのアドレスを生成するブロックである。命令語レジス
タ１１に貯蔵された命令語がマトリックス演算のための
命令語でない場合、Aアドレス生成器１４aはデータの上
位アドレスを貯蔵するBANK＿Aレジスタに貯蔵された値
とIRレジスタの上位８ビット値を連結した１６ビットの
アドレスを生成して出力する。これに対して、命令語レ
ジスタ１１に貯蔵された命令語がマトリックス演算のた
めの命令語の場合、Aアドレス生成器１４aは最初には"
X"+"POS"のアドレスを生成し、続く演算動作時には前記
アドレスに１を足した("ADDRESS"+１)アドレスを生成す
るが、その値が"X"+"MAX＿POS"より大きくなると"X"ア
ドレスを選択して出力する。そして、マトリックス乗算
の場合、１本の行が反復的に選択される必要があるの
で、Aアドレス生成器１４aはROWアドレスを記憶するレ
ジスタ８０を具備する。そして、マトリックス演算時に
必要な入力のI、J、K値(ここで、Iは結果値の行、Jは結
果値の列、Kは乗算演算のインデックスを示す)を１つず
つ減らしながら行うことになるが、Aアドレス生成器１
４aは"J"、"K"入力のみが用いられる。
である。Aアドレス生成器１４aはBUSAに出力するデータ
をレジスタファイル(データメモリ)１３から選択するた
めのアドレスを生成するブロックである。命令語レジス
タ１１に貯蔵された命令語がマトリックス演算のための
命令語でない場合、Aアドレス生成器１４aはデータの上
位アドレスを貯蔵するBANK＿Aレジスタに貯蔵された値
とIRレジスタの上位８ビット値を連結した１６ビットの
アドレスを生成して出力する。これに対して、命令語レ
ジスタ１１に貯蔵された命令語がマトリックス演算のた
めの命令語の場合、Aアドレス生成器１４aは最初には"
X"+"POS"のアドレスを生成し、続く演算動作時には前記
アドレスに１を足した("ADDRESS"+１)アドレスを生成す
るが、その値が"X"+"MAX＿POS"より大きくなると"X"ア
ドレスを選択して出力する。そして、マトリックス乗算
の場合、１本の行が反復的に選択される必要があるの
で、Aアドレス生成器１４aはROWアドレスを記憶するレ
ジスタ８０を具備する。そして、マトリックス演算時に
必要な入力のI、J、K値(ここで、Iは結果値の行、Jは結
果値の列、Kは乗算演算のインデックスを示す)を１つず
つ減らしながら行うことになるが、Aアドレス生成器１
４aは"J"、"K"入力のみが用いられる。
【００３２】図９はBアドレス生成器１４bのブロック図
であって、Bアドレス生成器１４bはBUSBに出力するデー
タをレジスタファイル(データメモリ)１３で選択するた
めのアドレスを生成するブロックである。Bアドレス生
成器１４bはAアドレス生成器１４aとほぼ同一である
が、"ROW"アドレスの生成が不要なので、このためのレ
ジスタが要らない点のみが違う。
であって、Bアドレス生成器１４bはBUSBに出力するデー
タをレジスタファイル(データメモリ)１３で選択するた
めのアドレスを生成するブロックである。Bアドレス生
成器１４bはAアドレス生成器１４aとほぼ同一である
が、"ROW"アドレスの生成が不要なので、このためのレ
ジスタが要らない点のみが違う。
【００３３】図１０はCアドレス生成器１４cのブロック
図であって、Cアドレス生成器１４cはBUSCに貯蔵される
データの貯蔵位置をレジスタファイル(データメモリ)１
３で選択するためのアドレスを生成するブロックであ
る。Cアドレス生成器１４cではI、J、Kの全ての値が用
いられ、マトリックスの大きさを設定する"NUM＿ROW
S"、"NUM＿COLS"レジスタの値が用いられる。このレジ
スタの値はマトリックスの行と列とを相互変えて貯蔵す
る命令語(TRANSA)を行う時必要である。これは、アドレ
ス値の増加が行の個数(NUM＿COLS)だけ増加する必要が
あるからである。このように増加する時、増加されたア
ドレス値が最大アドレス値("X"+"MAX＿POS")より大きく
なると"ADDRESS"+"NUM＿ROWS"-"POS"を出力することに
なる。そして、Cアドレス生成器１４cは図２７に示され
たパイプライン状態のうちEX状態でアドレスを発生する
ため、最終出力はAアドレス生成器１４a及びBアドレス
生成器１４bにより発生されるアドレスに比べて２クロ
ック周期後に発生させる（図示せず）。
図であって、Cアドレス生成器１４cはBUSCに貯蔵される
データの貯蔵位置をレジスタファイル(データメモリ)１
３で選択するためのアドレスを生成するブロックであ
る。Cアドレス生成器１４cではI、J、Kの全ての値が用
いられ、マトリックスの大きさを設定する"NUM＿ROW
S"、"NUM＿COLS"レジスタの値が用いられる。このレジ
スタの値はマトリックスの行と列とを相互変えて貯蔵す
る命令語(TRANSA)を行う時必要である。これは、アドレ
ス値の増加が行の個数(NUM＿COLS)だけ増加する必要が
あるからである。このように増加する時、増加されたア
ドレス値が最大アドレス値("X"+"MAX＿POS")より大きく
なると"ADDRESS"+"NUM＿ROWS"-"POS"を出力することに
なる。そして、Cアドレス生成器１４cは図２７に示され
たパイプライン状態のうちEX状態でアドレスを発生する
ため、最終出力はAアドレス生成器１４a及びBアドレス
生成器１４bにより発生されるアドレスに比べて２クロ
ック周期後に発生させる（図示せず）。
【００３４】図１１は図１に示された本発明に係るデジ
タル信号処理装置の一実施例におけるマトリックス演算
のために提供する命令語を例示したものである。この命
令語は全ての形態のマトリックス演算と、マトリックス
と普通のデータ値との間のデータ伝達を支援する。
タル信号処理装置の一実施例におけるマトリックス演算
のために提供する命令語を例示したものである。この命
令語は全ての形態のマトリックス演算と、マトリックス
と普通のデータ値との間のデータ伝達を支援する。
【００３５】マトリックス演算命令語形式は、図１２〜
２２に例示されている。この中から"EXT"が命令語が最
先にあれば、この命令語は次の命令語と連結して１つの
命令語となるという意味を有する。即ち、LOADA、STORE
A命令語は２単語命令語となる。しかし、ISMVとSETDの
ような命令語は場合に応じて２単語命令語または１単語
命令語として処理される。
２２に例示されている。この中から"EXT"が命令語が最
先にあれば、この命令語は次の命令語と連結して１つの
命令語となるという意味を有する。即ち、LOADA、STORE
A命令語は２単語命令語となる。しかし、ISMVとSETDの
ような命令語は場合に応じて２単語命令語または１単語
命令語として処理される。
【００３６】ISMV命令語は実際値(immediate data)を特
定のレジスタに貯蔵する作業を行うが、必要な実際値が
８ビットで表現できれば１単語命令語を使用し、その以
上のビット空間が必要ならば２単語命令語を使用するこ
とになる。
定のレジスタに貯蔵する作業を行うが、必要な実際値が
８ビットで表現できれば１単語命令語を使用し、その以
上のビット空間が必要ならば２単語命令語を使用するこ
とになる。
【００３７】SETD命令語はマトリックス演算に必要な大
きさを設定することになる。マトリックス乗算の場合に
はI、J、Kの３つの値が必要なので２単語命令語で表現
する。しかし、加算にはI、J値のみが必要なので１単語
命令語で表現する。
きさを設定することになる。マトリックス乗算の場合に
はI、J、Kの３つの値が必要なので２単語命令語で表現
する。しかし、加算にはI、J値のみが必要なので１単語
命令語で表現する。
【００３８】図２３に例示したマトリックス間の乗算(M
ULTA)の動作を詳しく説明する。２×２マトリックス乗
算で用いられるオペランドがが図１のデータメモリ１３
に貯蔵された状態は図２４に示されたようである。ま
た、図１のマトリックスアドレス貯蔵手段２２に貯蔵さ
れたマトリックスデータX１、X２及びX３のアドレスは
図２５に示されたようである。
ULTA)の動作を詳しく説明する。２×２マトリックス乗
算で用いられるオペランドがが図１のデータメモリ１３
に貯蔵された状態は図２４に示されたようである。ま
た、図１のマトリックスアドレス貯蔵手段２２に貯蔵さ
れたマトリックスデータX１、X２及びX３のアドレスは
図２５に示されたようである。
【００３９】図２３に例示したマトリックス間の乗算の
動作状態を経時的に説明すると、図２６のように表現し
うる。本発明に係るデジタル信号処理装置の一実施例は
パイプライン形式で具現され、図２６に示されたマトリ
ックス間乗算の動作は９回のクロック周期の間に行われ
る。図２６においてIは以前の命令語を示し、I'はMULTA
命令語の次の命令語を表示する。WEは演算結果をデータ
メモリ１３に貯蔵させる制御信号を表現したものであ
る。各アドレス生成器はマトリックス演算に合わせて順
次にアドレスを生成することになる。
動作状態を経時的に説明すると、図２６のように表現し
うる。本発明に係るデジタル信号処理装置の一実施例は
パイプライン形式で具現され、図２６に示されたマトリ
ックス間乗算の動作は９回のクロック周期の間に行われ
る。図２６においてIは以前の命令語を示し、I'はMULTA
命令語の次の命令語を表示する。WEは演算結果をデータ
メモリ１３に貯蔵させる制御信号を表現したものであ
る。各アドレス生成器はマトリックス演算に合わせて順
次にアドレスを生成することになる。
【００４０】図２７は本発明に係るデジタル信号処理装
置の一実施例のパイプライン構造を示す順序図である。
まず、プログラムメモリ１０のIMEMに貯蔵された命令語
を命令語レジスタ１１IRに貯蔵する(IF)(１５００段
階)。そして、前記方法によってデータメモリ１３の出
力アドレスを計算する(AG)(１５０１段階)。f(IR)及びg
(IR)は各々Aアドレス生成器１４a及びBアドレス生成器
１４bにより生成されたアドレスを示す。この値は、各
々"X"+"POS"により生成されたアドレス値となる。そし
て、データメモリ１３で必要な演算ブロック、即ち乗算
器１５dで生成されたアドレスに位置したデータを移す
(OR)(１５０２段階)。図２７においてREGFはデータメモ
リ１３を示す。以後、２つのデータを乗算し、同時にデ
ータメモリ１３に貯蔵されるアドレスが計算される(EX)
(１５０３段階)。h(IR)はCアドレス生成器１４cにより
生成されたアドレスを示す。しかし、最初の乗算演算結
果データは貯蔵されない(１５０４段階)。
置の一実施例のパイプライン構造を示す順序図である。
まず、プログラムメモリ１０のIMEMに貯蔵された命令語
を命令語レジスタ１１IRに貯蔵する(IF)(１５００段
階)。そして、前記方法によってデータメモリ１３の出
力アドレスを計算する(AG)(１５０１段階)。f(IR)及びg
(IR)は各々Aアドレス生成器１４a及びBアドレス生成器
１４bにより生成されたアドレスを示す。この値は、各
々"X"+"POS"により生成されたアドレス値となる。そし
て、データメモリ１３で必要な演算ブロック、即ち乗算
器１５dで生成されたアドレスに位置したデータを移す
(OR)(１５０２段階)。図２７においてREGFはデータメモ
リ１３を示す。以後、２つのデータを乗算し、同時にデ
ータメモリ１３に貯蔵されるアドレスが計算される(EX)
(１５０３段階)。h(IR)はCアドレス生成器１４cにより
生成されたアドレスを示す。しかし、最初の乗算演算結
果データは貯蔵されない(１５０４段階)。
【００４１】新たにデータメモリの出力アドレスを計算
して乗算演算のためのデータを乗算器１５dに移し(１５
１１、１５１２段階)、乗算器１５dに移されたデータを
乗算し、１５０３段階でなされた乗算の結果MULT＿Cを
累積値ACCに足すことになる(１５１３段階)。そして、
１本の行の演算が完全に終わると、データメモリ１３の
入力アドレスに累積値ACCを貯蔵することになる(WB)(１
５１４段階)。このような演算はマトリックス演算が完
全に行われるまで反復される。
して乗算演算のためのデータを乗算器１５dに移し(１５
１１、１５１２段階)、乗算器１５dに移されたデータを
乗算し、１５０３段階でなされた乗算の結果MULT＿Cを
累積値ACCに足すことになる(１５１３段階)。そして、
１本の行の演算が完全に終わると、データメモリ１３の
入力アドレスに累積値ACCを貯蔵することになる(WB)(１
５１４段階)。このような演算はマトリックス演算が完
全に行われるまで反復される。
【００４２】乗算の演算が完全に終わった後には、最後
に計算された乗算の結果MULT＿Cを累積値ACCに足してデ
ータメモリ１３に貯蔵することになる(１５２３、１５
２４段階)。このような一連の演算はパイプライン形式
で行われる。
に計算された乗算の結果MULT＿Cを累積値ACCに足してデ
ータメモリ１３に貯蔵することになる(１５２３、１５
２４段階)。このような一連の演算はパイプライン形式
で行われる。
【００４３】図２８は一般のデジタル信号処理装置と本
発明に係るデジタル信号処理装置に適用された例示的な
プログラムの大きさを比較したものである。一般のデジ
タル信号処理装置(G-DSP)より本発明に係るデジタル信
号処理装置(LP-DSP)で行われるプログラムがさらに小型
であることが分かる。そして、マトリックス表現が効果
的に用いられるアルゴリズムを行う場合に本発明はさら
に効率よく使われる。
発明に係るデジタル信号処理装置に適用された例示的な
プログラムの大きさを比較したものである。一般のデジ
タル信号処理装置(G-DSP)より本発明に係るデジタル信
号処理装置(LP-DSP)で行われるプログラムがさらに小型
であることが分かる。そして、マトリックス表現が効果
的に用いられるアルゴリズムを行う場合に本発明はさら
に効率よく使われる。
【００４４】また、本発明は省力性で、小型の耳穴形デ
ジタル補聴器に適用して以前の信号処理装置より命令語
をさらに効率よくプログラムできた。本発明の性能を検
証するためにテスト用PCBボードを製作してFPGA(Field
Programmable Gate Array)を用いた設計を完了した。図
２９はこのような方法で設計したテスト用ボードを示し
た図面である。図２９に示されたボードを多様な応用プ
ログラムで実験することによって、本発明に係るデジタ
ル信号処理装置が小容量のプログラムメモリを具備して
も与えられた機能を完壁に行えるということが確認でき
た。
ジタル補聴器に適用して以前の信号処理装置より命令語
をさらに効率よくプログラムできた。本発明の性能を検
証するためにテスト用PCBボードを製作してFPGA(Field
Programmable Gate Array)を用いた設計を完了した。図
２９はこのような方法で設計したテスト用ボードを示し
た図面である。図２９に示されたボードを多様な応用プ
ログラムで実験することによって、本発明に係るデジタ
ル信号処理装置が小容量のプログラムメモリを具備して
も与えられた機能を完壁に行えるということが確認でき
た。
【００４５】
【発明の効果】本発明によれば、デジタル信号処理アル
ゴリズムを効率よく表現できる手段を提供することによ
って、デジタル信号処理装置におけるプログラムメモリ
のサイズが縮められる。これによって、プログラムメモ
リの読出時の消費電力を少なくでき、低電力で長時間電
子製品を動作させうる。
ゴリズムを効率よく表現できる手段を提供することによ
って、デジタル信号処理装置におけるプログラムメモリ
のサイズが縮められる。これによって、プログラムメモ
リの読出時の消費電力を少なくでき、低電力で長時間電
子製品を動作させうる。
【図１】本発明に係るデジタル信号処理装置の全体ブロ
ック図である。
ック図である。
【図２】マトリックスデータの表現方式を例示した図面
である。
である。
【図３】循環リンクリストの基本構成要素を示した図面
である。
である。
【図４】循環リンクリストを概念的に示した図面であ
る。
る。
【図５】実際のメモリ上に具現された循環リンクリスト
を例示した図面である。
を例示した図面である。
【図６】本発明に係るマトリックス演算装置のブロック
図である。
図である。
【図７】マトリックスアドレス貯蔵手段のブロック図で
ある。
ある。
【図８】Aアドレス生成器のブロック図である。
【図９】Bアドレス生成器のブロック図である。
【図１０】Cアドレス生成器のブロック図である。
【図１１】本発明に係るデジタル信号処理装置において
用いられるマトリックス演算のための命令語を例示した
図面である。
用いられるマトリックス演算のための命令語を例示した
図面である。
【図１２】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１３】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１４】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１５】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１６】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１７】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１８】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図１９】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図２０】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図２１】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図２２】各々マトリックス演算のための命令語のフォ
ーマットを例示した図面である。
ーマットを例示した図面である。
【図２３】マトリックス乗算を例示した図面である。
【図２４】マトリックス乗算を例示した図面である。
【図２５】マトリックス乗算を例示した図面である。
【図２６】図２３に例示したマトリックス乗算のタイミ
ング図である。
ング図である。
【図２７】マトリックス乗算の実行順序を示した順序図
である。
である。
【図２８】一般のデジタル信号処理装置と本発明に係る
デジタル信号処理装置に適用された例示的なプログラム
のサイズを比較した図面である。
デジタル信号処理装置に適用された例示的なプログラム
のサイズを比較した図面である。
【図２９】本発明に係るデジタル信号処理装置のテスト
用ボードを示した図面である。
用ボードを示した図面である。
１３ レジスタファイル １５c ALU １５d 乗算器 ２２ マトリックスアドレス貯蔵手段 １４ａ Aアドレス生成器 １４b Bアドレス生成器 １４c Cアドレス生成器
フロントページの続き (72)発明者 趙 振 国 大韓民国京畿道龍仁市器興邑農書里山14− １番地 三星総合技術院内 Ｆターム(参考） 5B022 AA00 BA01 BA02 CA01 CA04 CA07 CA09 DA02 EA02 EA03 FA09 FA12 5B033 AA05 BF00 DB02 DB11 5B056 BB32
Claims (15)
- 【請求項１】 デジタル信号処理装置に備えられ、マト
リックス演算を行う装置において、 循環リンクリスト形態のマトリックスデータを含むオペ
ランドデータ及び演算結果データを貯蔵するデータ貯蔵
手段と、 前記デジタル信号処理装置で行われる命令語の内容に応
じてマトリックス演算に必要な一連の第１オペランドデ
ータのアドレス、一連の第２オペランドデータのアドレ
ス及び一連の演算結果データの貯蔵アドレスを順次に生
成するアドレス発生手段と、 前記アドレス発生手段により生成されたアドレスに位置
したデータを前記データ貯蔵手段から引出して前記命令
語の内容に応じて演算を行う演算手段と、を含むことを
特徴とするデジタル信号処理装置におけるマトリックス
演算装置。 - 【請求項２】 前記アドレス発生手段は、 前記循環リンクリスト形態のマトリックスデータのアド
レスを貯蔵し、前記命令語の内容に応じて第１マトリッ
クスデータアドレス、第２マトリックスデータアドレス
及び演算結果マトリックスデータアドレスを出力するマ
トリックスアドレス貯蔵手段と、 前記マトリックスアドレス貯蔵手段から第１マトリック
スデータアドレスが入力され、前記命令語に応じる一連
の第１オペランドデータのアドレスを順次生成するAア
ドレス生成器と、 前記マトリックスアドレス貯蔵手段から第２マトリック
スデータアドレスが入力され、前記命令語に応じる一連
の第２オペランドデータのアドレスを順次生成するBア
ドレス生成器と、 前記マトリックスアドレス貯蔵手段から演算結果マトリ
ックスデータアドレスを入力され、前記命令語に応じる
一連の演算結果データの貯蔵アドレスを順次に生成する
Cアドレス生成器と、を具備することを特徴とする請求
項１に記載のデジタル信号処理装置におけるマトリック
ス演算装置。 - 【請求項３】 前記マトリックスアドレス貯蔵手段は、 前記循環リンクリストの開始を示すメモリアドレスを貯
蔵するXレジスタ、前記Xレジスタに貯蔵された値からの
相対的な値で表した現在処理されるデータの位置値を貯
蔵するPOSレジスタ、前記循環リンクリストに貯蔵され
たデータの数を貯蔵するMAX＿POSレジスタよりなる多数
のマトリックスアドレスレジスタ群を具備することを特
徴とする請求項２に記載のデジタル信号処理装置におけ
るマトリックス演算装置。 - 【請求項４】 前記マトリックスアドレス貯蔵手段は、 多数のマトリックスアドレスレジスタ群において前記演
算手段により演算された結果値の貯蔵位置を決定するた
めに前記Cアドレス生成器により生成されたアドレスを
解釈するデコーダをさらに具備することを特徴とする請
求項３に記載のデジタル信号処理装置におけるマトリッ
クス演算装置。 - 【請求項５】 前記マトリックスアドレス貯蔵手段は、 多数のマトリックスアドレスレジスタ群に貯蔵されたマ
トリックスデータのアドレスのうち、前記命令語の内容
に応じて第１マトリックスデータアドレスを選択する第
１マルチプレクサ、第２マトリックスデータアドレスを
選択する第２マルチプレクサ及び演算結果マトリックス
データアドレスを選択する第３マルチプレクサをさらに
具備することを特徴とする請求項３に記載のデジタル信
号処理装置におけるマトリックス演算装置。 - 【請求項６】 前記Aアドレス生成器は、 第１マトリックスデータアドレスが入力され、命令語に
応じてXレジスタ値とPOSレジスタ値とを合わせて出力
し、次いで直前に生成されたアドレス値に１を足したア
ドレス値を出力するが、そのアドレス値がXレジスタ値
とMAX＿POSレジスタ値とを合わせた値より大きい場合に
Xレジスタ値を最終的に出力することを特徴とする請求
項２に記載のデジタル信号処理装置におけるマトリック
ス演算装置。 - 【請求項７】 前記Aアドレス生成器は、 多数のクロックの間に同一なアドレス値を出力するROW
レジスタをさらに具備することを特徴とする請求項２に
記載のデジタル信号処理装置におけるマトリックス演算
装置。 - 【請求項８】 前記Aアドレス生成器は、 前記命令語に含まれたオフセットアドレスとセグメント
アドレスレジスタのセグメントアドレスが入力され、セ
グメントアドレスとオフセットアドレスとを結合して出
力するスカラーデータ生成部をさらに具備することを特
徴とする請求項２に記載のデジタル信号処理装置におけ
るマトリックス演算装置。 - 【請求項９】 前記Bアドレス生成器は、 第２マトリックスデータアドレスが入力され、命令語に
応じてXレジスタ値とPOSレジスタ値とを合わせて出力
し、次いで直前に生成されたアドレス値に１を足したア
ドレス値を出力するが、そのアドレス値がXレジスタ値
とMAX＿POSレジスタ値とを合わせた値より大きい場合に
Xレジスタ値を最終的に出力することを特徴とする請求
項２に記載のデジタル信号処理装置におけるマトリック
ス演算装置。 - 【請求項１０】 前記Bアドレス生成器は、 前記命令語に含まれたオフセットアドレスとセグメント
アドレスレジスタのセグメントアドレスが入力され、セ
グメントアドレスとオフセットアドレスとを結合して出
力するスカラーデータ生成部をさらに具備することを特
徴とする請求項２に記載のデジタル信号処理装置におけ
るマトリックス演算装置。 - 【請求項１１】 前記Cアドレス生成器は、 演算結果マトリックスデータアドレスが入力され、命令
語に応じてXレジスタ値とPOSレジスタ値とを合わせて出
力し、次いで直前に生成されたアドレス値に１を足した
アドレス値を出力するが、そのアドレス値がXレジスタ
値とMAX＿POSレジスタ値とを足した値より大きい場合に
Xレジスタ値を最終的に出力することを特徴とする請求
項２に記載のデジタル信号処理装置におけるマトリック
ス演算装置。 - 【請求項１２】 前記Cアドレス生成器は、 前記演算結果マトリックスの大きさを示すNUM＿ROWSレ
ジスタの値及びNUM＿COLSレジスタの値が入力され、命
令語に応じて直前に生成されたアドレス値にNUM＿COLS
レジスタの値を足したアドレス値を出力するが、そのア
ドレス値がXレジスタ値とMAX＿POSレジスタ値とを合わ
せた値より大きい場合に直前に生成されたアドレス値に
NUM＿ROWSレジスタの値を足してPOSレジスタの値を引い
たアドレス値を出力することを特徴とする請求項２に記
載のデジタル信号処理装置におけるマトリックス演算装
置。 - 【請求項１３】 前記Cアドレス生成器は、 前記命令語に含まれたオフセットアドレスとセグメント
アドレスレジスタのセグメントアドレスを入力され、セ
グメントアドレスとオフセットアドレスとを結合して出
力するスカラーデータ生成部をさらに具備することを特
徴とする請求項２に記載のデジタル信号処理装置におけ
るマトリックス演算装置。 - 【請求項１４】 マトリックス演算機能を有するデジタ
ル信号処理装置において、 信号処理プログラムを貯蔵するプログラムメモリと、 前記プログラムメモリでフェッチした命令語を一時貯蔵
する命令語レジスタと、 前記命令語レジスタに貯蔵された命令語を解釈して制御
信号を生成する命令語デコーダと、 循環リンクリスト形態のマトリックスデータを含むオペ
ランドデータ及び演算結果データを貯蔵するデータ貯蔵
手段と、 前記制御信号に応じてマトリックス演算に必要な一連の
第１オペランドデータのアドレス、一連の第２オペラン
ドデータのアドレス及び一連の演算結果データの貯蔵ア
ドレスを順次に生成するアドレス発生手段と、 前記アドレス発生手段により生成されたアドレスに位置
したデータを前記データ貯蔵手段から引出して前記制御
信号に応じて演算を行う演算手段と、を含むことを特徴
とするデジタル信号処理装置。 - 【請求項１５】 前記命令語デコーダは、 前記プログラムメモリに貯蔵された命令語をフェッチし
て前記命令語レジスタに一時貯蔵する段階と、 前記アドレス発生手段で第１オペランドデータのアドレ
ス及び第２オペランドデータのアドレスを生成する段階
と、 第１オペランドデータ及び第２オペランドデータを前記
データ貯蔵手段から引出して前記演算手段に移す段階
と、 前記演算手段で演算を行い、前記アドレス発生手段で演
算結果データの貯蔵アドレスを生成する段階と、 前記演算手段から出力された演算結果データを前記デー
タ貯蔵手段に貯蔵する段階と、のパイプライン構造に対
応する制御信号を生成することを特徴とする請求項１４
に記載のデジタル信号処理装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| CN102999476B (zh) * | 2011-09-09 | 2016-06-01 | 中国航天科工集团第三研究院第八三五七研究所 | 一种二维矩阵匹配方法及电路 |
| CN111857820B (zh) * | 2016-04-26 | 2024-05-07 | 中科寒武纪科技股份有限公司 | 一种用于执行矩阵加/减运算的装置和方法 |
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Family Cites Families (10)
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|---|---|---|---|---|
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| US4150434A (en) * | 1976-05-08 | 1979-04-17 | Tokyo Shibaura Electric Co., Ltd. | Matrix arithmetic apparatus |
| JPS58146969A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | インデツクス限定連続演算ベクトルプロセツサ |
| JPH077385B2 (ja) * | 1983-12-23 | 1995-01-30 | 株式会社日立製作所 | データ処理装置 |
| US5276819A (en) * | 1987-05-01 | 1994-01-04 | Hewlett-Packard Company | Horizontal computer having register multiconnect for operand address generation during execution of iterations of a loop of program code |
| US5732251A (en) * | 1996-05-06 | 1998-03-24 | Advanced Micro Devices | DSP with register file and multi-function instruction sequencer for vector processing by MACU |
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| US6115812A (en) * | 1998-04-01 | 2000-09-05 | Intel Corporation | Method and apparatus for efficient vertical SIMD computations |
| JP2000122919A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | プロセッサ及びメモリ制御方法 |
| US6332188B1 (en) * | 1998-11-06 | 2001-12-18 | Analog Devices, Inc. | Digital signal processor with bit FIFO |
-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003708A (ja) * | 2006-06-20 | 2008-01-10 | Hitachi Ltd | 映像処理エンジンおよびそれを含む映像処理システム |
| JP2018005369A (ja) * | 2016-06-29 | 2018-01-11 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| CN112328960A (zh) * | 2020-11-02 | 2021-02-05 | 中国平安财产保险股份有限公司 | 数据运算的优化方法、装置、电子设备及存储介质 |
| CN112328960B (zh) * | 2020-11-02 | 2023-09-19 | 中国平安财产保险股份有限公司 | 数据运算的优化方法、装置、电子设备及存储介质 |
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