JP2005182557A - 信号処理装置 - Google Patents
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Abstract
【解決手段】 24ビットモードの場合、上記判断部11により、DSP1から外部メモリ102へのアクセスがあると判断されている時は、制御部12からの指令は、CPU111から外部メモリ102へのアクセスにウェイトがかけられ、また16ビットモードの場合、空いている3バスサイクル目を利用して、制御部12からアドレス・データ切替部13に指令が出され、CPU111からの外部メモリ102へのアクセスができるようになる。
【選択図】 図2
Description
装置全体の制御を行うCPUと、予め定められた演算処理を行うDSPと、該DSPによりアクセスされ、且つ該DSP経由でCPUからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該DSP自身は、少なくとも2回以上のバスサイクルを1データアクセスの単位とし、1データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
DSPから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、CPUから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該DSP内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりDSPから外部メモリへのアクセスがあると判断されている時には、制御手段によりCPUから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりCPUが外部メモリにアクセスできるようにした
ことを基本的特徴としている。
装置全体の制御を行うCPUと、楽音信号を供給する音源と、予め定められた演算処理を行うことで、音源から供給される楽音信号に任意のエフェクトを付加するDSPと、該DSPによりアクセスされ、且つ該DSP経由でCPUからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該DSP自身は、楽音信号の信号処理につき、少なくとも2回以上のバスサイクルを1データアクセスの単位とし、1データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
DSPから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、CPUから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該DSP内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりDSPから外部メモリへのアクセスがあると判断されている時には、制御手段によりCPUから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりCPUが外部メモリにアクセスできるようにした
ことを特徴としている。
図1は、本発明に係る信号処理装置の構成が用いられた電子鍵盤楽器の回路概略図である。
11 判断部
12 制御部
13 データ切替部
14 DSP演算部
15 命令RAM
16 デコーダ
100 音源
101 波形メモリ
102 外部メモリ
110 システムバス
110 バス
111 CPU
112 ROM
113 RAM
114 操作パネル
114a パネルスキャン回路
115 鍵盤
115a 鍵盤スキャン回路
116 D/A変換回路
117 アンプ
118 スピーカ
Claims (2)
- 装置全体の制御を行うCPUと、予め定められた演算処理を行うDSPと、該DSPによりアクセスされ、且つ該DSP経由でCPUからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該DSP自身は、少なくとも2回以上のバスサイクルを1データアクセスの単位とし、1データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
DSPから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、CPUから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該DSP内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりDSPから外部メモリへのアクセスがあると判断されている時には、制御手段によりCPUから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりCPUが外部メモリにアクセスできるようにしたことを特徴とする信号処理装置。 - 装置全体の制御を行うCPUと、楽音信号を供給する音源と、予め定められた演算処理を行うことで、音源から供給される楽音信号に任意のエフェクトを付加するDSPと、該DSPによりアクセスされ、且つ該DSP経由でCPUからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該DSP自身は、楽音信号の信号処理につき、少なくとも2回以上のバスサイクルを1データアクセスの単位とし、1データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
DSPから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、CPUから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該DSP内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりDSPから外部メモリへのアクセスがあると判断されている時には、制御手段によりCPUから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりCPUが外部メモリにアクセスできるようにしたことを特徴とする信号処理装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007257007A (ja) * | 2006-03-20 | 2007-10-04 | Yamaha Corp | 半導体集積回路及び音響信号処理装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103885824B (zh) * | 2012-12-21 | 2017-06-20 | 华为技术有限公司 | 接口控制电路、设备和标识切换方法 |
US9842071B2 (en) * | 2014-11-11 | 2017-12-12 | Microchip Technology Incorporated | Multi-channel I2S transmit control system and method |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52102605A (en) | 1976-02-25 | 1977-08-29 | Toshiba Corp | Error control system |
US4991169A (en) * | 1988-08-02 | 1991-02-05 | International Business Machines Corporation | Real-time digital signal processing relative to multiple digital communication channels |
US5155847A (en) | 1988-08-03 | 1992-10-13 | Minicom Data Corporation | Method and apparatus for updating software at remote locations |
JPH02135564A (ja) | 1988-11-16 | 1990-05-24 | Sony Corp | データ処理装置 |
US5111530A (en) * | 1988-11-04 | 1992-05-05 | Sony Corporation | Digital audio signal generating apparatus |
US5371885A (en) | 1989-08-29 | 1994-12-06 | Microsoft Corporation | High performance file system |
JPH0573046A (ja) | 1991-06-27 | 1993-03-26 | Yamaha Corp | 楽音信号演算処理装置 |
DE69435146D1 (de) | 1993-06-03 | 2008-11-13 | Network Appliance Inc | Verfahren und Vorrichtung zum Beschreiben beliebiger Bereiche eines Dateisystems |
JP2850707B2 (ja) | 1993-06-15 | 1999-01-27 | ヤマハ株式会社 | 楽音制御装置 |
US6658526B2 (en) | 1997-03-12 | 2003-12-02 | Storage Technology Corporation | Network attached virtual data storage subsystem |
JP3791162B2 (ja) | 1997-12-04 | 2006-06-28 | ヤマハ株式会社 | 信号処理装置 |
US6209111B1 (en) | 1998-11-09 | 2001-03-27 | Microsoft Corporation | Error correction on a mobile device |
US6959384B1 (en) | 1999-12-14 | 2005-10-25 | Intertrust Technologies Corporation | Systems and methods for authenticating and protecting the integrity of data streams and other data |
JP2001005789A (ja) | 1999-06-18 | 2001-01-12 | Nec Corp | マルチコアdsp回路 |
JP4445621B2 (ja) | 1999-12-08 | 2010-04-07 | 名古屋電機工業株式会社 | マルチプロセッサ型処理装置における共有メモリアクセス方法およびその装置 |
US7032154B2 (en) | 2000-06-05 | 2006-04-18 | Tyco Telecommunications (Us) Inc. | Concatenated forward error correction decoder |
US6745284B1 (en) | 2000-10-02 | 2004-06-01 | Sun Microsystems, Inc. | Data storage subsystem including a storage disk array employing dynamic data striping |
US8032542B2 (en) | 2000-10-26 | 2011-10-04 | Reynolds Mark L | Creating, verifying, managing, and using original digital files |
US6745305B2 (en) | 2000-12-13 | 2004-06-01 | Ncr Corporation | Zeroed block optimization in disk mirroring applications |
US6654862B2 (en) | 2000-12-29 | 2003-11-25 | Ncr Corporation | High performance disk mirroring |
US7155569B2 (en) | 2001-02-28 | 2006-12-26 | Lsi Logic Corporation | Method for raid striped I/O request generation using a shared scatter gather list |
US6742081B2 (en) | 2001-04-30 | 2004-05-25 | Sun Microsystems, Inc. | Data storage array employing block checksums and dynamic striping |
US7043677B1 (en) | 2001-07-19 | 2006-05-09 | Webex Communications, Inc. | Apparatus and method for separating corrupted data from non-corrupted data within a packet |
US7152078B2 (en) | 2001-12-27 | 2006-12-19 | Hitachi, Ltd. | Systems, methods and computer program products for backup and restoring storage volumes in a storage area network |
JP3702231B2 (ja) | 2002-01-31 | 2005-10-05 | 株式会社東芝 | ディスクアレイ装置及び同装置における動的記憶容量拡張方法 |
JP2003281083A (ja) | 2002-03-27 | 2003-10-03 | Sanyo Electric Co Ltd | バスコントロール回路 |
US7007196B2 (en) | 2002-06-10 | 2006-02-28 | Sun Microsystems, Inc. | Data storage system using 3-party hand-off protocol to facilitate failure recovery |
WO2004025483A1 (en) | 2002-09-16 | 2004-03-25 | Commvault Systems, Inc. | System and method for optimizing storage operations |
US7181742B2 (en) | 2002-11-19 | 2007-02-20 | Intel Corporation | Allocation of packets and threads |
KR100490723B1 (ko) | 2002-11-29 | 2005-05-24 | 한국전자통신연구원 | 파일 레벨 스트라이핑 장치 및 방법 |
US7143260B2 (en) | 2002-12-20 | 2006-11-28 | Veritas Operating Corporation | Intermediate descriptions of intent for storage allocation |
US7055008B2 (en) | 2003-01-22 | 2006-05-30 | Falconstor Software, Inc. | System and method for backing up data |
GB2399722A (en) | 2003-03-21 | 2004-09-22 | Sony Uk Ltd | Data communication synchronisation |
US7328305B2 (en) | 2003-11-03 | 2008-02-05 | Network Appliance, Inc. | Dynamic parity distribution technique |
-
2003
- 2003-12-22 JP JP2003423963A patent/JP4354268B2/ja not_active Expired - Fee Related
-
2004
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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