JP2001005789A - マルチコアｄｓｐ回路 - Google Patents
マルチコアｄｓｐ回路Info
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- JP2001005789A JP2001005789A JP11173047A JP17304799A JP2001005789A JP 2001005789 A JP2001005789 A JP 2001005789A JP 11173047 A JP11173047 A JP 11173047A JP 17304799 A JP17304799 A JP 17304799A JP 2001005789 A JP2001005789 A JP 2001005789A
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- JP
- Japan
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- program
- dsp
- operating
- clock
- rom
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- Pending
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- Electrophonic Musical Instruments (AREA)
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Abstract
(57)【要約】
【課題】複数のＤＳＰコアを１つのＬＳＩに実装して、
処理チャネル数を効率良く増加させるマルチコアＤＳＰ
回路を提供する。 【解決手段】 ＤＳＰ５〜８はディジタル信号処理を実
行する。ＲＯＭ１３はこれらのＤＳＰを動作させるプロ
グラムを格納する。ＲＡＭ９〜１２は各ＤＳＰコアがデ
ィジタル信号処理した結果を保持しかつ作業領域として
使用する。クロック生成器２０はＤＳＰコアを動作させ
るシステムクロック１５を発生する。プログラムカウン
タＰＣ１〜４は各ＤＳＰコアを動作させるプログラムを
読み出す。ＰＣクロック生成器２１はＰＣクロック１４
を発生する。
処理チャネル数を効率良く増加させるマルチコアＤＳＰ
回路を提供する。 【解決手段】 ＤＳＰ５〜８はディジタル信号処理を実
行する。ＲＯＭ１３はこれらのＤＳＰを動作させるプロ
グラムを格納する。ＲＡＭ９〜１２は各ＤＳＰコアがデ
ィジタル信号処理した結果を保持しかつ作業領域として
使用する。クロック生成器２０はＤＳＰコアを動作させ
るシステムクロック１５を発生する。プログラムカウン
タＰＣ１〜４は各ＤＳＰコアを動作させるプログラムを
読み出す。ＰＣクロック生成器２１はＰＣクロック１４
を発生する。
Description
【０００１】
【発明の属する技術分野】本発明はマルチコアＤＳＰ回
路に関し、特に複数チャンネルのディジタル信号処理を
実行するマルチコアＤＳＰ回路に関する。
路に関し、特に複数チャンネルのディジタル信号処理を
実行するマルチコアＤＳＰ回路に関する。
【０００２】
【従来の技術】最近の電子機器、例えばモデム、シンセ
サイザー、音源ボードの音響機器や各種の圧縮・伸張機
器等に信号処理演算回路が使用されている。この信号処
理演算回路は通常ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｏｒ）と呼称されており、演算部で
あるＤＳＰコアと、メモリおよび外部とのインタフェー
ス部を含んでいる。特にＤＳＰコアが一つのＬＳＩの中
に複数個内蔵される場合、マルチコアと呼称されてい
る。
サイザー、音源ボードの音響機器や各種の圧縮・伸張機
器等に信号処理演算回路が使用されている。この信号処
理演算回路は通常ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｏｒ）と呼称されており、演算部で
あるＤＳＰコアと、メモリおよび外部とのインタフェー
ス部を含んでいる。特にＤＳＰコアが一つのＬＳＩの中
に複数個内蔵される場合、マルチコアと呼称されてい
る。
【０００３】従来、複数のＤＳＰコアを１ＬＳＩに実装
する場合、１つの処理を複数のＤＳＰコアで分散させて
処理するので、処理プログラム領域は各ＤＳＰコア毎に
必要となり、１ＬＳＩに占めるプログラム領域が増加す
ることになる。
する場合、１つの処理を複数のＤＳＰコアで分散させて
処理するので、処理プログラム領域は各ＤＳＰコア毎に
必要となり、１ＬＳＩに占めるプログラム領域が増加す
ることになる。
【０００４】このようなＤＳＰの一例として、特開平８
−１０６３７５号公報記載の「信号処理演算器」が知ら
れている。
−１０６３７５号公報記載の「信号処理演算器」が知ら
れている。
【０００５】この公報では、ＤＳＰコアと複数の機能ブ
ロックとこれら機能ブロックに接続された選択回路およ
び外部メモリとから成り、所定のアプリケーションに応
じて一つまたは複数の機能ブロックを同時に選択するこ
とで、最適アプリケーションに対応した信号処理演算器
を構成する技術が記載されている。
ロックとこれら機能ブロックに接続された選択回路およ
び外部メモリとから成り、所定のアプリケーションに応
じて一つまたは複数の機能ブロックを同時に選択するこ
とで、最適アプリケーションに対応した信号処理演算器
を構成する技術が記載されている。
【０００６】また、特開平５−０３５７００号公報記載
の「マルチプロセッサシステム」が知られている。この
公報では、複数のＤＳＰに負荷を分散させることで、Ｌ
ＳＩ全体の処理能力を向上させる技術が記載されてい
る。
の「マルチプロセッサシステム」が知られている。この
公報では、複数のＤＳＰに負荷を分散させることで、Ｌ
ＳＩ全体の処理能力を向上させる技術が記載されてい
る。
【０００７】
【発明が解決しようとする課題】上述した従来のマルチ
コアＤＳＰ回路は、ＤＳＰを搭載する装置を小型化する
ため1チップで複数チャネルの処理を実行するが、１個
のＤＳＰコアで実行できる処理はＬＳＩの動作周波数の
上からも限界があるという欠点を有している。
コアＤＳＰ回路は、ＤＳＰを搭載する装置を小型化する
ため1チップで複数チャネルの処理を実行するが、１個
のＤＳＰコアで実行できる処理はＬＳＩの動作周波数の
上からも限界があるという欠点を有している。
【０００８】また、各ＤＳＰに対して個別にプログラム
領域を設けているため、いずれもシステム的にプログラ
ムメモリを格納する領域が増加しＬＳＩのサイズが大き
くなるという欠点を有している。
領域を設けているため、いずれもシステム的にプログラ
ムメモリを格納する領域が増加しＬＳＩのサイズが大き
くなるという欠点を有している。
【０００９】本発明の目的は、複数のＤＳＰコアが使用
するプログラム領域を共有させることでＬＳＩ１チップ
当たりに実装するプログラム領域を減少させ、複数のＤ
ＳＰコアを実装したＬＳＩの実現と、高速化による処理
チャネル数を効率良く増加させるマルチコアＤＳＰ回路
を提供することにある。
するプログラム領域を共有させることでＬＳＩ１チップ
当たりに実装するプログラム領域を減少させ、複数のＤ
ＳＰコアを実装したＬＳＩの実現と、高速化による処理
チャネル数を効率良く増加させるマルチコアＤＳＰ回路
を提供することにある。
【００１０】
【課題を解決するための手段】本発明のマルチコアＤＳ
Ｐ回路は、ディジタル信号処理を行う複数のディジタル
・シグナル・プロセッサコア（ＤＳＰコア）と；このＤ
ＳＰコアを動作させるプログラムを格納する１つのリー
ド・オンリー・メモリ（ＲＯＭ）と；前記複数のＤＳＰ
コアを動作させるシステムクロックと；このシステムク
ロックの動作周波数に前記ＤＳＰコアの数をかけた周波
数のプログラムカウンタ・クロックで動作させ、前記Ｒ
ＯＭからプログラムデータを読み出すプログラムカウン
タと；を有し、複数チャネルのディジタル信号処理を実
行することを特徴としている。
Ｐ回路は、ディジタル信号処理を行う複数のディジタル
・シグナル・プロセッサコア（ＤＳＰコア）と；このＤ
ＳＰコアを動作させるプログラムを格納する１つのリー
ド・オンリー・メモリ（ＲＯＭ）と；前記複数のＤＳＰ
コアを動作させるシステムクロックと；このシステムク
ロックの動作周波数に前記ＤＳＰコアの数をかけた周波
数のプログラムカウンタ・クロックで動作させ、前記Ｒ
ＯＭからプログラムデータを読み出すプログラムカウン
タと；を有し、複数チャネルのディジタル信号処理を実
行することを特徴としている。
【００１１】前記プログラムを格納するＲＯＭを、より
高速動作することが可能なランダム・アクセス・メモリ
（ＲＡＭ）におきかえ、前記プログラムを外部からダウ
ンロードしてプログラム領域として使うことを特徴とし
ている。
高速動作することが可能なランダム・アクセス・メモリ
（ＲＡＭ）におきかえ、前記プログラムを外部からダウ
ンロードしてプログラム領域として使うことを特徴とし
ている。
【００１２】また、マルチコアＤＳＰ回路を内蔵した集
積回路を特徴としている。
積回路を特徴としている。
【００１３】ディジタル信号処理を実行するｎ（ｎは１
以上の整数）個のＤＳＰコアと；前記ｎ個のＤＳＰコア
を動作させるシステムクロックを発生する第１のクロッ
ク生成器と；前記ｎ個のＤＳＰコアの各々がディジタル
信号処理した結果を保持し、かつ作業領域として使用す
る前記ｎ個のＤＳＰに対応したｎ個のＲＡＭと；前記ｎ
個のＤＳＰコアを動作させるためのプログラムを格納し
たＲＯＭと；このＲＯＭから前記プログラムを読み出
し、前記ｎ個のＤＳＰの各々に転送するｎ個のプログラ
ムカウンタと；これらプログラムカウンタにプログラム
カウンタ・クロックを出力する第２のクロック生成器
と；を備えたことを特徴としている。
以上の整数）個のＤＳＰコアと；前記ｎ個のＤＳＰコア
を動作させるシステムクロックを発生する第１のクロッ
ク生成器と；前記ｎ個のＤＳＰコアの各々がディジタル
信号処理した結果を保持し、かつ作業領域として使用す
る前記ｎ個のＤＳＰに対応したｎ個のＲＡＭと；前記ｎ
個のＤＳＰコアを動作させるためのプログラムを格納し
たＲＯＭと；このＲＯＭから前記プログラムを読み出
し、前記ｎ個のＤＳＰの各々に転送するｎ個のプログラ
ムカウンタと；これらプログラムカウンタにプログラム
カウンタ・クロックを出力する第２のクロック生成器
と；を備えたことを特徴としている。
【００１４】前記プログラムを格納するＲＯＭを、より
高速動作することが可能なランダム・アクセス・メモリ
（ＲＡＭ）におきかえ、前記プログラムを外部からダウ
ンロードしてプログラム領域として使うことを特徴とし
ている。
高速動作することが可能なランダム・アクセス・メモリ
（ＲＡＭ）におきかえ、前記プログラムを外部からダウ
ンロードしてプログラム領域として使うことを特徴とし
ている。
【００１５】また、マルチコアＤＳＰ回路を内蔵した集
積回路を特徴としている。
積回路を特徴としている。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は本発明のマルチコアＤＳＰ回路の一
つの実施の形態を示すブロック図である。
つの実施の形態を示すブロック図である。
【００１８】図１に示す本実施の形態は一つの集積回路
（ＬＳＩ）を示し、ＬＳＩ４０は、ディジタル信号処理
を実行する４個のＤＳＰコアであるＤＳＰ５，ＤＳＰ
６，ＤＳＰ７，ＤＳＰ８と、これらのＤＳＰコアを動作
させるためのプログラムを格納したＲＯＭ１３と、各Ｄ
ＳＰコアがディジタル信号処理した結果を保持しかつ作
業領域として使用するＲＡＭ９，ＲＡＭ１０，ＲＡＭ１
１，ＲＡＭ１２と、ＤＳＰコアを動作させるシステムク
ロック１５を発生するクロック生成器２０と、プログラ
ムを読み出すプログラムカウンタ（Ｐｒｏｇｒａｍ Ｃ
ｏｕｎｔｅｒ：以下、ＰＣと記す）のＰＣ１，ＰＣ２，
ＰＣ３，ＰＣ４と、これらプログラムカウンタにＰＣク
ロック１４を出力するＰＣクロック生成器２１とから構
成されている。このＰＣクロック１４は、プログラムカ
ウンタであるＰＣ１〜ＰＣ４に供給され、ＤＳＰ５〜８
を動作させるためＲＯＭ１３からプログラムを読み出
す。ＰＣ１〜ＰＣ４はシステムクロック１５の４倍の速
さで動作する。従って、ＰＣ１〜ＰＣ４がＲＯＭ１３の
プログラム領域からデータを読み出すタイミングを、各
ＤＳＰ毎にＰＣクロック１４を１周期分だけ位相をずら
すことで、システムクロック１５の１周期中に４個のＤ
ＳＰ５〜８が各々必要なプログラムをＲＯＭ１３のプロ
グラム領域から読み出すことが可能になる。図２は図１
のプログラムメモリアクセスを示すタイムチャートであ
る。
（ＬＳＩ）を示し、ＬＳＩ４０は、ディジタル信号処理
を実行する４個のＤＳＰコアであるＤＳＰ５，ＤＳＰ
６，ＤＳＰ７，ＤＳＰ８と、これらのＤＳＰコアを動作
させるためのプログラムを格納したＲＯＭ１３と、各Ｄ
ＳＰコアがディジタル信号処理した結果を保持しかつ作
業領域として使用するＲＡＭ９，ＲＡＭ１０，ＲＡＭ１
１，ＲＡＭ１２と、ＤＳＰコアを動作させるシステムク
ロック１５を発生するクロック生成器２０と、プログラ
ムを読み出すプログラムカウンタ（Ｐｒｏｇｒａｍ Ｃ
ｏｕｎｔｅｒ：以下、ＰＣと記す）のＰＣ１，ＰＣ２，
ＰＣ３，ＰＣ４と、これらプログラムカウンタにＰＣク
ロック１４を出力するＰＣクロック生成器２１とから構
成されている。このＰＣクロック１４は、プログラムカ
ウンタであるＰＣ１〜ＰＣ４に供給され、ＤＳＰ５〜８
を動作させるためＲＯＭ１３からプログラムを読み出
す。ＰＣ１〜ＰＣ４はシステムクロック１５の４倍の速
さで動作する。従って、ＰＣ１〜ＰＣ４がＲＯＭ１３の
プログラム領域からデータを読み出すタイミングを、各
ＤＳＰ毎にＰＣクロック１４を１周期分だけ位相をずら
すことで、システムクロック１５の１周期中に４個のＤ
ＳＰ５〜８が各々必要なプログラムをＲＯＭ１３のプロ
グラム領域から読み出すことが可能になる。図２は図１
のプログラムメモリアクセスを示すタイムチャートであ
る。
【００１９】次に、図１および図２を参照して本実施の
形態の動作をより詳細に説明する。
形態の動作をより詳細に説明する。
【００２０】まず図２を参照して、ＤＳＰコアであるＤ
ＳＰ５〜８の動作について説明する。
ＳＰ５〜８の動作について説明する。
【００２１】ＤＳＰ５〜８ではパイプライン処理が用い
られ、ＲＯＭ１３のプログラム領域からＤＳＰ５〜８を
動作させる命令をフェッチし（Ｆ０，Ｆ１，Ｆ２，Ｆ
３）、読み出し動作（Ｒ０，Ｒ１，Ｒ２，Ｒ３）、フェ
ッチした命令のデコード動作（Ｄ０，Ｄ１，Ｄ２，Ｄ
３）、命令の実行動作（Ｅ０，Ｅ１，Ｅ２，Ｅ３）をサ
イクリックにＰＣクロック１４のタイミングで繰り返
す。これら４種類の各動作を、システムクロック１５の
１周期分で各々実行する。
られ、ＲＯＭ１３のプログラム領域からＤＳＰ５〜８を
動作させる命令をフェッチし（Ｆ０，Ｆ１，Ｆ２，Ｆ
３）、読み出し動作（Ｒ０，Ｒ１，Ｒ２，Ｒ３）、フェ
ッチした命令のデコード動作（Ｄ０，Ｄ１，Ｄ２，Ｄ
３）、命令の実行動作（Ｅ０，Ｅ１，Ｅ２，Ｅ３）をサ
イクリックにＰＣクロック１４のタイミングで繰り返
す。これら４種類の各動作を、システムクロック１５の
１周期分で各々実行する。
【００２２】一番最初のフェッチ動作で、ＤＳＰ５〜８
は次に実行するべきプログラムが格納されたＲＯＭ１３
のメモリアドレスをアドレスバス２３を経由してアドレ
スデータ２４で指定する(フェッチ動作)。プログラムカ
ウンタであるＰＣ１〜ＰＣ４は、そのアドレスに格納さ
れているプログラムデータ２５を次の周期のシステムク
ロック１５を用いて読み出す(読み出し動作)。ＰＣ１〜
ＰＣ４に対応するＤＳＰ５〜８は、読み出したプログラ
ムデータ２５をデータバス２２を経由して各々デコード
して実行する。この一連の動作の中で読み出し動作以外
は、ＤＳＰ５〜８の各ＤＳＰが独立に行うため、各ＤＳ
Ｐが各々独立に並列動作しているとみなすことができ
る。従って、ＲＯＭ１３のプログラム領域からのプログ
ラムデータ２５の読み出し動作が可能かどうかを、フラ
グ等のチェックなしに簡単な回路でＬＳＩを構成するこ
とが可能になる。一方、読み出し動作は、プログラムデ
ータ２５を格納しているＲＯＭ１３を共有しているた
め、ＤＳＰ５〜８が一度にアドレスバス２３経由でＲＯ
Ｍ１３にアクセスするとバスに競合条件が生じ、ＤＳＰ
５〜８に対するプログラムデータ２５を正確に読み出す
ことができない。このため、ＰＣクロック１４をシステ
ムクロック１５の４倍で動作させ、ＰＣ１〜ＰＣ４は４
倍の周波数で動作するＰＣクロック２８ａ〜２８ｄを各
々抽出することになる。
は次に実行するべきプログラムが格納されたＲＯＭ１３
のメモリアドレスをアドレスバス２３を経由してアドレ
スデータ２４で指定する(フェッチ動作)。プログラムカ
ウンタであるＰＣ１〜ＰＣ４は、そのアドレスに格納さ
れているプログラムデータ２５を次の周期のシステムク
ロック１５を用いて読み出す(読み出し動作)。ＰＣ１〜
ＰＣ４に対応するＤＳＰ５〜８は、読み出したプログラ
ムデータ２５をデータバス２２を経由して各々デコード
して実行する。この一連の動作の中で読み出し動作以外
は、ＤＳＰ５〜８の各ＤＳＰが独立に行うため、各ＤＳ
Ｐが各々独立に並列動作しているとみなすことができ
る。従って、ＲＯＭ１３のプログラム領域からのプログ
ラムデータ２５の読み出し動作が可能かどうかを、フラ
グ等のチェックなしに簡単な回路でＬＳＩを構成するこ
とが可能になる。一方、読み出し動作は、プログラムデ
ータ２５を格納しているＲＯＭ１３を共有しているた
め、ＤＳＰ５〜８が一度にアドレスバス２３経由でＲＯ
Ｍ１３にアクセスするとバスに競合条件が生じ、ＤＳＰ
５〜８に対するプログラムデータ２５を正確に読み出す
ことができない。このため、ＰＣクロック１４をシステ
ムクロック１５の４倍で動作させ、ＰＣ１〜ＰＣ４は４
倍の周波数で動作するＰＣクロック２８ａ〜２８ｄを各
々抽出することになる。
【００２３】図３は図１のプログラム読み出しを示すタ
イムチャートである。図３（ａ）はプログラムカウンタ
の詳細ブロック図であり、図３（ｂ）は読み出しパルス
のタイムチャートを示す。
イムチャートである。図３（ａ）はプログラムカウンタ
の詳細ブロック図であり、図３（ｂ）は読み出しパルス
のタイムチャートを示す。
【００２４】ＤＳＰ５に対するプログラム読み出しクロ
ックをＰＣＣＬＫ２８ａ、ＤＳＰ６に対するプログラム
読み出しクロックをＰＣＣＬＫ２８ｂ、ＤＳＰ７に対す
るプログラム読み出しクロックをＰＣＣＬＫ２８ｃ、Ｄ
ＳＰ８に対するプログラム読み出しクロックをＰＣＣＬ
Ｋ２８ｄとする。
ックをＰＣＣＬＫ２８ａ、ＤＳＰ６に対するプログラム
読み出しクロックをＰＣＣＬＫ２８ｂ、ＤＳＰ７に対す
るプログラム読み出しクロックをＰＣＣＬＫ２８ｃ、Ｄ
ＳＰ８に対するプログラム読み出しクロックをＰＣＣＬ
Ｋ２８ｄとする。
【００２５】プログラムカウンタであるＰＣ１〜ＰＣ４
に同一のＰＣクロック１４が共通に入力される。クロッ
ク選択器１６で、各々のＤＳＰがＲＯＭ１３のプログラ
ムデータ２５を読み出すのに必要なクロックＰＣＣＬＫ
２８ａ，２８ｂ，２８ｃ，２８ｄを抽出して、それぞれ
のＤＳＰに出力する。クロック選択器１６は、０から３
までをカウントするカウンタ１７の出力とＰＣクロック
１４との論理条件をとり、条件が合ったときにのみＰＣ
ＣＬＫ２８ａ，２８ｂ，２８ｃ，２８ｄのいずれかを出
力する構成とする。各々のプログラムカウンタＰＣ１〜
４が、カウンタ１７の出力と比較する条件を異なる値に
設定することで、各ＰＣがプログラムデータ２５を読み
出すタイミングの位相を図３（ｂ）のように任意にずら
すことが可能になる。
に同一のＰＣクロック１４が共通に入力される。クロッ
ク選択器１６で、各々のＤＳＰがＲＯＭ１３のプログラ
ムデータ２５を読み出すのに必要なクロックＰＣＣＬＫ
２８ａ，２８ｂ，２８ｃ，２８ｄを抽出して、それぞれ
のＤＳＰに出力する。クロック選択器１６は、０から３
までをカウントするカウンタ１７の出力とＰＣクロック
１４との論理条件をとり、条件が合ったときにのみＰＣ
ＣＬＫ２８ａ，２８ｂ，２８ｃ，２８ｄのいずれかを出
力する構成とする。各々のプログラムカウンタＰＣ１〜
４が、カウンタ１７の出力と比較する条件を異なる値に
設定することで、各ＰＣがプログラムデータ２５を読み
出すタイミングの位相を図３（ｂ）のように任意にずら
すことが可能になる。
【００２６】このため、ＤＳＰ５〜ＤＳＰ８の各々が相
互に競合することなく、ＲＯＭ１３のプログラム領域か
らプログラムデータ２５を読み出すことが可能になる。
互に競合することなく、ＲＯＭ１３のプログラム領域か
らプログラムデータ２５を読み出すことが可能になる。
【００２７】すなわち、１個のプログラム領域を複数の
ＤＳＰコアであるＤＳＰ５〜８が共有するので、プログ
ラムデータ２５を格納するメモリ領域を最小限に押さえ
ることができる。従って、複数のＤＳＰコアを実装し、
複数チャンネルのディジタル信号処理を実行させるサイ
ズの小さいＬＳＩを構成することが可能になる。
ＤＳＰコアであるＤＳＰ５〜８が共有するので、プログ
ラムデータ２５を格納するメモリ領域を最小限に押さえ
ることができる。従って、複数のＤＳＰコアを実装し、
複数チャンネルのディジタル信号処理を実行させるサイ
ズの小さいＬＳＩを構成することが可能になる。
【００２８】なお、１つのＬＳＩ４０のなかに４個のＤ
ＳＰ５〜８を実装した例を説明したが、４個に限定され
るものでなく、任意の数のＤＳＰコアの実装が可能であ
る。
ＳＰ５〜８を実装した例を説明したが、４個に限定され
るものでなく、任意の数のＤＳＰコアの実装が可能であ
る。
【００２９】上述の通り本マルチコアＤＳＰ回路は、Ｄ
ＳＰコアのプログラム読み出し用プログラムカウンタを
動作させるクロック周波数を、システムクロック周波数
に較べＤＳＰコアの数と同じ倍率で高速動作させるの
で、各ＤＳＰがそれぞれタイミングをずらしながらプロ
グラム領域にアクセスできるため、各ＤＳＰコアに対す
るプログラム領域を個別に用意する必要がなくなり、１
つのプログラム領域を複数のＤＳＰコアで共有すること
ができる。従って、１チップで複数チャネルのディジタ
ル信号処理を実行するために、複数のＤＳＰコアを１チ
ップ内に搭載し、その複数のＤＳＰコアが同じプログラ
ム領域を共有することで、チップに搭載するプログラム
メモリ量を削減している。
ＳＰコアのプログラム読み出し用プログラムカウンタを
動作させるクロック周波数を、システムクロック周波数
に較べＤＳＰコアの数と同じ倍率で高速動作させるの
で、各ＤＳＰがそれぞれタイミングをずらしながらプロ
グラム領域にアクセスできるため、各ＤＳＰコアに対す
るプログラム領域を個別に用意する必要がなくなり、１
つのプログラム領域を複数のＤＳＰコアで共有すること
ができる。従って、１チップで複数チャネルのディジタ
ル信号処理を実行するために、複数のＤＳＰコアを１チ
ップ内に搭載し、その複数のＤＳＰコアが同じプログラ
ム領域を共有することで、チップに搭載するプログラム
メモリ量を削減している。
【００３０】なお、プログラムを格納するＲＯＭ１３
を、より高速動作することが可能なＲＡＭにおきかえ、
プログラムを外部からダウンロードしてプログラム領域
として使うこともある。また、ＤＳＰの処理結果を保持
し、作業領域として使用しているＲＡＭ９〜１２をそれ
ぞれＤＳＰ５〜８に含ませた構成も可能である。
を、より高速動作することが可能なＲＡＭにおきかえ、
プログラムを外部からダウンロードしてプログラム領域
として使うこともある。また、ＤＳＰの処理結果を保持
し、作業領域として使用しているＲＡＭ９〜１２をそれ
ぞれＤＳＰ５〜８に含ませた構成も可能である。
【００３１】
【発明の効果】以上説明したように、本発明のマルチコ
アＤＳＰ回路はプログラム領域を各ＤＳＰコアに共有さ
せることでプログラム領域を最小限にすることができる
ので、プログラムメモリ容量の少ない複数のＤＳＰコア
を実装したＬＳＩが可能になるという効果を有してい
る。
アＤＳＰ回路はプログラム領域を各ＤＳＰコアに共有さ
せることでプログラム領域を最小限にすることができる
ので、プログラムメモリ容量の少ない複数のＤＳＰコア
を実装したＬＳＩが可能になるという効果を有してい
る。
【００３２】また、プログラムを読み出す速度を高速化
することで、実装可能なＤＳＰコアの個数を単純に増や
すことができるという効果を有している。
することで、実装可能なＤＳＰコアの個数を単純に増や
すことができるという効果を有している。
【図１】本発明のマルチコアＤＳＰ回路の一つの実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】図１のプログラムメモリアクセスを示すタイム
チャートである。
チャートである。
【図３】図１のプログラム読み出しを示すタイムチャー
トである。
トである。
１〜４ ＰＣ ５〜８ ＤＳＰ ９〜１２ ＲＡＭ １３ ＲＯＭ １４ ＰＣクロック １５ システムクロック １６ クロック選択器 １７ カウンタ ２０ クロック生成器 ２１ ＰＣクロック生成器 ２２ データバス ２３ アドレスバス ２４ アドレスデータ ２５ プログラムデータ ２８ａ，２８ｂ，２８ｃ，２８ｄ ＰＣＣＬＫ ４０ ＬＳＩ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/06 ５２２ Ｇ０６Ｆ 12/06 ５２２Ｂ ５Ｄ３７８ 15/177 ６７０ 15/177 ６７０Ｂ 15/78 ５１０ 15/78 ５１０Ｇ Ｇ１０Ｈ 7/02 Ｇ１０Ｈ 7/00 ５２１Ｚ Ｆターム(参考） 5B013 DD01 DD05 5B033 AA06 BC00 DB12 5B045 AA05 BB28 BB47 GG12 HH02 5B060 AB10 AC01 CA08 CC03 KA02 KA04 MM02 MM03 5B062 AA03 CC04 CC06 EE09 5D378 BB06 BB08 BB11 ZZ03
Claims (6)
- 【請求項１】 ディジタル信号処理を行う複数のディジ
タル・シグナル・プロセッサコア（ＤＳＰコア）と；こ
のＤＳＰコアを動作させるプログラムを格納する１つの
リード・オンリー・メモリ（ＲＯＭ）と；前記複数のＤ
ＳＰコアを動作させるシステムクロックと；このシステ
ムクロックの動作周波数に前記ＤＳＰコアの数をかけた
周波数のプログラムカウンタ・クロックで動作させ、前
記ＲＯＭからプログラムデータを読み出すプログラムカ
ウンタと；を有し、 複数チャネルのディジタル信号処理を実行することを特
徴とするマルチコアＤＳＰ回路。 - 【請求項２】 前記プログラムを格納するＲＯＭを、よ
り高速動作することが可能なランダム・アクセス・メモ
リ（ＲＡＭ）におきかえ、前記プログラムを外部からダ
ウンロードしてプログラム領域として使うことを特徴と
する請求項１記載のマルチコアＤＳＰ回路。 - 【請求項３】 請求項１又は請求項２記載のマルチコア
ＤＳＰ回路を内蔵したことを特徴とする集積回路。 - 【請求項４】 ディジタル信号処理を実行するｎ（ｎは
１以上の整数）個のＤＳＰコアと；前記ｎ個のＤＳＰコ
アを動作させるシステムクロックを発生する第１のクロ
ック生成器と；前記ｎ個のＤＳＰコアの各々がディジタ
ル信号処理した結果を保持し、かつ作業領域として使用
する前記ｎ個のＤＳＰに対応したｎ個のＲＡＭと；前記
ｎ個のＤＳＰコアを動作させるためのプログラムを格納
したＲＯＭと；このＲＯＭから前記プログラムを読み出
し、前記ｎ個のＤＳＰの各々に転送するｎ個のプログラ
ムカウンタと；これらプログラムカウンタにプログラム
カウンタ・クロックを出力する第２のクロック生成器
と；を備えたことを特徴とするマルチコアＤＳＰ回路。 - 【請求項５】 前記プログラムを格納するＲＯＭを、よ
り高速動作することが可能なランダム・アクセス・メモ
リ（ＲＡＭ）におきかえ、前記プログラムを外部からダ
ウンロードしてプログラム領域として使うことを特徴と
する請求項４記載のマルチコアＤＳＰ回路。 - 【請求項６】 請求項４又は請求項５記載のマルチコア
ＤＳＰ回路を内蔵したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173047A JP2001005789A (ja) | 1999-06-18 | 1999-06-18 | マルチコアｄｓｐ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173047A JP2001005789A (ja) | 1999-06-18 | 1999-06-18 | マルチコアｄｓｐ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001005789A true JP2001005789A (ja) | 2001-01-12 |
Family
ID=15953237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173047A Pending JP2001005789A (ja) | 1999-06-18 | 1999-06-18 | マルチコアｄｓｐ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001005789A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062183A1 (ja) * | 2003-12-22 | 2005-07-07 | Kabushiki Kaisha Kawai Gakki Seisakusho | 共有メモリに対するアクセス競合処理装置 |
| JP2005181775A (ja) * | 2003-12-22 | 2005-07-07 | Kawai Musical Instr Mfg Co Ltd | データ処理用ｌｓｉ |
| US7650468B2 (en) | 2003-12-22 | 2010-01-19 | Kabushiki Kaisha Kawai Gakki Seisakusho | Device for processing access concurrence to shared memory |
| CN105183698A (zh) * | 2015-09-23 | 2015-12-23 | 上海无线电设备研究所 | 一种基于多核dsp的控制处理系统和方法 |
-
1999
- 1999-06-18 JP JP11173047A patent/JP2001005789A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062183A1 (ja) * | 2003-12-22 | 2005-07-07 | Kabushiki Kaisha Kawai Gakki Seisakusho | 共有メモリに対するアクセス競合処理装置 |
| JP2005181775A (ja) * | 2003-12-22 | 2005-07-07 | Kawai Musical Instr Mfg Co Ltd | データ処理用ｌｓｉ |
| US7650468B2 (en) | 2003-12-22 | 2010-01-19 | Kabushiki Kaisha Kawai Gakki Seisakusho | Device for processing access concurrence to shared memory |
| JP4642348B2 (ja) * | 2003-12-22 | 2011-03-02 | 株式会社河合楽器製作所 | データ処理用ｌｓｉ |
| CN105183698A (zh) * | 2015-09-23 | 2015-12-23 | 上海无线电设备研究所 | 一种基于多核dsp的控制处理系统和方法 |
| CN105183698B (zh) * | 2015-09-23 | 2019-03-08 | 上海无线电设备研究所 | 一种基于多核dsp的控制处理系统和方法 |
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|---|---|---|---|
| A02 | Decision of refusal |
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