JP2009003765A - データ処理装置およびその制御方法 - Google Patents
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Abstract
【解決手段】回路を再構成可能なPEマトリクス10と、PEの接続情報を含むコンフィグレーションデータ18を出力する制御ユニット2aとを有するデータ処理装置50を提供する。この装置50の接続情報ライブラリ55には、データの入出力を伴う複数の処理のそれぞれについて、第1のRAMエレメントを入力対象とし、第2のRAMエレメントを出力対象とする第1の処理回路を構成するための第1の接続情報と、第2のRAMエレメントを入力対象とし、第1のRAMエレメントを出力対象とする第2の処理回路を構成するための第2の接続情報とが格納され、制御ユニット2aは、複数の処理を順番に実行するために、先の処理において出力対象となったRAMエレメントを入力対象とする接続情報を選択しコンフィグレーションデータ18を出力する。
【選択図】図11
Description
・上述した第1の接続情報と、第2の接続情報とが格納された接続情報ライブラリから、複数の処理を順番に実行するために、先の処理において出力対象となったメモリエレメントを入力対象とする接続情報を選択すること。
・選択された接続情報を含む再構成情報を出力すること。
・処理対象のアプリケーションのツリー構造にしたがって複数の処理の中から実行する処理およびそれらの順番を決めること。
2a 再構成制御ユニット
10 PEマトリクス(再構成ユニット)
50、51 データ処理装置
55 接続情報ライブラリ、 56 接続情報
Claims (9)
- 回路を構成するための複数のエレメントと、前記複数のエレメントを接続するための内部配線とを含む再構成ユニットであって、前記内部配線による前記複数のエレメントの接続を変更することにより、回路を再構成可能な再構成ユニットと、
前記再構成ユニットの回路を再構成するために、前記複数のエレメントの接続情報を含む再構成情報を出力する制御ユニットとを有するデータ処理装置であって、
前記複数のエレメントは、少なくとも1種類の演算を実行するための複数の演算エレメントと、複数のメモリエレメントとを含み、前記内部配線の接続を変更することにより、前記複数のメモリエレメントの少なくともいずれかを、前記複数の演算エレメントの少なくともいずれかを含む処理回路の入力対象または出力対象とすることが可能であり、
当該データ処理装置は、さらに、データの入出力を伴う複数の処理のそれぞれについて、第1のメモリエレメントを入力対象とし、第2のメモリエレメントを出力対象とする第1の処理回路を構成するための第1の接続情報と、前記第2のメモリエレメントを入力対象とし、前記第1のメモリエレメントを出力対象とする第2の処理回路を構成するための第2の接続情報とが格納された接続情報ライブラリを有し、
前記制御ユニットは、前記複数の処理を順番に実行するために、先の処理において出力対象となったメモリエレメントを入力対象とする接続情報を前記接続情報ライブラリから選択し、その選択された接続情報を含む再構成情報を出力する、データ処理装置。 - 請求項1において、前記再構成ユニットは、入力インターフェイスと、出力インターフェイスとを含み、前記内部配線の接続を変更することにより、前記入力インターフェイスを処理回路の入力対象とし、前記出力インターフェイスを処理回路の出力対象とすることが可能であり、
前記接続情報ライブラリには、さらに、前記複数の処理のそれぞれについて、前記入力インターフェイスを入力対象とし、前記第1のメモリエレメントまたは前記第2のメモリエレメントを出力対象とする第3の処理回路を構成するための第3の接続情報と、前記第1のメモリエレメントまたは前記第2のメモリエレメントを入力対象とし、前記出力インターフェイスを出力対象とする第4の処理回路を構成するための第4の接続情報とが格納されている、データ処理装置。 - 請求項2において、前記第1の接続情報は、前記第2のメモリエレメントに加え前記出力インターフェイスを出力対象とし、前記第2の接続情報は、前記第1のメモリエレメントに加え前記出力インターフェイスを出力対象とし、前記第3の接続情報は、前記第1のメモリエレメントまたは第2のメモリエレメントに加え前記出力インターフェイスを出力対象とする、データ処理装置。
- 請求項1ないし3のいずれかにおいて、前記複数の処理は、複数のノードが連なったツリー構造で機能が示されるアプリケーションに含まれる複数のノードの処理であり、前記制御ユニットは、処理対象のアプリケーションのツリー構造にしたがって前記複数の処理の中から実行する処理およびそれらの順番を決める、データ処理装置。
- 回路を構成するための複数のエレメントと、前記複数のエレメントを接続するための内部配線とを含む再構成ユニットであって、前記内部配線による前記複数のエレメントの接続を変更することにより、回路を再構成可能な再構成ユニットを有するデータ処理装置を、前記再構成ユニットの回路を再構成するために、前記複数のエレメントの接続情報を含む再構成情報を出力する制御ユニットにより制御する方法であって、
前記複数のエレメントは、少なくとも1種類の演算を実行するための複数の演算エレメントと、複数のメモリエレメントとを含み、前記内部配線の接続を変更することにより、前記複数のメモリエレメントの少なくともいずれかを、前記複数の演算エレメントの少なくともいずれかを含む処理回路の入力対象または出力対象とすることが可能であり、
当該方法は、
データの入出力を伴う複数の処理のそれぞれについて、第1のメモリエレメントを入力対象とし、第2のメモリエレメントを出力対象とする第1の処理回路を構成するための第1の接続情報と、前記第2のメモリエレメントを入力対象とし、前記第1のメモリエレメントを出力対象とする第2の処理回路を構成するための第2の接続情報とが格納された接続情報ライブラリから、前記複数の処理を順番に実行するために、先の処理において出力対象となったメモリエレメントを入力対象とする接続情報を選択することと、
選択された接続情報を含む再構成情報を出力することとを含む、方法。 - 請求項5において、前記再構成ユニットは、入力インターフェイスと、出力インターフェイスとを含み、前記内部配線の接続を変更することにより、前記入力インターフェイスを処理回路の入力対象とし、前記出力インターフェイスを処理回路の出力対象とすることが可能であり、
前記接続情報ライブラリは、前記複数の処理のそれぞれについて、前記入力インターフェイスを入力対象とし、前記第1のメモリエレメントまたは前記第2のメモリエレメントを出力対象とする第3の処理回路を構成するための第3の接続情報と、前記第1のメモリエレメントまたは前記第2のメモリエレメントを入力対象とし、前記出力インターフェイスを出力対象とする第4の処理回路を構成するための第4の接続情報とが格納されている、方法。 - 請求項6において、前記第1の接続情報は、前記第2のメモリエレメントに加え前記出力インターフェイスを出力対象とし、前記第2の接続情報は、前記第1のメモリエレメントに加え前記出力インターフェイスを出力対象とし、前記第3の接続情報は、前記第1のメモリエレメントまたは第2のメモリエレメントに加え前記出力インターフェイスを出力対象とする、方法。
- 請求項5ないし7のいずれかにおいて、前記複数の処理は、複数のノードが連なったツリー構造で機能が示されるアプリケーションに含まれる複数のノードの処理であり、
当該方法は、
処理対象のアプリケーションのツリー構造にしたがって前記複数の処理の中から実行する処理およびそれらの順番を決めることを、さらに含む、方法。 - 回路を構成するための複数のエレメントと、前記複数のエレメントを接続するための内部配線とを含む再構成ユニットであって、前記内部配線による前記複数のエレメントの接続を変更することにより、回路を再構成可能な再構成ユニットを有するデータ処理装置を制御ユニットにより制御するためのプログラムであって、
前記制御ユニットは、前記再構成ユニットの回路を再構成するために、前記複数のエレメントの接続情報を含む再構成情報を出力し、
前記複数のエレメントは、少なくとも1種類の演算を実行するための複数の演算エレメントと、複数のメモリエレメントとを含み、前記内部配線の接続を変更することにより、前記複数のメモリエレメントの少なくともいずれかを、前記複数の演算エレメントの少なくともいずれかを含む処理回路の入力対象または出力対象とすることが可能であり、
当該プログラムは、
データの入出力を伴う複数の処理のそれぞれについて、第1のメモリエレメントを入力対象とし、第2のメモリエレメントを出力対象とする第1の処理回路を構成するための第1の接続情報と、前記第2のメモリエレメントを入力対象とし、前記第1のメモリエレメントを出力対象とする第2の処理回路を構成するための第2の接続情報とが格納された接続情報ライブラリから、前記複数の処理を順番に実行するために、先の処理において出力対象となったメモリエレメントを入力対象とする接続情報を選択することと、
選択された接続情報を含む再構成情報を出力することとを含む、プログラム。
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