KR100578010B1 - 정보처리회로,마이크로컴퓨터및전자기기 - Google Patents

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Abstract

곱합 연산 명령의 메모리 사용 효율, 실행 속도를 개선하여, 곱합 연산에 있어서의 임계 경로의 개선 및 오버플로를 방지하는 것이 목적이다. 곱합 연산 회로는 제어 회로의 제어 하에서, 곱합 연산 명령에 포함되는 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산을 실행한다. 곱합 연산의 실행 회수를 레지스터에 설정하고, 곱합 연산이 1사이클 종료할 때마다 감소하여, 레지스터의 값이 0이 된 시점에서 곱합 연산 명령을 종료한다. 복수회의 곱합 연산의 실행 중에 인터럽트를 받아들이고, 인터럽트 처리 후에 곱합 연산을 계속 실행한다. 1회의 메모리 액세스로 제 1, 제 2 곱합 입력 데이터를 한번에 판독한다. 16비트×16비트의 승산 결과를 32비트의 가산기로 가산하고, 하위 32비트의 가산으로 캐리, 바로우가 생긴 경우에는, 다음 파이프라인 스테이지에서 상위 32비트의 데이터를 증가 또는 감소한다.

Description

정보 처리 회로, 마이크로 컴퓨터 및 전자기기
본 발명은 정보 처리 회로, 마이크로 컴퓨터 및 전자기기에 관한 것이다.
최근, 곱합 연산 명령(product-sum calculation instruction)을 고속으로 실행할 수 있는 마이크로 컴퓨터에 대한 수요가 높아지고 있다. 고속의 곱합 연산이 가능하게 되면, 지금까지 DSP(Digital Signal Processor), 화상 처리 전용 IC, 소리 처리 전용 IC가 수행하는 처리를 마이크로 컴퓨터에 대행시키는 것이 가능하게 되어, 제품의 비용 절감화, 시스템의 간소화를 꾀할 수 있기 때문이다.
마이크로 컴퓨터에 있어서, 곱합 연산 명령은 예를 들면 다음과 같이 실행된다. 우선 메모리 상의 제 1 영역에 제 1 곱합 입력 데이터를 격납해 두는 동시에 제 2 영역에 제 2 곱합 입력 데이터를 격납해 둔다. 다음에 마이크로 컴퓨터가 내장하는 범용 레지스터의 내용에서 지정되는 2개의 어드레스를 이용하여, 상기 제 1, 제 2 영역에 격납된 제 1, 제 2 곱합 입력 데이터를 메모리로부터 판독한다. 그리고 이들 제 1, 제 2 곱합 입력 데이터를 승산하여, 그 결과를 곱합 연산 회로가 내장하는 곱합 결과용의 레지스터(MAC 레지스터)에 가산하는 동작을 행한다.
그러나, 곱합 연산 명령의 실행이 가능한 상기 마이크로 컴퓨터에는 다음과 같은 과제가 있다.
(1) 곱합 연산을 복수회 실행하고자 하는 경우, 곱합 연산 명령을 반복하는 회수분만큼, 곱합 연산의 명령을 열거한 프로그램을 작성할 필요가 있다. 그 때문에, 곱합 연산의 실행 회수가 증대하면, 그에 따라 곱합 연산 명령를 격납하는 데 필요한 메모리 용량이 증가하게 된다. 이것을 해결하는 1개의 수법으로서, 곱합 연산의 실행 회수를 감소하면서 곱합 연산을 실행하여, 실행 회수가 0이 되었을 때에 루프를 빠뜨리는 프로그램을 작성하는 수법도 생각된다. 그러나, 이 수법에 의하면, 곱합 연산의 1회당 실행에 요하는 시간이 길어진다.
(2) 곱합 연산을 연속하여 실행한 경우, 1회당 실행 시간이, 제 1, 제 2 곱합 입력 데이터를 메모리로부터 판독하는 시간에 의해서 제한된다.
(3) 지금까지는 예를 들면 각각이 16비트인 제 1, 제 2 곱합 입력 데이터를 승산하여, 승산 결과를 48비트의 MAC 레지스터(곱합 결과용 레지스터)에 가산하고 있었다. 이 경우, 48비트의 가산을 1클럭내에서 완료할 필요가 있으며, 이 가산 처리가 임계 경로(critical path)가 된다. 또한, MAC 레지스터가 48비트의 비트 길이밖에 가지지 않기 때문에, 곱합 연산의 실행 회수가 많아지면, 곧 오버플로된다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은, 곱합 연산 명령을 사용하는 프로그램의 메모리 사용 효율의 향상을 꾀할 수 있는 정보 처리 회로, 마이크로 컴퓨터 및 전자기기를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 곱합 연산 명령의 실행 속도를 개선할 수 있는 정보 처리 회로, 마이크로 컴퓨터 및 전자기기를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 곱합 연산에 있어서의 임계 경로의 해소, 곱합 연산에 있어서의 오버플로의 방지를 꾀할 수 있는 정보 처리 회로, 마이크로 컴퓨터 및 전자기기를 제공하는 것에 있다.
도 1은 마이크로 컴퓨터의 구성예를 나타내는 블록도이다.
도 2는 실시예 1의 동작을 설명하기 위한 흐름도이다.
도 3a, 도 3b, 도 3c는 레지스터와 메모리에 격납되는 데이터의 관계에 대하여 설명하기 위한 도면이다.
도 4는 비교예의 동작을 설명하기 위한 흐름도이다.
도 5a, 도 5b는 비교예의 문제점에 대하여 설명하기 위한 도면이다.
도 6a, 도 6b, 도 6c는 곱합 연산 명령의 여러 실시형태에 대하여 설명하기 위한 도면이다.
도 7은 실시예 2의 동작을 설명하기 위한 흐름도이다.
도 8a, 도 8b는 레지스터와 메모리에 격납되는 데이터의 관계에 대하여 설명하기 위한 도면이다.
도 9는 실시예 3의 동작을 설명하기 위한 흐름도이다.
도 10a는 실시예 3의 메모리로의 데이터 격납 수법에 대하여 설명하기 위한 도면이고, 도 10b는 비교예의 타이밍 챠트의 예이고, 도 10c는 실시예 3의 타임 챠트의 예이다.
도 11a는 실시예 4의 구성예를 나타내는 블록도이고, 도 11b는 그 타이밍 챠트의 예이다.
도 12는 실시예 5의 구성예를 나타내는 블록도이다.
도 13은 실시예 5의 타이밍 챠트의 예이다.
도 14a, 도 14b는 스테이트 머신에 대하여 설명하기 위한 도면이다.
도 15는 인터럽트 발생시의 타이밍 챠트의 예이다.
도 16은 실시예 6의 마이크로 컴퓨터의 구성예이다.
도 17a, 도 17b, 도 17c는 여러 전자기기의 내부 블록도의 예이다.
도 18a, 도 18b, 도 18c는 여러 전자기기의 외관도의 예이다.
상기 과제를 해결하기 위해서 본 발명에 관계되는 정보 처리 회로는, 곱합 연산 명령을 포함하는 명령을 받아, 해당 명령을 해석하고, 해당 명령을 실행하기 위한 제어를 행하는 제어 회로와, 상기 곱합 연산 명령에 근거하여 상기 제어 회로의 제어하에서 곱합 연산을 실행하는 곱합 연산 회로를 포함하며, 상기 곱합 연산 회로가, 상기 곱합 연산 명령에 포함되는 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산을 실행하는 것을 특징으로 한다.
본 발명에 의하면, 곱합 연산 명령에, 곱합 연산의 실행 회수를 특정하기 위한 실행 회수 정보가 포함된다. 그리고 곱합 연산 회로는, 제어 회로의 제어 하에서, 곱합 연산 명령에 의해 특정된 회수의 곱합 연산을 행한다. 이로써, 1회의 명령으로 소망 회수의 곱합 연산을 실행하는 것이 가능하다. 따라서, 곱합 연산의 회수만큼 곱합 연산 명령을 열거하는 수법과 비교하여, 곱합 연산에 필요한 메모리 용량을 대폭 삭감할 수 있고, 메모리의 사용 효율을 향상시킬 수 있다. 또한, 곱합 연산을 실행중에 곱합 연산 명령을 매회 인출할 필요가 없게 되고, 곱합 연산 명령 실행의 지연을 피할 수 있다.
또한, 본 발명은 상기 제어 회로가 포함하는 레지스터에 격납되는 곱합 연산의 실행 회수를, 곱합 연산의 실행에 동기시켜서 감소하는 회로를 포함하며, 상기 곱합 연산 회로가, 상기 실행 회수가 주어진 값이 될 때까지 곱합 연산을 실행하는 것을 특징으로 한다. 이렇게 하면, 곱합 연산의 실행마다 실행 회수를 메모리로부터 판독할 필요가 없어지고, 처리 속도를 향상시킬 수 있다. 또한, 이렇게 함으로써, 복수회의 곱합 연산의 실행중에 인터럽트가 발생한 경우에, 인터럽트 처리 후에, 레지스터에 격납되어 있는 실행 회수에 근거하여 곱합 연산을 계속 실행하는 것이 가능하게 된다.
또, 본 발명에서는 상기 곱합 연산 명령이, 곱합 연산의 실행 회수용 레지스터, 제 1 곱합 입력 데이터용 레지스터 및 제 2 곱합 입력 데이터용 레지스터중의 어느 1개의 레지스터를 지정하는 오퍼랜드를 포함하여, 상기 제어 회로가, 상기 1개의 레지스터 이외의 다른 레지스터를, 상기 1개의 레지스터를 지정하는 상기 오퍼랜드로부터 주어진 룰에 따라서 특정하는 것이 바람직하다. 이렇게 하면, 명령의 비트 길이를 작게 할 수 있으며, 프로그램의 코드 사이즈를 축소화를 꾀할 수 있다.
또, 상기 곱합 연산 명령이 곱합 연산의 실행 회수용 레지스터를 지정하는 오퍼랜드와, 제 1 곱합 입력 데이터용 레지스터를 지정하는 오퍼랜드와, 제 2 곱합 입력 데이터용 레지스터를 지정하는 오퍼랜드를 포함하도록 해도 된다. 또한, 상기 제어 회로가 곱합 연산의 실행 회수에 전용 레지스터, 제 1 곱합 입력 데이터에 전용 레지스터 및 제 2 곱합 입력 데이터에 전용 레지스터중 적어도 1개를 포함하며, 상기 곱합 연산 명령이, 상기 적어도 1개의 전용 레지스터를 암묵의 오퍼랜드로 하는 오퍼레이션 코드를 포함하도록 해도 된다.
또한, 본 발명은 상기 제어 회로가 상기 실행 회수 정보에 근거하여 특정되는 회수의 곱합 연산의 실행 중에 인터럽트 요구가 이루어진 경우에 해당 인터럽트 요구를 받아들이고, 인터럽트 처리의 종료 후에, 중단된 곱합 연산을 계속 실행하는 제어를 행하는 것을 특징으로 한다. 이렇게 하면, 복수회의 곱합 연산의 실행시에, 인터럽트가 장시간 기다리게 되는 문제를 해소할 수 있다.
또한, 본 발명은 상기 제어 회로가 인터럽트 요구가 이루어진 경우에, 해당 제어 회로가 포함하는 프로그램 카운터를 증가하지 않고 곱합 연산을 일단 종료하는 제어를 행하며, 인터럽트 처리의 종료 후에, 곱합 연산의 실행 회수용, 제 1 곱합 입력 데이터용 및 제 2 곱합 입력 데이터용 레지스터의 인터럽트 처리 분기 시점에서의 내용에 근거하여, 곱합 연산을 계속 실행하는 제어를 행하는 것을 특징으로 한다. 이렇게 하면, 인터럽트 처리 종료 후에, 적정한 제 1, 제 2 곱합 입력 데이터를 이용하여, 적정한 실행 회수만큼 곱합 연산을 계속 실행하는 것이 가능하게 된다.
또한, 본 발명은 상기 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산을 실행한 경우 및 상기 인터럽트 요구가 이루어진 경우 중 어느 경우에 액티브로 되는 신호에 근거하여, 곱합 연산 회로의 스테이트를 초기 스테이트로 되돌리는 스테이트 머신을 포함하는 것을 특징으로 한다. 이렇게 하면, 스테이트 머신의 구성의 간소화를 꾀할 수 있다.
또한, 본 발명은 제 1 곱합 입력 데이터용 레지스터의 내용 및 제 2 곱합 입력 데이터용 레지스터의 내용이, 곱합 연산의 계속 실행시에 사용되는 내용으로 변화한 후에, 곱합 연산 회로의 스테이트를 초기 스테이트로 되돌리는 스테이트 머신을 포함하는 것을 특징으로 한다. 이렇게 하면, 인터럽트 처리의 종료후에, 적정한 제 1, 제 2 곱합 입력 데이터를 사용하여 곱합 연산을 계속 실행하는 것이 가능하게 된다.
또한, 본 발명은 상기 제어 회로가 제 1, 제 2 곱합 입력 데이터가 이웃하여 격납되는 메모리 상의 영역에서, 해당 제 1,제 2 곱합 입력 데이터를 1회의 메모리 어드레스로 판독하는 제어를 행하는 것을 특징으로 한다. 지금까지는, 곱합 연산 1회당 실행 시간은, 2회의 메모리 어드레스에 요하는 시간으로 제한되어 있지만, 본 발명에 의하면, 상기 실행 시간을, 1회의 메모리 액세스에 요하는 시간에까지 단축할 수 있다.
또, 본 발명은 상기 제어 회로와 상기 메모리의 사이에서의 데이터 전송이 2n 비트의 버스로 행해지는 경우에, 전송되는 데이터의 상위 2n-1 비트를 상기 제 1 곱합 입력 데이터로 하며, 하위 2n-1 비트를 상기 제 2 곱합 입력 데이터로 하는 것을 특징으로 한다. 이와 같이 함으로써, 제 1, 제 2 곱합 입력 데이터를 2n 비트의 버스를 사용하여 1회의 메모리 액세스로 판독하는 것이 가능하게 된다.
또한, 본 발명은 상기 곱합 연산 회로가, 파이프라인 처리의 제 1 스테이지에서, 제 1, 제 2 곱합 입력 데이터를 승산하여, 파이프라인 처리의 제 2 스테이지에서, 주어진 제 1 곱합 결과용 레지스터에 격납되는 데이터에 상기 제 1 스테이지의 승산 결과를 가산하며, 파이프라인 처리의 제 3 스테이지에서, 상기 제 2 스테이지의 가산으로 캐리(carry) 및 바로우(borrow) 중 어느 것이 생긴 경우에, 주어진 제 2 곱합 결과용 레지스터에 격납되는 데이터의 증가 및 감소 중 어느 것을 행하는 것을 특징으로 한다. 이렇게 하면, 승산 결과를 가산할 때 발생하는 임계 경로의 문제, 오버플로의 문제를 해소할 수 있다.
또, 본 발명은 상기 곱합 연산 회로가, 상기 제 1, 제 2 곱합 결과용 레지스터와, 상기 제 1, 제 2 곱합 입력 데이터를 승산하는 승산기와, 상기 제 1 곱합 결과용 레지스터에 격납되는 데이터에 상기 승산기로부터의 승산 결과를 가산하는 가산기와, 상기 가산기로부터의 캐리 신호, 바로우 신호에 근거하여, 상기 제 2 곱합 결과용 레지스터에 격납되는 데이터의 증가 및 감소 중 어느 것을 행하는 회로를 포함하는 것이 바람직하다.
또한, 본 발명은 상기 제 1, 제 2 곱합 입력 데이터 각각이 2n-1 비트의 데이터이고, 상기 제 1, 제 2 곱합 결과용 레지스터 각각이 2n 비트의 레지스터인 것을 특징으로 한다. 이렇게 하면, 2n 비트의 제 1 곱합 결과용 레지스터와 2n 비트의 제 2 곱합 결과용 레지스터를 합쳐서 2n+1 비트의 레지스터에 대하여 곱합 연산 결과를 가산할 수 있기 때문에, 곱합 연산의 실행 가능 회수를, 사실상, 무한대로 하는 것이 가느하게 된다.
또한, 본 발명은 반도체 기판 상에 집적된 마이크로 컴퓨터로서, 상기의 어느 정보 처리 회로와, 버스 컨트롤 회로, 메모리, 인터럽트 컨트롤러, 타이머 회로, 아날로그 인터페이스 회로, 데이터 전송 제어 회로 및 I/O 회로 중 적어도 1개를 포함하는 것을 특징으로 한다. 이러한 마이크로 컴퓨터를 사용함으로써, 지금까지 DSP, 화상 처리 전용 IC 또는 소리 처리 전용 IC가 행하는 처리를 대행하는 것이 가능할 수 있다.
또한, 본 발명에 관계되는 전자기기는, 상기 마이크로 컴퓨터와, 상기 마이크로 컴퓨터의 처리 대상이 되는 데이터의 입력원과, 상기 마이크로 컴퓨터에 의해 처리된 데이터를 출력하기 위한 출력 장치를 포함하는 것을 특징으로 한다. 이렇게 하면, 지금까지 DSP 등이 행하던 화상처리, 소리 처리를 마이크로 컴퓨터가 대행하는 것이 가능하게 되어, 전자기기의 비용 절감화, 소형화, 저소비 전력화를 꾀하는 것이 가능할 수 있다.
이하, 본 발명의 적합한 실시형태에 대해서 도면을 참조하여 상세히 설명한다. 또, 이하에서는 본 발명의 정보 처리 회로를 마이크로 컴퓨터에 적용한 경우를 주로 예로 들어 설명한다.
(실시예 1)
실시예 1은 곱합 연산 명령에 포함되는 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산 회로에 곱합 연산을 실행시키는 실시예이다.
도 1에, 곱합 연산 회로(104)를 내장하는 마이크로 컴퓨터(101)의 블록도를 나타낸다. 이 기능 블록도는, 실시예 1 및 후술하는 실시예 2, 3, 4에 공통인 블록도이다. 도 1에서는, 마이크로 컴퓨터(101)는 32비트의 데이터를 처리한다. 또한, 곱합 연산 회로(104)는 각각이 16비트의 제 1, 제 2 곱합 입력 데이터(MDA, MDB)를 승산하여, 그 승산 결과인 32비트의 데이터를 64비트의 MAC 레지스터(107)에 가산한다. 단, 본 발명의 적용 범위는 마이크로 컴퓨터 및 곱합 연산 회로가 처리하는 데이터의 비트 길이, 또는 마이크로 컴퓨터가 내장하는 범용 레지스터의 수 등에 의해 한정되는 것은 아니다.
도 1의 마이크로 컴퓨터(101)는 32비트의 데이터를 처리하는 제어 회로(102)와, 마이크로 컴퓨터(101)와 메모리(110)를 접속하는 버스를 제어하는 버스 컨트롤 유닛 BCU(108)과, 곱합 연산을 실행하는 곱합 연산 회로(104)와, 마이크로 컴퓨터의 내부나 외부로부터의 여러 인터럽트를 받아들여 제어 회로(102)에 인터럽트 요구를 내는 인터럽트 컨트롤러(130)와, 데이터의 가감 연산과 같은 산술 연산 및 논리합, 논리곱, 논리 시프트 등의 논리 연산을 행하는 ALU(산술 논리 연산 유닛, 132)을 포함한다.
여기서, 제어 회로(102)는 곱합 연산 명령을 포함하는 명령을 받아, 받아 들인 명령을 해석하고, 해석한 명령을 실행하기 위한 제어를 행하는 것으로, 16비트 길이의 명령을 사용하고 있다. 또한, 제어 회로(102)는 R0으로부터 R15까지의 16개의 32비트의 레지스터로 이루어지는 범용 레지스터(103)와, PC(프로그램 카운터, 120)를 포함한다. 이 제어 회로(102)의 제어하에서, 곱합 연산 회로(104)는 곱합 연산을 실행하고, ALU(132)는 산술 연산, 논리 연산을 실행한다. 그리고 이들 제어 회로(102), 곱합 연산 회로(104) 및 ALU(132)가, 마이크로 컴퓨터(101)의 중앙 처리 유닛(CPU)으로서 기능한다.
제어 회로(102), BCU(108) 및 곱합 연산 회로(104)는 내부 데이터 버스(109)를 통하여 데이터를 전송한다. BCU(108)는 외부 어드레스 버스(111)와 외부 데이터 버스(112)를 이용하여, 메모리(110)로부터 제 1, 제 2 곱합 입력 데이터(MDA, MDB)를 판독한다. 단 본 발명의 적용 범위는, 메모리(110)가 마이크로 컴퓨터(101)에 내장되는지, 마이크로 컴퓨터(101)의 외부에 설치되는지에 의해서 한정되지 않는다.
곱합 연산 회로(104)는 제 1, 제 2 곱합 입력 데이터(MDA, MDB)를 일시적으로 보유하는 TEMPm 레지스터(122) 및 TEMPn 레지스터(124)와, 일시적으로 보유된 MDA, MDB를 승산하는 승산기(105)와, 이 승산 결과를 이용하여 가산 처리하는 가산기(106)와, 가산 결과를 보유하는 64비트의 MAC 레지스터(곱합 결과용 레지스터, 107)를 포함한다. 곱합 연산 회로(104)는 16비트의 MDA, MDB를 입력하여, 그 승산 결과와 MAC 레지스터(107)의 내용을 가산하여, 그 가산 결과를 MAC 레지스터(107)에 격납하는 동작을 행한다.
다음에 도 2의 흐름도 및 도 3a, 도 3b, 도 3c를 참조하여 본 실시예의 동작에 대해서 설명한다.
우선, 곱합 연산 명령 실행 전에, 도 3a에 도시하는 바와 같이, 메모리 상의 제 1 영역(10)에 제 1 곱합 입력 데이터(MDA0 내지 MDAL)를 격납하며, 제 2 영역(12)에 제 2 곱합 입력 데이터(MDB0 내지 MDBL)를 격납해 둔다. 또한, 범용 레지스터(103)가 포함하는 레지스터(Rm, Rn)에 제 1, 제 2 영역(10,12)의 선두 어드레스를 로드해 두고, 제 1, 제 2 곱합 입력 데이터의 선두 데이터(MDA0, MDB0)를 Rm, Rn이 가리키도록 해둔다. 또한, 범용 레지스터(103)가 포함하는 레지스터(Rc)에, 곱합 연산의 실행 회수를 로드해 두는 동시에, MAC 레지스터(107)를 초기화해 둔다.
이 상태에서 제어 회로(102)가 곱합 연산 명령을 받아들이면(즉 도 3a에 도시하는 바와 같이 PC(120)가 가리키는 명령이 곱합 연산 명령이라고), 이 곱합 연산 명령을 해석하는 제어 회로(102)의 제어 하에서, 곱합 연산 명령 실행을 위한 여러가지 처리가 행해진다.
즉, 우선, 레지스터(Rm)에 격납되는 어드레스에 의해 지정되는 제 1 곱합 입력 데이터(MDA0)를, BCU(108)을 통하여 메모리(110)로부터 판독하고, TEMPm 레지스터(122)에 격납한다(도 2의 스텝 S1). 마찬가지로 Rn이 가리키는 MDB0을, BCU(108)을 통하여 메모리(110)로부터 판독하며, TEMPn 레지스터(124)에 격납한다(스텝 S2). 또, 스텝 S1, S2의 (Rm),(Rn)는, 각각, Rm, Rn에 격납되는 어드레스에 의해 지정되는 메모리 상의 데이터(제 1, 제 2 곱합 입력 데이터)를 의미한다.
다음에, Rm, Rn에 격납되는 어드레스를 +2(번지)한다(스텝 S3, S4). 본 실시예에서는, 메모리 공간은 8비트의 1바이트를 최소 단위로하여 어드레싱되어 있고, 제 1, 제 2 곱합 입력 데이터는 16비트의 데이터이다. 따라서 Rm, Rn의 어드레스를 +2 하면, 도 3b에 도시하는 바와 같이 Rm, Rn은 다음 곱합 입력 데이터(MDA1, MDB1)를 가리키게 된다.
다음에 TEMPm 레지스터(122), TEMPn 레지스터(124)에 격납되어 있는 16비트의 MDA0, MDB0를 승산기(105)를 이용하여 승산하고, 그 승산 결과와 MAC 레지스터(107)의 내용을 가산기(106)에서 가산하여, 그 가산 결과를 MAC 레지스터(107)에 격납한다(스텝 S5).
다음에, 레지스터(Rc)에 격납되는 곱합 연산의 실행 회수를 감소시킨다(스텝 S6). 즉 곱합 연산의 실행 회수를, 곱합 연산에 동기시켜 감소한다. 또, 도 2에는 곱합 연산이 종료할 때마다 실행 회수를 감소하고 있지만, 실행 회수의 감소는 적어도 곱합 연산의 실행에 동기하는 것이면 된다. 이 감소 처리는 예를 들면 도 1의 ALU(132)가 행한다.
다음에, Rc에 격납되는 곱합 연산의 실행 회수가 주어진 값, 예를 들면 0인지의 여부를 판단한다(스텝 S7). 0이 아닌 경우에는, 스텝 S1로 되돌아온다. 이 때, 상술한 바와 같이 스텝 S3, S4에서 Rm, Rn이 +2(번지)되어 있기 때문에, 곱합 연산의 오퍼랜드는 다음 곱합 입력 데이터(MDA1, MDB1)로 되어 있다(도 3b 참조).
한편, Rc에 설정된 실행 회수만큼 곱합 연산이 반복되고, Rc의 값이 0이 되면, 도 3c에 도시하는 바와 같이 PC(120)에 격납되는 어드레스를 +2(번지)한다(스텝 S8). 이로써 곱합 연산 명령이 종료하는 동시에 PC(120)가 다음 명령을 가리키게 된다. 본 실시예에서는 명령 길이는 2바이트의 16비트이기 때문에, PC(120)의 값을 +2(번지)하면, 2바이트 앞의 다음 명령이 가리켜진다.
이상과 같은 처리가 행해지도록 제어 회로(102)가, 곱합 연산 회로(104), BCU(108), ALU(132) 등을 제어함으로써, 1개의 명령으로 소망 회수만큼 곱합 연산을 실행하는 것이 가능하게 된다.
도 4에, 본 실시예의 비교예가 되는 마이크로 컴퓨터의 처리의 흐름도를 나타낸다. 도 4의 스텝 T1 내지 T5는 도 2의 스텝 S1 내지 S5와 동일하다. 그러나, 도 4의 비교예에서는 도 2의 본 실시예와 다르고, Rc의 값을 감소시키거나, Rc의 값이 0인지의 여부를 판단하지 않고, PC(120)의 값을 +2하여 곱합 연산 명령을 종료한다. 또한, 곱합 연산 명령에, 곱합 연산의 실행 회수를 특정하기 위한 정보가 포함되어 있지 않다.
따라서, 도 4의 수법으로 곱합 연산을 소망 회수만큼 실행하기 위해서는, 도 5a에 도시하는 바와 같이, 그 회수분만큼 곱합 연산의 명령을 열거한 프로그램을 작성할 필요가 있으며, 이것은 프로그램의 코드 사이즈의 증대화, 명령을 격납하는 메모리의 대규모화 등의 문제를 초래한다.
이러한 문제를 해결하는 1개의의 수법으로서, 도 5B에 도시하는 바와 같이, 곱합 연산을 실행하는 회수(C)를 감소하면서 곱합 연산을 실행하여(스텝 U1, U2), 실행 회수(C)가 0이 된 경우에 루프를 빠지도록(스텝 U3) 프로그램하는 수법도 생각된다. 그러나, 이 수법에 의하면, 곱합 연산의 1회당 실행에 요하는 시간이 길어진다. 즉, 이 수법에 의하면, 곱합 연산 명령(스텝 U1)의 실행에 요하는 시간 이외에, 실행 회수(C)를 감소시키는 명령(스텝 U2)에 요하는 시간, 실행 회수가 0인지의 여부를 판단하는 명령(스텝 U3)에 요하는 시간이 쓸데 없이 필요하게 된다. 따라서, 도 2의 본 실시예와 비교하여, 최저라도 2클럭분만큼 처리시간이 증가하며, 처리 속도 저하를 초래한다.
이것에 대하여 본 실시예에서는, 실행 회수분만큼 곱합 연산 명령을 열거하는 프로그램이나, 실행 회수를 감소하여 실행 회수가, 0인지의 여부를 판단하는 프로그램을 작성할 필요가 없다. 따라서, 코드 사이즈의 효율화, 명령을 격납하는 메모리의 소규모화, 처리의 고속화를 꾀하면서, 1개의 곱합 연산 명령으로 소망 회수만큼 곱합 연산 명령을 실행하는 것이 가능하게 된다.
또한, 본 실시예에 의하면, 곱합 연산을 실행 중에 곱합 연산 명령을 매회 인출할 필요가 없다. 따라서, 곱합 입력 데이터의 판독과 곱합 연산 명령의 인출이 경합함으로써 발생하는 곱합 연산 명령 실행의 지연을 피할 수 있는 동시에, 쓸데없는 인출에 의한 전력 소비를 절감할 수 있다.
그런데, 곱합 연산의 실행 회수를 특정시키는 곱합 연산 명령의 실시형태로서는 여러 가지가 생각된다.
예를 들면 도 6a에서는, 곱합 연산 명령에, 복수의 명령 중에서 곱합 연산 명령을 지정하기 위한 6비트의 오퍼레이션 코드와, 레지스터(Rc)를 16개의 범용 레지스터중에서 지정하는 4비트의 오퍼랜드를 포함시키고 있다. 그리고 이 경우에는, 제어 회로(102)가, 제 1 곱합 입력 데이터용 레지스터(Rm) 및 제 2 곱합 입력 데이터용 레지스터(Rn)를, 상기 Rc를 지정하는 오퍼랜드에 근거하여 주어진 룰에 따라서 특정한다. 예를 들면 도 6a의 곱합 연산 명령으로 범용 레지스터(R13)가 Rc에 할당된 경우에는, R13을 +1, +2한 범용 레지스터(R14, R15)에, 각각, Rm, Rn을 할당한다. 이와 같이 함으로써, 명령 길이를 16비트 이내로 제한하는 것이 가능해지며, 코드 사이즈의 효율화, 명령을 격납하는 메모리의 소규모화를 꾀할 수 있다. 특히 모든 명령의 길이를 예를 들면 16비트의 고정 길이로 하여 코드 사이즈의 효율화를 꾀하는 명령 세트의 아키텍처에 있어서는, 도 6a의 수법은 효과적이다. 또, 도 6a에서는 곱합 연산 명령이, Rc를 지정하는 오퍼랜드를 포함하고 있지만, Rm 또는 Rn을 지정하는 오퍼랜드를 포함시키도록 해도 된다.
또한, 도 6b에서는 곱합 연산 명령에 6비트의 오퍼레이션 코드, Rc를 지정하는 4 비트의 오퍼랜드, Rm을 지정하는 4비트의 오퍼랜드 및 Rn을 지정하는 4비트의 오퍼랜드를 포함시키고 있다. 즉 곱합 연산 명령에 의해 Rc, Rm, Rn을 직접 지정하고 있다. 이 수법은 도 6a와 비교하여, 명령 길이가 길어지는 단점이 있지만, 1개의 오퍼랜드로부터 다른 오퍼랜드를 특정하는 처리가 필요가 없는 이점이 있다.
또한, 도 6c에서는, Rc, Rm, Rn을, 각각, 실행 회수, 제 1, 제 2 곱합 입력 데이터에 전용 레지스터로 하고 있다. 이 경우에는, 곱합 연산 명령은, 이들 전용 레지스터를 암묵의 오퍼랜드로 하는 오퍼레이션 코드를 포함하게 된다. 이와 같이 함으로써 코드 사이즈의 효율화를 꾀할 수 있다. 또, 도 6c에서는 Rc, Rm, Rn을 모두 전용 레지스터로 하고 있지만, 이들 중 1개 또는 2개만을 전용 레지스터로 해도 된다.
또, 본 실시예에서는 제 1, 제 2 곱합 입력 데이터에 대해서는 레지스터 Rm, Rn에 격납되는 어드레스에 근거하여 곱합 연산의 실행마다 메모리로부터 판독하고 있는 것에 대하여, 실행 회수에 대해서는 Rc 자체에 격납되어 있는 것을 사용하고 있다. 곱합 연산의 실행마다 실행 회수를 메모리로부터 판독하면, 처리 속도의 저하를 초래하기 때문이다. 또한, 본 실시예에서는, 실행 회수를, 한번 메모리로부터 레지스터(Rc)에 로드한 후에 ALU(132)를 이용하여 감소하고 있기 때문에, 곱합 입력 데이터의 경우와 달리 다시 메모리로부터 실행 회수를 판독할 필요성이 없기 때문이다. 단 본 발명의 범위는, 이러한 실행 회수의 지정수법에 한정되는 것은 아니다.
(실시예 2)
실시예 2는 복수회의 곱합 연산의 실행 중에 인터럽트를 받아들이는 동시에, 인터럽트 종료 후에, 중단된 곱합 연산을 계속 실행하는 실시예이다. 이하, 도 7의 흐름도 및 도 8a, 도 8b를 참조하여 실시예 2에 대해서 설명한다.
상술한 실시예 1에서는, 1개의 곱합 연산 명령으로 복수회의 곱합 연산을 실행할 수 있다. 그러나, 복수회의 곱합 연산의 실행은 1개의 명령이라고 보기 때문에, Rc에 설정된 실행 회수분의 곱합 연산이 완료하지 않는 한, PC(120)의 값은 변화하지 않고, 다음 명령으로 이행하지 않는다. 한편, 도 1의 인터럽트 컨트롤러(130)로부터의 인터럽트 요구는, 통상, 명령과 명령의 경계에서 처리된다. 따라서 복수회의 곱합 연산을 실행하고 있는 기간, 인터럽트 처리로의 이행이 장시간 대기하게 되는 좋지 않는 상황이 생긴다.
그래서, 실시예 2에서는 도 7에 도시하는 바와 같은 처리를 하고 있다(또, 도 7의 스텝 V1 내지 V6은 도 2의 스텝 S1 내지 S6와 동일하다). 즉 Rc의 값인 곱합 연산의 실행 회수가 0인지 여부의 판단(스텝 V7)후에, 인터럽트 요구가 존재하는지의 여부를 판단한다(스텝 V8). 그리고 인터럽트 요구가 존재하지 않는 경우는, 곱합 연산의 처리를 계속하며, 다음 곱합 입력 데이터에 근거하는 곱합 연산을 한다. 한편, 인터럽트 요구가 존재하는 경우는, PC(120)를 증가하지 않고(스텝 V9의 처리를 생략한다), 곱합 연산 명령을 일단 종료한다. 도 8a에서는, 예를 들면 곱합 입력 데이터(MD AK-1, MD BK-1)에 대한 곱합 연산 처리시에 인터럽트 요구가 생기고 있다. 이 경우, 도 7의 스텝 V3, V4의 처리에 의해, Rm, Rn은 다음의 곱합 입력 데이터(MD AK, MD BK)를 가리키게 된다. 또한, PC(120)는 다음 명령을 가리키지 않고 곱합 연산 명령을 가리킨 채로 되어 있다(도 8a의 H1 참조).
곱합 연산 명령을 종료함으로써, 인터럽트 처리 프로그램에 분기하여, 인터럽트 처리를 실행할 수 있게 된다. 인터럽트 처리는 통상, 명령과 명령의 경계에서 행해지기 때문이다. 여기서 인터럽트 처리의 핸들러(조정기)는, 인터럽트 처리에 분기하기 전에, 인터럽트 처리가 종료하였을 때의 복귀 어드레스를 가리키는 PC(120)의 값을 스택한다. 그러나 도 7의 스텝 V8, V9에 도시하는 바와 같이 본 실시예에서는, 곱합 연산 명령의 실행 중에 인터럽트 처리로 분기한 경우에는, PC(120)의 값을 +2하지 않고 곱합 연산 명령을 종료하고 있다. 따라서, 도 8b의 H2에 도시하는 바와 같이 PC(120)는 곱합 연산 명령을 가리킨 채로 되며, 인터럽트 처리의 종료 후에, 다시 동일한 곱합 연산 명령이 실행된다.
그리고, 이 때, 도 8b의 H3, H4, H5에 도시하는 바와 같이, Rc, Rm 및 Rn의 값은, 인터럽트 처리에 분기하는 시점에서의 값으로 되어 있다. 따라서, 인터럽트 처리에서 중단된 곱합 연산을 적정하게 계속 실행할 수 있게 된다. 즉, 인터럽트 처리에 의한 중단 전에, 곱합 입력 데이터(MD AK-1, MD BK-1)까지의 처리가 완료하고 있으며, 중단 후에, MD AK, MD BK에 대한 처리로부터 곱합 연산을 재실행할 수 있게 된다.
이상 설명한 실시예 2에 의하면, 복수회의 곱합 연산의 실행 중에 인터럽트를 받아들여, 인터럽트 처리를 할 수 있으며, 더욱이, 인터럽트 처리의 대기 시간도, 도 4의 경우의 대기 시간과 동등하게 할 수 있다.
(실시예 3)
실시예 3은 제 1, 제 2 곱합 입력 데이터가 이웃하여 격납되는 메모리 상의 영역에서, 이들 제 1, 제 2 곱합 입력 데이터를 1회의 메모리 어드레스로 판독하는 실시예이다. 이하, 도 9의 흐름도 및 도 10a, 도 10b, 도 10c를 참조하여 실시예 3에 대하여 설명한다.
실시예 3에서는, 도 10a에 도시하는 바와 같이, 제 1 곱합 입력 데이터(MDA)와 제 2 곱합 입력 데이터(MDB)를 이웃하여 메모리 상에 격납한다. 예를 들면 MDAC의 다음에는 MDB0이 격납되고, MDB0의 다음에는 MDA1, MDB1이 격납된다. 즉 N을 자연수로서, 제 1 곱합 입력 데이터(MDA)는 4N 번지의 어드레스에, 제 2 곱합 입력 데이터(MDB)는 4N+2번지의 어드레스에 격납된다. 이 점에서, 제 1 영역(10)에 제 1 곱합 입력 데이터(MDA)가 일괄로 격납되며, 제 2 영역(12)에 제 2 곱합 입력 데이터(MDB)가 일괄로 격납되는 도 3a 내지 도 3c와 상이하다.
그래서, 실시예 3에서는, 실시예 1,2와 다르며, 3개가 아닌 2개의 레지스터(Rm, Rc)를 사용한다. 즉 Rm에 의해 MDA0, MDB0를 판독하고, Rm의 값을 +4함으로써 MDA1, MDB1을 판독하도록 한다.
실시예 3의 동작에 대해서 설명한다. 우선 레지스터(Rm)에 격납되는 어드레스에 의해 지정되는 제 1, 제 2 곱합 입력 데이터(MDA0, MDB0)를 메모리로부터 판독하고, 판독된 데이터의 상위 16비트(2 바이트)를 TEMPm 레지스터(122)에, 하위 16비트를 TEMPn 레지스터(124)에 격납한다(스텝 W1).
즉, 본 실시예에서는, 도 10a에 도시하는 바와 같이, 메모리(110)와 곱합 연산 회로(104) 사이의 데이터 전송은 32비트의 버스에 의해 행해된다. 따라서, 1회의 메모리 액세스로, 32비트(4바이트)의 데이터를 판독할 수 있으며, 그 판독 데이터의 상위 16비트가 제 1 곱합 입력 데이터(MDA0)가 되며, 하위 16비트가 제 2 곱합 입력 데이터(MDB0)가 된다.
곱합 입력 데이터를 판독한 후, Rm의 값을 +4하여, 곱합 연산을 실행한다(스텝 W2, W3). Rm의 값을 +4하는 것에 의해, 도 10a에 도시하는 바와 같이 다음 곱합 입력 데이터(MDA1, MDB1)를 지정할 수 있게 된다. 또, 스텝(W6 내지 W9)의 처리는, 도 7의 스텝(V6 내지 V9)과 동일하다.
실시예 1,2에서는, 도 10b에 도시하는 바와 같이, 1회의 메모리 어드레스(1클럭 기간)에서, 제 1, 제 2 곱합 입력 데이터(MDA, MDB) 중 어느 한쪽밖에 판독할 수 없다. 그리고 곱합 연산은 MDA, MDB의 양쪽이 갖추어지지 않으면 실행할 수 없기 때문에, 결국, 곱합 연산을 2 클럭마다 밖에 실행할 수 없다. 즉 곱합 연산의 1회당 실행 시간은, 2회의 메모리 어드레스분의 시간으로 되어 있었다.
이것에 대하여 실시예 3에서는, 도 10c에 도시하는 바와 같이, 1회의 메모리 액세스로 제 1, 제 2 곱합 입력 데이터(MDA, MDB)의 양쪽을 판독할 수 있다. 따라서, 곱합 연산을 1클럭마다 행할 수 있게 되며, 곱합 연산의 실행 시간을 1회의 메모리 액세스분의 시간으로 하는 것이 가능하게 된다. 이로써, 처리 속도를 각별히 향상시킬 수 있다.
(실시예 4)
실시예 4는 파이프라인 방식의 곱합 연산에 있어서, 제 1 스테이지에서 승산하여, 제 2 스테이지에서 승산 결과를 하위의 제 1 곱합 결과용 레지스터에 가산하고, 제 1 곱합 결과용 레지스터가 오버플로한 경우에, 제 3 스테이지에서 상위의 제 2 곱합 결과용 레지스터를 증가 또는 감소하는 실시예이다.
도 11a에, 실시예 4의 곱합 연산 회로의 블록도를 나타낸다. 이 곱합 연산 회로는 승산기(105), 가산기(106-1), 증가·감소(106-2), MAC 레지스터(곱합 결과용 레지스터)의 하위 레지스터인 ALR(107-1), MAC 레지스터의 상위 레지스터인 AHR(107-2)를 포함한다.
도 11b에 도시하는 바와 같이, 파이프라인 처리의 제 1 스테이지에서는, 승산기(105)가 제 1, 제 2 곱합 입력 데이터(MDA, MDB)를 승산한다. 다음에 파이프라인 처리의 제 2 스테이지에서, 가산기(106-1)가 ALR(107-1)(제 1 곱합 결과용 레지스터)에 격납되는 데이터에 제 1 스테이지의 승산 결과를 가산한다. 그리고 제 2 스테이지의 가산으로 양의 오버플로가 생겨 캐리 신호가 액티브로 된 경우에는, 파이프라인 처리의 제 3 스테이지에서, 증가·감소(106-2)가AHR(107-2)(제 2 곱합 결과용 레지스터)에 격납되는 데이터를 증가시킨다. 한편, 제 2 스테이지의 가산으로 음의 오버플로가 생겨, 바로우 신호가 가동하게 된 경우에는, 제 3 스테이지에서, 증가·감소(106-2)가 AHR(107-2)에 격납되는 데이터를 감소시킨다.
이와 같이 실시예 4에서는 16비트×16비트의 승산으로 얻어진 결과를, ALR(107-1), AHR(107-2)로 이루어지는 64비트의 MAC 레지스터에 가산한다. 그리고 이 가산을, 하위의 32비트의 가산과 상위의 32비트의 가산으로 나누어, 하위의 32비트의 가산을 파이프라인 처리의 제 2 스테이지에서 실행하며, 상위 32비트의 가산(증가 또는 감소)을 파이프라인 처리의 제 3 스테이지에서 실행한다. 이것에 의해 이하의 효과를 얻을 수 있다.
(1) 가산기(106-1)를 48비트가 아닌 32비트로 할 수 있기 때문에, 48비트의 가산기를 사용하는 경우에 문제가 되었던 임계 경로를 해소할 수 있다.
(2) MAC 레지스터(ALR(107-1), AHH(107-2))의 비트수를 64비트로 확장할 수 있기 때문에, 곱합 연산 시의 오버플로(포화)의 가능성을 줄일 수 있는 동시에, 곱합 연산의 실행 회수를 232-1회로 할 수 있으며, 사실상, 무제한으로 할 수 있다. 특히 실시예 4는 실시예 1과의 조합에 있어서 특유의 효과를 나타낸다. 즉 곱합 연산 명령에 실행 회수를 특정하는 정보를 포함시키는 실시예 1의 수법에 의하면, 곱합 연산 명령을 실행 회수분만큼 열거한 프로그램을 작성할 필요가 없기 때문에, 사용자가 지정하는 곱합 연산의 실행 회수가 매우 커질 가능성이 있다. 실시예 4에 의하면, 곱합 연산 명령의 실행 회수를 사실상 무제한으로 할 수 있기 때문에, 이러한 큰 실행 회수의 지정에 대해서도 대처할 수 있다.
(3) 통상의 가산기와 비교하여 하드웨어 규모가 작은 증가·감소(106-2)를 이용하여 상위 32비트의 가산 처리를 할 수 있다. 따라서 MAC 레지스터(ALR(107-1), AHR(107-2))의 비트수를 64비트로 확장하였음에도 불구하고, 하드웨어의 대규모화를 최소한으로 억제할 수 있다.
또, 하나의 하드웨어를 이용하여 부호가 붙은 데이터의 승산과 부호가 없는 데이터의 승산을 취급할 수 있도록 하기 위해서는, 승산기(105)를 17비트×17비트의 구성으로 하는 것이 바람직하다. 또한, 도 11a의 캐리 신호는 가산기(106-1)가 캐리를 발생하고 동시에 그 때의 데이터가 양인 경우에 액티브로 된다. 한편, 바로우 신호는 가산기(106-1)가 캐리를 발생하고 동시에 그 때의 데이터가 음인 경우에 액티브로 된다. 또한, 부호가 없는 데이터만을 취급하는 경우에는, 바로우 신호는 필요 없으며, 증가·감소(106-2)는 증분기의 기능을 가지는 것만으로 가능하다.
(실시예 5)
실시예 5는 도 1의 제어 회로(102), 곱합 연산 회로(104), ALU(132)의 상세예에 대한 실시예이고, 도 12에 그 블록도를 나타낸다.
도 12에 있어서, 1＿ADDR＿BUS는 명령 어드레스 버스이며, I＿DATA＿BUS는 명령 데이터 버스이다. 이들 버스를 이용하여 명령 메모리(110-1)로부터 곱합 연산 명령 등의 명령이 판독된다. 또한, D＿ADDR＿BUS는 데이터 어드레스 버스, D＿DATA＿BUS는 데이터 버스이고, 이들 버스를 이용하여 데이터 메모리(110-2)로부터 제 1, 제 2 곱합 입력 데이터(MDA, MDB) 등의 데이터가 판독된다. 이와 같이 본 실시예에서는 소위 하버드 아키텍처의 버스 구성을 채용하고 있다.
PA＿BUS, PB＿BUS, WW＿BUS, XA＿BUS는 내부 버스이고, AUX＿BUS는 제어 회로(102)와 곱합 연산 회로(104)의 사이에서 데이터의 교환을 하기 위한 버스이다. IA, DA는 각각, 제어 회로(102)(CPU)로부터 I＿ADDR＿BUS, D＿ADDR＿BUS에 어드레스를 출력하기 위한 것이다. DIN은 D＿DATA＿BUS로부터의 데이터를 제어 회로(102)에 입력하기 위한 것이고, DOUT는 제어 회로(102)로부터의 데이터를 D＿DATA＿BUS에 출력하기 위한 것이다.
명령 디코더(140)는 I＿DATA＿BUS로부터 입력된 명령을 받아들이는 동시에 해석하여, 명령의 실행에 필요한 여러가지 제어 신호를 출력한다. 예를 들면 명령에 따른 여러가지 지시를, 즉치 생성기(142)를 통하여 제어 회로(102)의 각부에 준다. 또한, 인터럽트 컨트롤러(130, 도 1 참조)로부터의 인터럽트를 받아들인 경우에는, 인터럽트 핸들러를 기동하는 TRAP VECTOR을 D＿ADDR＿BUS에 출력하는 동시에, trap 신호를 가동(=1)으로 하여 인터럽트가 발생한 것을 곱합 연산 회로(104)에 전달한다. 또한, 곱합 연산 명령을 받아들인 경우에는, mac 신호를 가동으로 하여 곱합 연산 명령이 발행된 것을 곱합 연산 회로(104)에 전달한다.
즉치 생성기(142)는 명령에 포함되는 즉치에 근거하여, 명령의 실행시 사용하는 32비트의 즉치 데이터를 생성하거나, 각 명령의 실행에 필요한 0, ± 1, ± 2, ± 4의 cnstant 데이터를 생성하기도 한다. PC 증가(118)는, 1개의 명령을 실행할 때마다 PC(120)의 값을 증가하는 처리를 한다. 어드레스 가산기(144)는 각종 레지스터에 격납되어 있는 정보나 즉치 생성기(142)에서 생성되는 즉치 데이터를 이용하여 가산 처리를 하고 메모리(110)로부터의 판독 처리에 필요한 어드레스를 생성한다.
범용 레지스터(103)는 16개의 32비트의 레지스터(R0 내지 15)를 포함하고 있다. SP(146)는 스택 포인터 전용의 32비트의 레지스터이고, 스택의 선두 번지를 가리키는 스택 포인터를 격납한다. PSR(프로세서 스테이터스 레지스터)(148)은, 각종의 플래그를 격납하는 32비트의 레지스터이다.
ALU(132)는 산술 연산이나 논리 연산을 하는 것으로, 본 실시예에서는 실행 회수의 감소 처리도 핸한다. 제로 디텍터(134)는 ALU(132)의 연산 결과가 0인 경우에 ALU＿zero를 가동(=1)으로 한다. 이것에 의해 PSR(148)에 제로 플래그가 세트되는 동시에, 실행 회수가 0이 된 것이 곱합 연산 회로(104)에 전달된다. 버스 멀티플렉서(121)는 PA＿BUS, PB＿BUS, WW＿BUS 중 어느 1개를 선택하여 AUX＿BUS에 접속하기 위한 것이다. 버스 멀티플렉서(121)는 TEMPm 레지스터(122), TEMPn 레지스터(124)를 포함하며 제 1, 제 2 곱합 입력 데이터(MDA, MDB)가 양쪽 모두 갖추어졌을 때에 이들 데이터를 곱합 연산 회로(104)에 출력한다.
곱합 연산 회로(104)는 스테이트 머신(150)을 포함하고 있다. 이 스테이트 머신(150)은 ALU＿zero, trap, mac 등의 각종 신호에 근거하여 곱합 연산 회로(104)의 상태를 제어한다.
그런데 도 13의 타이밍 챠트중 MAC 스테이트(MAC0 내지 MAC8)는 곱합 연산 회로(104)(스테이트 머신(150))의 상태를 나타내는 것으로, 도 14a에 그 상태 천이도를 나타낸다. 여기서 상태 천이도 중의 각 신호의 의미는 다음과 같다.
(1) mac
곱합 연산 명령을 명령 디코더(140)가 받아들였을 때 1(가동중)이 되는 신호이다.
(2) mac＿end
곱합 연산 명령의 종료 조건이 성립하면 1이 되는 신호이고, 구체적으로는 mac＿zero 또는 mac＿trap가 1이 되는 신호이다.
(3) mac＿zero
곱합 연산의 실행 회수가 0이 되었을 때 1이 되는 신호이다. 여기서 도 14b에 도시하는 바와 같이, mac＿zero는 마이크로 컴퓨터가 리세트된 경우 또는 MAC 스테이트가 MAC8 또는 MAC9가 된 경우에 0이 된다. 또한, MAC 스테이트가 MAC3, MAC5 또는 MAC7일 때에 제로디텍터(134)로부터의 ALU＿zero 신호가 1이 되면 1이 된다.
(4) mac＿trap
곱합 연산 명령의 실행중에 인터럽트가 발생한 경우에 1이 되는 신호이다. 여기서 도 14b에 도시하는 바와 같이, mac＿trap는 마이크로 컴퓨터가 리세트된 경우 또는 MAC 스테이트가 MAC8 또는 MAC9가 된 경우에 0이 된다. 또한, MAC 스테이트가 MAC5 또는 MAC7일 때 명령 디코더(140)로부터의 trap 신호가 1이 되면 1이 된다.
도 14a에 도시하는 바와 같이, 곱합 연산 명령이 발행되지 않고 mac=0인 경우에는, MAC 스테이트는 MAC0에 머문다. 한편, mac=1이 되면 MAC1로 이행한다. MAC1로부터 MAC2, MAC2로부터 MAC3으로는 클럭에 동기하여 무조건(UCT) 이행한다.
MAC3에서 mac＿end가 1인 경우에는 MAC9로 이행하는 동시에, mac＿end가 0에 리세트된다(도 14b 참조). MAC9로 이행한 후, mac=1이면 MAC1로 되돌아가고, mac=0이면 MAC0으로 되돌아간다. 한편, mac＿end가 0인 경우에는 MAC3으로부터 MAC4로 이행한다.
MAC4로부터 MAC5로는 클럭에 동기하여 무조건 이행한다. 이 때, 실행 회수가 감소되기 때문에(도 13의 E22 참조), mac=zero가 1이 될 가능성이 있다. 그래서 MAC5에서 mac＿end가 1인지의 여부를 판단하여, 1인 경우에는 MAC8로 이행하며, MAC8로부터 MAC0 또는 MAC1로 되돌아간다. 한편, mac＿end가 0인 경우는 MAC5로부터 MAC6으로 이행한다.
MAC6으로부터 MAC7로는 클럭에 동기하여 무조건 이행한다. 이 때, 실행 회수가 감소되기 때문에(도 13의 E24, E 26 참조), mac＿zero가 1이 될 가능성이 있다. 그래서 MAC7에서, mac＿end가 1인지의 여부를 판단하여, 1인 경우에는 MAC8로 이행하며 0인 경우는 MAC6으로 되돌아간다.
예를 들면 곱합 연산의 실행 회수가 0에 설정되어 있던 경우에는, MAC 스테이트는, 먼저 MAC0, MAC1, MAC2, MAC3으로 변화한다. 그리고 mac＿end=1(mac＿zero=1)로 되어 있기 때문에, MAC3로부터 MAC9, MAC0(또는 MAC1)로 변화한다.
실행 회수가 1로 설정되어 있는 경우에는, MAC 스테이트는, 먼저 MAC0, MAC1, MAC2, MAC3, MAC4로 변화한다. 그리고 MAC4로부터 MAC5로의 이행시에 실행 회수가 감소되기 때문에 mac＿end=1이 된다. 이 결과, MAC 스테이트는 MAC4로부터 MAC5, MAC8, MAC0(또는 MAC1)으로 변화한다.
실행 회수가 2에 설정되어 있는 경우에는, MAC 스테이트는, MAC0, MAC1, MAC2, MAC3, MAC4, MAC5, MAC6, MAC7, MAC8, MAC0(또는 MAC1)으로 변화한다. 즉 이 경우에는, MAC4로부터 MAC5, MAC6으로부터 MAC7의 사이에서 실행 회수가 감소되어 0이 된다. 또, 실행 회수가 3 이상인 경우에는, MAC6으로부터 MAC7로 이행하여 MAC6으로 되돌아가는 동작을 실행 회수가 0이 될 때까지 반복한다.
인터럽트 요구가 이루어진 경우에는, MAC5 또는 MAC7까지 상태가 진행한 부분에서 처음으로 mac＿trap=1(mac＿end=1)인지의 여부가 판단되며, MAC8로 이행하게 된다.
본 실시예의 스테이트 머신(150)의 1개의 특징은 원하는 회수의 곱합 연산을 완료한 경우(mac＿zero=1) 또는 인터럽트 요구가 이루어진 경우(mac＿trap=1)에가동하는 mac＿end 신호에 근거하여, MAC 스테이트를 초기 스테이트 MAC0(또는 MAC1)로 되돌리는 점에 있다. 이렇게 함으로써, 소망 회수의 곱합 연산을 완료한 경우에 사용하는 상태 천이를 이용하여, 인터럽트 요구가 이루어진 경우에 행하는 상태 천이도 실현할 수 있게 된다. 이로써 스테이트 머신(150)의 구성을 간소화할 수 있다.
다음에 도 13을 참조하여 본 실시예의 동작을 설명한다. 도 13은 실행 회수가 3에 설정되어 있는 경우의 타이밍 챠트이다. 따라서, 이 경우에는, MAC 스테이트는, MAC0 내지 MAC6, MAC7, MAC6, MAC7, MAC8, MAC0으로 변화하게 된다. 또한, 본 실시예에서는 범용 레지스터중의 R13이 실행 회수용 레지스터로 되어 있고, 실행 회수 3이 설정되어 있다(도 13의 E0참조). 또한, R14, R15가 제 1, 제 2 곱합 입력 데이터(MDA, MDB)용 레지스터로 되어 있고, 이들 레지스터에는, 각각, MDA, MDB를 격납하는 메모리 영역의 선두 어드레스(110h, 230h)가 격납되어 있다(E1, E2 참조).
도 12의 명령 디코더(140)가 곱합 연산 명령을 받아들이면 mac=1이 되어, MAC 스테이트가 MAC0으로부터 MAC1로 이행한다.
다음에, R13에 격납되는 실행 회수가 PB＿BUS를 통하여 ALU(132)에 출력된다(E3). ALU(132)는 실행 회수에 0을 가산한다(E4). 여기서 0을 가산하는 것은, 최초에 설정된 실행 회수가 0인지의 여부를 조사하기 위함이다. 0인 경우에는, ALU＿zero가 1이 되어 곱합 연산 명령의 실행이 종료한다(도 14a의 MAC3, MAC9 참조).
다음에, R14에 격납되는 어드레스(110h)가 XA＿BUS를 통하여 D＿ADDR＿BUS에 출력된다(E5, E6). 그리고 이 어드레스에 근거하여 제 1 곱합 입력 데이터 MDA(110h)가 메모리(110)로부터 판독된다(E7). 마찬가지로 R15에 격납되는 어드레스(230h)가 XA＿BUS를 통하여 D＿ADDR＿BUS에 출력되며(E8, E9), 이 어드레스에 근거하여 제 2 곱합 입력 데이터 MDB(230h)가 메모리(110)로부터 판독된다(E10). 그리고 이들 MDA, MDB를 승산기(105)가 승산하고(E11), 승산 결과를 가산기(106-1)가 가산하여(E12), 가산 결과를 ALR(107-1)에 격납한다(E13). 그리고 가산에 의해 캐리 또는 바로우가 생긴 경우에는, 증가·감소(106-2)가 증가 또는 감소 처리하며(E14), 그 결과를 AHR(107-2)에 격납한다(E15).
R14, R15에 격납되는 어드레스(110h, 230h)는 XA＿BUS를 통하여 어드레스가산기(144)에도 출력된다(E5, E8). 어드레스 가산기(144)는 이들 어드레스에 +2를 가산하고(E16, E17), 가산 결과를 WW＿BUS를 통하여 레지스터(R14, R15)로 되돌린다(E18, E19). 이것에 의해 R14, R15에 격납되는 어드레스가 112h, 232h로 변화하며(E20, E21), 다음 곱합 입력 데이터MDA(112h), MDB(232h)를 판독하는 것이 가능하게 된다.
ALU(132)는 MAC4에 있어서 실행 회수를 3으로부터 2로 감소시킨다(E22). 그리고 감소된 실행 회수가 PB＿BUS에 출력되며, PB＿BUS로부터 ALU(132)의 입력으로 되돌아간다(E23). 다음에 ALU(132)는 실행 회수를 2로부터 1로 감소시킨다(E24). 그리고 감소된 실행 회수가 ALU(132)의 입력으로 되돌려진다(E25). 다음에 ALU(132)는 실행 회수를 1로부터 0으로 감소시킨다(E26). 그렇게 하면 실행 회수가 0이 되었기 때문에 ALU＿zero가 1이 된다(E27). 그렇게 하면 MAC 스테이트가 MAC6으로부터 MAC7, MAC8, MAC0으로 변화하며(E28), 곱합 연산 명령의 실행이 종료한다. 이 때, 감소되어 0이 된 실행 회수는 WW＿BUS를 통하여 R13에 격납된다(E29, E30).
다음에 도 15의 타이밍 챠트를 참조하여, 인터럽트가 발생한 경우의 본 실시예의 동작에 대해서 설명한다. 도 15에 도시하는 바와 같이, 예를 들면 MAC 스테이트가 MAC3일 때에 인터럽트가 발생하여 trap 신호가 1이 된 경우(도 15의 F1)를 생각한다. 이 경우, 본 실시예에서는, 다음 MAC 스테이트인 MAC4에서는, 인터럽트가 없었던 경우와 동일한 처리가 수행된다. 그리고 MAC 스테이트가 MAC5가 되었을 때에 처음으로, MAC5로부터 MAC8, MAC0로 변화하는 처리를 행한다(F2).
즉 본 실시예에서는, 레지스터(R14, R15)의 내용이, 인터럽트 처리 종료후의 곱합 연산의 계속 실행시에 사용되는 내용으로 변화한 후에(F3, F4, F5, F6), MAC 스테이트가 초기 스테이트 MAC0(또는 MAC1)으로 되돌아간다. 이렇게 함으로써, 인터럽트 처리의 종료후에, 112h, 232h의 어드레스에 있는 곱합 입력 데이터(MDA, MDB)에 근거하여 곱합 연산을 적절히 계속 실행할 수 있게 된다.
또한, 본 실시예에서는, 곱합 연산의 실행 회수가 감소한 후에(F7), MAC 스테이트가 초기 스테이트로 되돌아간다. 따라서, R13에는, 감소후의 실행 회수 2가 격납되며(F8, F9), 인터럽트 처리의 종료 후에, 나머지의 2회의 곱합 연산을 계속 실행할 수 있게 된다.
이상과 같이 처리함으로써, 상술한 실시예 1,2,4에서 설명한 여러 가지의 처리를 실현할 수 있다. 또, 실시예 3의 처리를 실현하기 위해서는, 곱합 입력 데이터(MDA, MDB)의 메모리로부터의 판독을, 1회의 메모리 어드레스(1클럭)로 행하면 좋다.
(실시예 6)
실시예 6은 본 발명이 적용되는 마이크로 컴퓨터의 상세예에 대해서 설명하는 실시예이다.
도 16에 도시하는 바와 같이 실시예 6의 마이크로 컴퓨터(700)는 32비트의 마이크로 컴퓨터이고, CPU(제어 회로, 곱합 연산 회로, ALU)(710), ROM(720), RAM(730), 고주파 발진 회로(910), 저주파 발진 회로(920), 리세트 회로(930), 프리스케러(940), 16비트 프로그램 가능 타이머(950)나 8비트 프로그램 가능 타이머(960)나 클럭 타이머(970) 등의 타이머 회로, 지능 DMA(980)나 고속 DMA(990) 등의 데이터 전송 제어 회로, 인터럽트 컨트롤러(800), 시리얼 인터페이스(810), BCU(버스 컨트롤 유닛, 740), A/D 변환기(830)나 D/A 변환기(840) 등의 아날로그 인테페이스 회로, 입력 포트(850)나 출력 포트(860)나 I/O 포트(870) 등의 I/O 회로, 및 그것들을 접속하는 각종 버스(750,760), 각종 핀(890)을 포함한다.
1칩의 반도체 기판 상에 형성되는 이 마이크로 컴퓨터(700)는 32비트의 데이터를 처리할 수 있는 RISC 방식의 마이크로 컴퓨터이다. 그리고 파이프라인 방식 및 로드·스토어 방식의 아키텍처를 채용하여, 거의 모든 명령을 1클럭의 기간으로 실행한다. 모든 명령은 16비트의 고정 길이로 기술되어 있고, 이것에 의해 매우 작은 명령 코드 사이즈를 실현하고 있다.
그리고, 실시예 1 내지 5에서 설명한 바와 같이 , CPU(710)는 1개의 곱합 연산 명령으로 복수회의 곱합 연산을 실행할 수 있게 되어 있다. 이로써, 이 마이크로 컴퓨터(700)는, 지금까지 DSP, 화상 처리 전용 IC, 소리 처리 전용 IC 등이 행하는 처리를 대행할 수 있으며, 이 마이크로 컴퓨터(700)가 포함하는 전자기기의 비용 절감화, 소형화를 꾀할 수 있게 된다.
(실시예 7)
실시예 7은 실시예 1 내지 6에서 설명한 마이크로 컴퓨터를 포함하는 전자기기에 관한 실시예이다.
예를 들면 도 17a에 전자기기의 1개인 카 네비게이션 시스템의 내부 블록도를 나타내며, 도 18a에 그 외관도를 나타낸다. 카 네비게이션 시스템의 조작은 리모콘(510)으로 하며, GPS나 자이로스코프로부터의 정보에 근거하여 위치 검출부(520)가 차의 위치를 검출한다. 지도와 같은 정보는 CD ROM(530)(정보 기억 매체)에 격납되어 있다. 화상 메모리(540)는 화상 처리시의 작업 영역이 되는 메모리이고, 생성된 화상은 화상 출력부(550)를 이용하여 운전자에게 표시된다. 마이크로 컴퓨터(500)는 리모콘(510), 위치 검출부(520), CD ROM(530) 등의 데이터 입력원으로부터 데이터를 입력하고, 각종 처리를 하여, 처리후의 데이터를 화상 출력부(550) 등의 출력 장치를 이용하여 출력한다.
지금까지의 카 네비게이션 시스템에서는, 화상 처리(그래픽 처리)는, DSP나 전용의 화상처리 IC가 행하고 있었다. 이것 때문에, 예를 들면 CISC형의 마이크로 컴퓨터와 DSP와 같이, 전자기기 내에 2개의 프로세서가 존재하게 되어, 시스템이 복잡화하고 있었다. 실시예 1 내지 6에서 설명한 마이크로 컴퓨터를 채용하면, 복수회의 곱합 연산 명령의 실행을 효율성 높게 행할 수 있기 때문에, DSP 등을 사용하지 않고, 카 네비게이션 시스템이 필요로 하는 화상 처리를 실현하는 것이 가능하게 된다.
도 17b에 전자기기의 1개인 게임 장치의 내부 블록도를 나타내며, 도 18b에 그 외관도를 나타낸다. 이 게임장치에서는, 게임 컨트롤러(560)로부터의 플레이어의 조작정보, CD ROM(570)으로부터의 게임 프로그램, IC 카드(580)로부터의 플레이어 정보 등에 근거하여, 화상 메모리(590)를 작업 영역으로서 게임화상이나 게임음을 생성하여, 화상 출력부(610), 소리 출력부(600)를 이용하여 출력한다. 마이크로 컴퓨터(500)는, 실시예 1 내지 6에서 설명한 곱합 연산 기능을 이용하여 좌표 변환, 투시 변환, 클리핑(clipping) 등의 3차원 화상 처리나, 소리 압축, 소리 신장 등의 소리를 처리를 행하게 된다.
도 17c에 전자기기의 1개인 프린터의 내부 블록도를 나타내며, 도 18c에 그 외관도를 나타낸다. 이 프린터에서는, 조작 패널(620)로부터의 조작 정보, 코트 메모리(630) 및 폰트 메모리(640)로부터의 문자 정보에 근거하여, 비트 맵 메모리(650)를 작업 영역으로 하여, 인쇄 화상을 생성하며, 프린트 출력부(660)를 이용하여 출력한다. 또한, 프린터의 상태나 모드를 표시 패널(670)을 이용하여 사용자에게 전한다. 마이크로 컴퓨터(500)는 실시예 1 내지 6에서 설명한 곱합 연산 기능을 이용하여, 직선이나 원호의 묘화(描畵), 화상의 확대, 축소와 같은 처리를 행한다.
또, 본 발명의 마이크로 컴퓨터를 적용할 수 있는 전자기기로서는, 상기 이외에도 예를 들면, 셀룰러방식 전화, PHS, 휴대용 무선 호출기(pager), 오디오 기기, 전자 수첩, 전자 탁상 계산기, POS 단말, 터치 패널을 구비한 장치, 프로젝터, 워드 프로세서, 퍼서널 컴퓨터, 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더 등 여러 가지를 생각할 수 있다.
또, 본 발명은 상기 실시예 1 내지 7에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 여러 가지 변형 실시가 가능하다.
예를 들면 곱합 연산 명령에 의한 곱합 연산의 실행 회수의 특정 수법은, 상기 실시예에서 설명한 것에 한정되지 않고, 여러 가지 변형 실시가 가능하다.
또한, 본 발명의 정보 처리 회로는 마이크로 컴퓨터, 특히 RISC형의 마이크로 컴퓨터에 적용한 경우에 특히 효과적이며, 그 이외의 용도도 가능하다.
또한, 곱합 연산 명령의 기술 구성도 본 실시예에서 설명한 것에 한정되지 않고, 여러 가지 변형 실시가 가능하다.

Claims (13)

  1. 곱합 연산 명령을 포함하는 명령을 받아, 해당 명령을 해석하여, 해당 명령을 실행하기 위한 제어를 행하는 제어 회로와,
    상기 곱합 연산 명령에 근거하여 상기 제어 회로의 제어하에서 곱합 연산을 실행하는 곱합 연산 회로를 포함하며,
    상기 곱합 연산 회로가, 단일의 상기 곱합 연산 명령에 포함되는 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산을 실행하고,
    곱합 연산의 실행 회수가 레지스터에 기억되고,
    상기 단일의 곱합 연산 실행 명령에 포함되는 상기 실행 회수 정보가, 상기 실행 회수를 기억하는 상기 레지스터를 지정하기 위한 정보인 것을 특정으로 하는 정보 처리 회로.
  2. 제 1 항에 있어서,
    상기 제어 회로가 포함하는 레지스터에 격납되는 곱합 연산의 실행 회수를 곱합 연산의 실행에 동기시켜서 감소하는 회로를 포함하며,
    상기 곱합 연산 회로가, 상기 실행 회수가 주어진 값이 될 때까지 곱합 연산을 실행하는 것을 특징으로 하는 정보 처리 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 곱합 연산 명령이, 곱합 연산의 실행 회수용 레지스터, 제 1 곱합 입력 데이터용 레지스터 및 제 2 곱합 입력 데이터용 레지스터 중 1개의 레지스터를 지정하는 오퍼랜드를 포함하며,
    상기 제어 회로가, 상기 1개의 레지스터 이외의 다른 레지스터를 상기 1개의 레지스터를 지정하는 상기 오퍼랜드로부터 주어진 룰에 따라서 특정하는 것을 특징으로 하는 정보 처리 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 곱합 연산 명령이, 곱합 연산의 실행 회수용 레지스터를 지정하는 오퍼랜드, 제 1 곱합 입력 데이터용 레지스터를 지정하는 오퍼랜드, 및 제 2 곱합 입력 데이터용 레지스터를 지정하는 오퍼랜드를 포함하는 것을 특징으로 하는 정보 처리 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로가, 곱합 연산의 실행 회수에 전용 레지스터, 제 1 곱합 입력 데이터에 전용 레지스터, 및 제 2 곱합 입력 데이터에 전용 레지스터 중 적어도 1개를 포함하며,
    상기 곱합 연산 명령이, 상기 적어도 1개의 전용 레지스터를 암묵의 오퍼랜드로 하는 오퍼레이션 코드를 포함하는 것을 특징으로 하는 정보 처리 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로가, 상기 실행 회수 정보에 근거하여 특정되는 회수의 곱합 연산의 실행 중에 인터럽트 요구가 이루어진 경우에 해당 인터럽트 요구를 받아들이고, 인터럽트 처리의 종료 후에, 중단된 곱합 연산을 연속 실행하는 제어를 행하는 것을 특징으로 하는 정보 처리 회로.
  7. 제 6 항에 있어서,
    상기 제어 회로가,
    인터럽트 요구가 이루어진 경우에, 해당 제어 회로가 포함하는 프로그램 카운터를 증가하지 않고 곱합 연산을 일단 종료하는 제어를 행하며,
    인터럽트 처리의 종료 후에, 곱합 연산의 실행 회수용, 제 1 곱합 입력 데이터용, 및 제 2 곱합 입력 데이터용 레지스터의 인터럽트 처리 분기 시점에서의 내용에 근거하여, 곱합 연산을 계속 실행하는 제어를 행하는 것을 특징으로 하는 정보 처리 회로.
  8. 제 6 항에 있어서,
    상기 실행 회수 정보에 근거하여 특정되는 회수만큼 곱합 연산을 실행한 경우, 및 상기 인터럽트 요구가 이루어진 경우 중 어느 하나의 경우에 액티브로 되는 신호에 근거하여, 곱합 연산 회로의 스테이트를 초기 스테이트로 되돌리는 스테이트 머신을 포함하는 것을 특징으로 하는 정보 처리 회로.
  9. 제 6 항에 있어서,
    제 1 곱합 입력 데이터용 레지스터의 내용, 및 제 2 곱합 입력 데이터용 레지스터의 내용이 곱합 연산의 계속 실행시에 사용되는 내용으로 변화한 후에, 곱합 연산 회로의 스테이트를 초기 스테이트로 되돌리는 스테이트 머신을 포함하는 것을 특징으로 하는 정보 처리 회로.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로가, 제 1, 제 2 곱합 입력 데이터가 이웃하여 격납되는 메모리 상의 영역에서, 해당 제 1, 제 2 곱합 입력 데이터를 1회의 메모리 액세스로 판독하는 제어를 행하는 것을 특징으로 하는 정보 처리 회로.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 곱합 연산 회로가,
    파이프라인 처리의 제 1 스테이지에서, 제 1, 제 2 곱합 입력 데이터를 승산하고,
    파이프라인 처리의 제 2 스테이지에서, 주어진 제 1 곱합 결과용 레지스터에 격납되는 데이터에 상기 제 1 스테이지의 승산 결과를 가산하며,
    파이프라인 처리의 제 3 스테이지에서, 상기 제 2 스테이지의 가산으로 캐리 및 바로우 중 어느 하나가 생긴 경우에, 주어진 제 2 곱합 결과용 레지스터에 격납되는 데이터의 증가 및 감소 중 어느 하나를 행하는 것을 특징으로 하는 정보 처리 회로.
  12. 반도체 기판 상에 집적된 마이크로 컴퓨터로서,
    제 1 항 또는 제 2 항의 정보 처리 회로와,
    버스 컨트롤 회로, 메모리, 인터럽트 컨트롤러, 타이머 회로, 아날로그 인터페이스 회로, 데이터 전송 제어 회로 및 I/O 회로 중 적어도 1개를 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
  13. 제 12 항의 마이크로 컴퓨터와,
    상기 마이크로 컴퓨터의 처리 대상이 되는 데이터의 입력원과,
    상기 마이크로 컴퓨터에 의해 처리된 데이터를 출력하기 위한 출력 장치를 포함하는 것을 특징으로 하는 전자기기.
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