KR100278952B1 - 이중 워드 인에이블 동적 랜덤 액세스 메모리 및 메모리 데이타액세스 방법 - Google Patents

이중 워드 인에이블 동적 랜덤 액세스 메모리 및 메모리 데이타액세스 방법 Download PDF

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Abstract

메모리 데이타 액세스를 위한 이중 워드 인에이블(dual word enable) 방법은, (ⅰ) 어레이에 저장된 데이타를 어드레싱하는 다수의 어드레스 데이타 신호를 제공하는 단계와, (ⅱ) 제 1 행 액세스 스트로브 (RAS) 신호를 송출하여 어드레싱 데이타를 디코딩하는 단계, (ⅲ) 메모리 어레이에 데이타가 존재하는지를 판정한 후에 어드레스 데이타를 메모리 어레이에 구동하기 위해 제 2 행 액세스 스트로브 (RE2) 신호를 송출하는 단계를 포함한다.

Description

이중 워드 인에이블 동적 랜덤 액세스 메모리 및 메모리 데이타 액세스 방법
본 발명은 캐쉬 메모리 시스템에 관한 것으로, 보다 상세하게는 캐쉬 메모리 시스템에서 캐쉬 메모리로서 사용되며, 향상된 캐쉬 데이타 액세스 시간을 갖는 동적 랜덤 액세스 메모리에 관한 것이다.
역사적으로, 독립형(stand-alone) 동적 랜덤 액세스 메모리(DRAM) 칩은 행 어드레스 스트로브 (RAS) 신호를 활성화시킴으로써 어레이 액세스를 개시한다. 도 1을 참조하면, 표준 독립형 DRAM 칩(10)의 블록도가 도시되어 있다. DRAM 칩(10)은 어드레스 입력(14)(A0-An)을 수신하는 어드레스 버퍼(12), 행 프리디코더(16), 행 드라이버(18), 잉여 행 디코더(20), 잉여 행 드라이버(22), 메모리 어레이 또는 뱅크(24), 감지 증폭기와 비트 디코더(26)를 포함한다. 감지 증폭기와 비트 디코더 회로(26)는 데이타 I/O 버퍼(28)에 접속된다. 데이타 입/출력 버퍼(28)는 메모리 어레이(24)에 기록될 데이타를 I/O선(30)상에서 수신한다. 데이타 I/O 버퍼(28)는 또한 메모리 어레이(24)로부터 판독된 데이타를 I/O선(30)상에 출력한다. 판독/기록 신호 입력(도시되지 않음)은 판독 동작 또는 기록 동작이 수행되는지의 여부를 결정한다.
계속해서 도 1을 참조하면, DRAM 칩(10)은 RAS 입력(32), 버퍼(34), 열 액세스 스트로브 (CAS) 입력(36), 버퍼(38)를 또한 포함한다. 표준 독립형 DRAM(10)에 대한 기본 제어 신호는 RAS 입력(32), CAS 입력(36), 어드레스 입력(14)을 포함한다. 어드레스 입력(14)을 통해 칩에 제공된 행 어드레스 및 열 어드레스에 따라 일단 적절한 메모리 제어 로직(도시되지 않음)이 DRAM 칩(10)의 어레이(24)를 액세스하도록 결정하면, DRAM 칩(10)에 RAS 신호(32)가 제공된다. 전형적인 DRAM 칩(10)에 있어서, 전체적인 행 액세스는 RAS 신호(32)로부터 진행된다. 메모리 제어 논리 회로(도시되지 않음)에 의한 메모리 어레이 액세스의 활성화가 사변적으로(speculatively) 이루어지고 후속적으로 취소되는 경우, 칩(10)(즉, 어레이(24))이 다시 액세스될 수 있기 전에 전체적인 칩 사이클 시간이 경과되어야 한다.
상기한 설명을 계속하면, DRAM 어레이에서 데이타를 액세스하기 전에는, 즉 워드선을 실제로 활성화하기 전에는 실제로 두가지 일이 일어나야 한다. 먼저, 워드선 또는 일군의 워드선으로 어드레스가 디코딩된다. 그 다음에, 적절한 워드선 드라이버 또는 워드선 드라이버군이 인에이블되어야 한다. 전형적인 DRAM에서, 메모리 어레이는 매우 조밀하고 다수의 셀을 구성하는 다수의 행 및 열이 존재하므로, 결함이 있는 셀을 가질 가능성이 높다. 따라서, 전형적인 DRAM은 소수의 잉여 행 및 잉여 열을 가질 것이다. 대부분의 시간 동안, 어레이에는 결함이 있는 행이 약간 존재할 뿐이다. 어느 경우에도, DRAM 어레이 내의 데이타를 액세스하는 것은 또한 잉여 디코더 출력을 확인하는 것을 또한 포함한다. 행 어드레스를 제공한 후 행 드라이버를 활성화하기 전에 부가적인 기능이 수행되어야 한다. 결함이 있는 행의 하나인지의 여부를 판정하기 위해 입력 어드레스가 체크되어야 한다. 행 어드레스가 결함이 있는 행의 하나이면, 잉여 행 디코더가 이 어드레스를 결함이 있는 행으로서 인식할 필요가 있다. 기본적으로, DRAM 부품이 제조될 때 DRAM의 잉여 행 디코더는 결함이 있는 어드레스로 프로그램된다. 잉여 행 디코더가 인입 어드레스와의 일치를 검출하는 경우, 잉여 행 디코더는 양의 일치 신호를 출력하고, 이는 결함이 있는 것으로 알려져 있으므로 인입 어드레스와 연관된 워드선을 구동하는 것을 금지한다. 잉여 행 디코더는 잉여 워드선을 대체한다. 잉여 행 드라이버는 디코딩된 잉여 어드레스를 수신하여 단지 잉여 행을 갖는 DRAM 어레이의 특수 섹션으로 진행한다.
미국 텍사스 오스틴에 소재하는 DELL 사에 양도된 파크스 등(parks et al.)의 미국 특허 제 5,469,559 호에는, 컴퓨터의 동적 랜덤 액세스 메모리의 선택된 부분을 리프레시하는 방법 및 장치가 개시되어 있다. '559 특허의 DRAM 서브시스템은 RAM 소자를 갖는 메모리 제어기를 포함하며, 이 RAM 소자는, 유효 데이타를 포함하지 않는 DRAM의 어드레스 범위의 리프레시를 금지시키는 데 사용되는 다수의 영역 기술자(a plurality of region descriptors)를 저장한다. 리프레시 주기 타이머 및 RAM 소자 사이에는 논리 회로가 접속되어, 생성된 리프레시 어드레스가 영역 기술자에 의해 정의된 리프레시 어드레스 범위 내에 해당하는 경우 RAS 생성기가 리프레시 펄스를 수신하는 것을 금지시킨다. 리프레시 어드레스 출력은 리프레시 어드레스 카운터에 의해 RAM 소자내의 영역 기술자와 비교되고, 영역 기술자가, 리프레시 어드레스에 의해 어드레싱된 행이 유효 데이타를 포함하지 않음을 표시하는 경우, RAS 생성기가 RAS 펄스를 생성하지 못하게 한다. RAM 소자에 영역 기술자를 기록하기 위한 논리 인스트럭션이 컴퓨터 운영 체제의 메모리 할당 및 메모리 할당해제 서브루틴에 삽입된다. '559 특허는 RAS 생성기에 의한 리프레시 펄스의 수신을 금지시키는 것을 개시하고 있으나, '559 특허는 전체 DRAM 사이클 시간이 걸리지 않고서는 DRAM 액세스를 종료시킬 능력을 제공하지 않음에 주의하라. 따라서 '559 특허는 (특정한 상황하에서) RAS 신호를 DRAM에 게이팅하고, 언제 리프레시 동작이 수행되는지의 타이밍을 제어하는 방식과 관련되어 있다. '559 특허는 DRAM 내의 정보를 보다 신속히 액세스하는 것을 다루고 있지 않다. 즉, DRAM 성능에 관련되지 않는다.
현재 업계에서 진행되는 방향은 DRAM을 로직과 병합(merge)하는 것이다. 예를 들면, DRAM은 보다 조밀하고 제조하는 데 있어 보다 저가이므로, SRAM 대신에 DRAM을 사용하는 방식이 추구되고 있다. 그러나, 하나의 문제점은 SRAM이 DRAM으로 대체될 수 있도록 DRAM이 충분히 고속이어야 한다는 것이다.
병합된 DRAM/로직 애플리케이션에서 사용하고자 하는 DRAM 어레이 회로는 매우 높은 성능을 요구할 수 있으며, 이는 고속 정적 랜덤 액세스 메모리(SRAM) 대신에 사용하고자 하는 경우 특히 그러하다. 이러한 경우, DRAM/로직 애플리케이션에서 통상적인 DRAM 아키텍처가 사용되는 경우, 두가지 문제점이 발생한다. 첫번째는, DRAM이 다시 액세스될 수 있기 전에, DRAM 액세스를 중지(abort)시키는 데 전체 사이클을 필요로 한다는 것이다. 두번째로, 액세스를 위한 모든 행 동작이 스트로브 신호 RAS를 기초로 하여 순차적으로 수행될 것을 요구함으로써 성능이 제한된다는 것이다. 또한, RAS가 DRAM 액세스 사이클을 지나치게 빨리(prematurely) 트리거하는 문제점은 항상 존재하였다. 제어기는 메모리를 사변적으로 액세스하여 전체 DRAM 사이클을 날려 버릴 위험 부담을 갖든지(액세스된 어드레스가 다른 데이타를 보유하는 경우) 또는 데이타가 DRAM 어레이에 있다는 사실이 알려질 때까지 액세스를 개시하기 위해 대기하든지를 결정해야 한다.
알려진 DRAM 사양에 따른 전형적인 DRAM 칩의 사용 및 동작에 대해, DRAM 칩 메모리 어레이의 워드선 또는 일군의 워드선을 선택하는데 사용하기 위해 RAS 입력에 관한 어드레스가 DRAM 칩에 제공될 수 있다. 전형적으로, RAS 스트로브 신호가 수신될 때까지 어드레스 입력이 DRAM 칩에 제공될 수 있다. 따라서 DRAM 칩은 일단 RAS 스트로브가 수신되면 0의 설정 시간을 갖는다. 어드레스 입력은 RAS 스트로브를 수신할 때까지 변할 수 있다. RAS 스트로브의 수신시에, 어드레스 입력은 유효한 것으로 되고 어레이 액세스가 발생된다. RAS 스트로브가 발생하기 전에는 유효 어드레스 입력 정보에 의존할 수 없으므로, RAS 스트로브를 수신할 때까지는 통상적인 DRAM에 의해 어드레스 입력에 관한 어떤 동작도 수행될 수 없다. 통상적인 DRAM에 대해서는, RAS 스트로브만이 어드레스 입력이 유효하다는 것을 나타낸다. RAS 스트로브가 발생하기 이전의 임의의 시점에서는, 어드레스 입력은 유효하다는 사실이 보장되지 못한다.
또한, 통상적인 메모리 시스템에서, 메모리 제어기가 DRAM 태그 어레이를 탐색하여 DRAM 메모리내에 원하는 데이타가 존재하는지의 여부를 판정할 때까지 DRAM 메모리는 액세스되지 않는다. 따라서, 원하는 메모리의 어드레스가 이용 가능할 경우에도, 액세스는 개시되지 않는다. 메모리 제어기가 DRAM 태그 어레이를 탐색하고 이와 동시에 DRAM 메모리를 사변적으로 액세스하는 경우(즉, RAS 스트로브 신호를 송출하는 경우), DRAM 메모리로부터 데이타를 액세스하는 시간이 향상되나 DRAM 메모리 가용성이 훨씬 나빠지는 것을 감수해야 한다. DRAM 태그 어레이가 DRAM 메모리에 원하는 데이타가 없는 것으로 판정함으로 인해 DRAM이 성공적으로 액세스되지 않는 경우, DRAM 메모리 어레이가 다른 액세스 요구를 처리할 수 있도록 되기 전에 다수의 프로세서 사이클을 허비하게 된다. 따라서, 캐쉬가 90%의 적중률을 갖는 계층적인 메모리 시스템에서, DRAM 메모리를 성공적으로 액세스하지 못할 가능성이 90%에 근접하게 되고, 따라서 DRAM 메모리 가용성이 현저하게 감소되며 전력을 낭비하게 된다.
고속 캐쉬 애플리케이션은 CPU(52) 및 레벨 1(L1) SRAM(54)을 갖는 프로세서(51)를 포함하는 메모리 계층(50)을 사용하여 수행될 수 있다. 메모리 계층(50)은 레벨 2(L2) SRAM(56) 및 레벨 3(L3) DRAM(58)을 더 포함하며, L3 DRAM이 통상적인 DRAM이다. 예를 들면, 도 2의 메모리 계층을 참조하라. 도 2의 메모리 계층에서, 데이타 요구가 있는 경우, 메모리 제어기(60)는 적절한 태그 어레이 또는 영역 기술자를 사용하여 요구된 데이타가 SRAM(56) 또는 DRAM(58)에 있는지를 알기 위해 체크할 것이다. 요구된 데이타가 L2 SRAM(56)에 있는 경우, 본 명세서에서 기술된 바와 같은 성능의 장점을 성취하기 위해서는 DRAM(58)에 대한 액세스를 금지시키거나, 인터럽트시키거나, 또는 방지할 필요가 있다. DRAM(58)에 대한 액세스가 금지되지 않는 경우, 종래 기술의 각각의 DRAM(58)이 다시 액세스되도록 준비되거나 또는 사용 가능해지기 전에(즉, 다음에 발생되는 액세스를 위해) 하나의 완전한 DRAM 액세스 사이클동안 대기해야 한다. 따라서, 최소한, 하나의 완전한 DRAM 액세스 사이클(즉, 약 80-100㎱)동안 대기하거나 또는 다수의 프로세서 사이클(즉, 약 5㎱의 몇 배 정도)동안 대기해야 한다. 따라서, 종래 기술의 DRAM(58)에서는 고속 캐쉬 애플리케이션이 메모리 계층 시스템(50)을 최상의 최적 주파수로 동작시킬 수 없다.
계속해서 도 2를 참조하면, 캐쉬 메모리 제어기(60)에 프로세서(51)로부터의 데이타 요구가 주어지는 경우, 메모리 제어기(60)는 먼저 데이타가 존재하는 곳을 결정한다. 캐쉬 메모리 제어기(60)는 L2 캐쉬(56)(즉, SRAM) 및 L3 캐쉬 DRAM(58)에 대한 영역 기술자를 체크해야 한다. 종종, 메모리 제어기(60)는 이 두 곳을 동시에 체크할 것이다. SRAM(56)에 대해, SRAM은 휠씬 적은 어드레스 공간을 나타내므로 SRAM에 요구된 데이타가 있는지를 판정하는 체크에 대한 시간이 덜 걸리게 되어, 탐색을 하는데 걸리는 시간도 줄어들게 된다. 즉, SRAM내의 데이타에 대한 영역 기술자는 DRAM내의 데이타에 대한 영역 기술자보다 적으므로, SRAM에 대한 탐색이 보다 신속하게 행해진다. 이와 병렬적으로, DRAM(58)의 영역 기술자에 의해 탐색이 행해진다. 메모리 제어기(60)는 SRAM(56) 캐쉬에 데이타가 있는지에 관한 응답을 보다 일찍 수신하므로, 메모리 제어기(60)는 DRAM(58)에 대한 사변적인 액세스를 중지시킬 수 있다. DRAM에 대한 새로운 메모리 액세스가 개시될 수 있기 전에 전체 DRAM 사이클이 완료되어야 하므로 DRAM 메모리에 대한 액세스가 개시된 이후에 이러한 중지가 발생될 경우에는 불리한 면이 있다.
상기한 바와 같은 내용을 더 설명하면, 메모리 제어기(60)는 DRAM(58)의 기술자를 탐색하면서 요구된 데이타가 SRAM(56)에 있는지의 여부를 판정할 수 있다. SRAM(56)이 실패(miss)(즉, L2 캐쉬에 있지 않음)인 것으로 판정되고 요구된 데이타 어드레스가 DRAM(58)에 대한 영역 기술자에 있는 경우, 메모리 제어기(60)는 DRAM(58)으로 진행하여 액세스한다. 또한, 어드레스가 L2 캐쉬(56)에서 실패인 상태로 종료하고 DRAM(58)에 대한 영역 기술자에 있지 않은 것으로 판정되는 경우, 요구된 데이타가 존재하지 않으므로, 메모리 제어기(60)는 DRAM(58)에 대한 액세스를 송출하지 않기로 결정할 것이다. 그 대신에, 제어기(60)는 테이프, 하드 드라이브 또는 메모리 구조 계층의 상위에 있는 그외 가능한 몇몇 다른 위치로부터의 데이타에 대한 요구를 송출하는 보다 복잡한 작업으로 간다.
따라서 최상의 최적 주파수로 고속 캐쉬 애플리케이션을 동작시킬 뿐만 아니라, 향상된 DRAM 데이타 액세스 시간을 갖는 고속 캐쉬 DRAM/로직 애플리케이션에서 사용하기 위한 DRAM을 제공하는 것이 바람직하다.
본 발명의 목적은 DRAM에 대한 다수의 행 인에이블 방법, 보다 상세하게는, 이중 워드 인에이블을 사용하여 성능 향상을 성취하는 것이다.
본 발명에 따르면, 메모리 데이타 액세스를 위한 방법은, (ⅰ) 어레이에 저장된 데이타를 어드레싱하는 다수의 어드레스 데이타 신호를 제공하는 단계와, (ⅱ) 제 1 행 액세스 스트로브 (RAS) 신호를 송출하여 하나의 워드선 또는 워드선 세트를 선택하기 위한 어드레싱 데이타를 디코딩하는 단계, (ⅲ) 메모리 어레이에 데이타가 존재하는지를 판정한 후에 메모리 어레이를 액세스하도록 워드선 또는 워드선 세트를 구동하기 위해 제 2 행 액세스 스트로브 (RE2) 신호를 송출하는 단계를 포함한다.
또한 본 발명에 따르면, 이중 워드 인에이블 DRAM은 다수의 어드레스 버퍼에 접속된 어드데스 데이타를 수신하는 다수의 어드레스 입력을 포함한다. 어드레스 버퍼가 행 프리디코드 회로 및 잉여 행 디코드 회로에 모두 접속된다. 행 드라이버가 행 프리디코드 회로 및 DRAM 메모리 어레이 사이에 접속된다. 잉여 행 드라이버 회로가 잉여 행 디코드 회로 및 DRAM 어레이의 잉여 부분 사이에 접속된다. 감지 증폭기(S/A)와 비트 디코더 회로가 DRAM 어레이에 접속된다. 비트 디코더 회로가 데이타 I/O 버퍼에 접속된다. 행 어드레스 스트로브 (RAS) 신호를 수신하기 위해 제 1 워드 인에이블 입력이 제공된다. 제 1 워드 인에이블 입력은 어드레스 버퍼, 행 프리디코드 회로 및 잉여 행 디코드 회로에 접속되며, RAS 스트로브 신호는 어드레스 버퍼의 출력을 게이팅하고, 행 프리디코드 회로 및 잉여 행 회로를 인에이블하고 게이트팅하기 위한 것이다. 마지막으로, 제 2 워드 인에이블 신호 RE2를 수신하기 위해 제 2 워드 인에이블 입력이 제공된다. 제 2 워드 인에이블 입력은 감지 증폭기와 비트 디코더, 행 드라이버 및 잉여 행 드라이버에 접속되며, RE2 신호는 행 드라이버, 잉여 행 드라이버, 감지 증폭기와 비트 디코더의 각각의 출력을 게이팅하기 위한 것이다.
또한, 원하는 캐쉬 성능을 획득하기 위해 최적화된 캐쉬 동적 랜덤 액세스 메모리 집적 회로(DRAM IC)는 이중 워드 인에이블 메모리를 포함한다. 어드레스 입력을 수신하고 이들 버퍼링하기 위해 어드레스 버퍼가 제공되며, 어드레스 입력은 어드레싱되는 메모리 어레이의 특정 행 또는 행 세트에 대응한다. 행 프리디코더가 버퍼링된 어드레스 입력을 수신하고 이를 디코딩한다. 행 드라이버가 행 프리디코더의 출력에 응답하여 메모리 어레이의 어드레싱된 행 또는 행 세트를 활성화한다. 특정 어레이에 대해 요구된 바와 같이, 버퍼링된 어드레스 입력을 수신하고 이를 디코딩하기 위해 잉여 행 디코더가 제공된다. 또한, 잉여 행 드라이버는 잉여 행 디코더의 출력에 응답하여 요구된 바와 같은 메모리 어레이의 잉여 행을 활성화한다. 메모리 어레이의 어드레싱된 행으로부터 원하는 비트를 감지하고 증폭시키기 위해 감지 증폭기와 비트 디코더가 제공된다. 메모리 어레이를 액세스하는 제 1 워드 인에이블 부분을 개시하도록 캐쉬 DRAM IC에 제공된 RAS 신호를 수신하기 위해 제 1 워드 인에이블 행 어드레스 스트로브 (RAS) 입력이 제공된다. RAS 입력은 행 프리디코더, 잉여 행 디코더에 접속되며, 또한 이들의 각각의 출력을 게이팅하기 위한 것이다. 마지막으로, 메모리 어레이를 액세스하는 제 2 워드 인에이블 부분을 개시하도록 제 2 워드 인에이블 신호 RE2를 수신하기 위해 제 2 워드 인에이블 입력이 제공된다. 제 2 워드 인에이블 입력은 감지 증폭기와 비트 디코더, 행 드라이버, 잉여 행 드라이버에 접속되며, RE2 신호는 행 드라이버, 잉여 행 드라이버, 감지 증폭기와 비트 디코더의 각각의 출력을 게이팅하기 위한 것이다. 제 2 워드 인에이블 부분의 메모리 어레이에 요구된 데이타가 존재하는지를 판정하기 이전의 제 1 워드 인에이블 부분 동안, 행 프리디코더 출력 신호(즉, 행 드라이버 선택 신호)는 행 프리디코더 및 잉여 행 디코더 각각을 통해, 행 드라이버 및 잉여 행 드라이버를 사용할 수 있다. 이하 본 발명에 따른 방법이 또한 기술된다.
도 1은 종래 기술에서 알려진 표준 독립형 DRAM 칩을 개략적으로 도시하는 도면.
도 2는 종래의 DRAM 칩을 제 3 레벨 캐쉬 메모리로서 내장하는 캐쉬 메모리 시스템을 단순화하여 개략적으로 도시하는 도면.
도 3은 본 발명의 제 1 실시예에 따른 독립형 DRAM 칩을 개략적으로 도시하는 도면.
도 4는 본 발명의 독립형 DRAM 칩을 제 3 레벨 캐쉬 메모리로서 내장하는 캐쉬 메모리 시스템을 단순화하여 개략적으로 도시하는 도면.
도 5는 본 발명에 따른 제 1 워드 인에이블 및 제 2 워드 인에이블 신호의 타이밍도.
도 6은 본 발명의 제 2 실시예에 따른 독립형 DRAM 칩을 개략적으로 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
110 : 어드레스 버퍼 112 : 행 프리디코더
114 : 잉여 행 디코더 116 : 감지 증폭기와 비트 디코더
118 : 행 드라이버 120 : DRAM 어레이
122 : 잉여 행 드라이버 124 : 입/출력 버퍼
126 : 입/출력선 128,140,142 : 버퍼
전술한 내용 및 본 발명의 다른 특성 및 장점은 이하 예시되는 본 발명을 수행하기 위한 최상 모드의 바람직한 실시예로부터 명백해질 것이다. 이후의 설명에서, 첨부되는 도면을 참조하며, 각 도면에서 유사한 참조 부호는 유사한 부분을 식별하기 위해 사용된다.
본 발명에 따르면, 캐쉬 DRAM 집적 회로(IC)는 캐쉬 속도의 관점에서 원하는 캐쉬 성능을 획득하기 위한 고도의 최적화된 DRAM을 포함한다. 이러한 관점에서, 고유한 회로 인터페이스를 생성하도록 비표준 설계 방법이 사용된다. 이하 보다 상세하게 설명될 본 발명의 바람직한 실시예에 따라, 성능 향상이 획득된다.
종종 캐쉬 메모리 시스템에서는, 메모리 어레이에 액세스가 발생되기 훨씬 전에 어드레스가 유효하게 된다. 본 발명에 따르면, 캐쉬 DRAM IC는 이중 워드 인에이블 DRAM을 포함한다. 캐쉬 메모리 시스템 제어기가 DRAM을 실제로 액세스하기를 원하는지를 반드시 알지 못할 때에도, 이중 워드 인에이블 DRAM은 유익하게 입력 어드레스 비트를 사용한다. 본 발명에서, 이중 워드 인에이블 DRAM은 집적 L2(제 2 레벨)로 사용하는 것이 적합하다. 본 발명의 이중 워드 인에이블 DRAM은 DRAM의 메모리 어레이 내의 정보를 액세스하기 이전에 어드레스 정보를 사용한다는 점에서, 두 개의 행 인에이블 입력(혹은, 이중 워드 인에이블 입력)을 갖는 고속의 독립형 DRAM으로서 특징지워진다. 이후의 설명에서, "행" 및 "워드"란 용어는 번갈아 가며 사용되며 동일한 의미를 가짐에 주의해야 한다. 예를 들면, 이중 워드 인에이블 및 이중 행 인에이블은 동일한 의미를 갖는다. 다른 예로는 행 어드레스 또는 워드 어드레스, 행 디코드 또는 워드 디코드를 들 수 있다.
이제 도 3을 참조하면, 본 발명에 따른 DRAM(100)은 이중 워드 인에이블 아키텍처를 포함한다. 이중 워드 인에이블 아키텍처(100)는 어드레스 입력(102), RAS 입력(104), RE2 입력(106)(행 인에이블 #2) 및 CAS 입력(108)을 포함한다. 도 3의 DRAM(100)은 이하 기술하는 바와 같이 통상적인 DRAM(100)과는 상이하며, 특히 본 발명에 따른 DRAM이 두 개의 행 인에이블 제어 입력 RAS 및 RE2을 포함한다는 점에서 그러하다. 본 발명에 따른 이중 워드 인에이블 DRAM은 통상적인 DRAM과 유사한 방식으로 동작하지만, 본 발명은 기지(旣知)의 DRAM에 대한 개선책으로서, 명백히 그 연장선상에 있는 것은 아니다.
계속해서 도 3을 참조하면, 본 발명에 따른 DRAM(100)은 어드레스 입력(A0-An)(102)을 수신하는 어드레스 버퍼(110)를 더 포함한다. 버퍼링된 어드레스 입력이 행 프리디코더(112), 잉여 행 디코더(114), 감지 증폭기와 비트 디코더(116)에 제공된다. 행 프리디코더(112)는 행 드라이버(118)에 접속되고, 행 드라이버(118)는 메모리 어레이(120)에 접속된다. 잉여 행 디코더(114)는 잉여 행 드라이버(122)에 접속되고, 잉여 행 드라이버(122)는 메모리 어레이(120)에 접속된다. 감지 증폭기와 비트 디코더(116)는 메모리 어레이(120)와 데이타 I/O 버퍼(124) 사이에 접속된다. 데이타 I/O 버퍼(124)는 메모리 어레이(120)로부터 판독된 출력 데이타를 I/O선(126)상에 제공한다. 데이타 I/O 버퍼(124)는 메모리 어레이(120)에 기록될 데이타를 I/O선(126)상에서 수신한다. 판독/기록 신호 입력(도시되지 않음)은 판독 동작이나 또는 기록 동작이 수행되는지를 결정한다.
RAS 입력(104)은 버퍼(128)에 접속되고, 이 버퍼(128)는 어드레스 버퍼(110), 행 프리디코더(112), 잉여 행 디코더(114)의 각각의 인에이블 입력(130, 132, 134)에 접속된다. 버퍼링된 RAS 입력은 또한 논리 AND 게이트(136 및 138)에 제공된다. RE2 입력(106)은 버퍼(140)에 접속되고, 이 버퍼(140)는 논리 AND 게이트(136 및 138)에 또한 접속된다. RAS 입력 및 RE2 입력의 논리 AND 연산은 AND 게이트(138)를 통해 행 드라이버(118) 및 잉여 행 드라이버(122)를 각각의 인에이블 입력(140, 142)에서 인에이블시키는 데 사용된다. 또한, AND 게이트(136)의 출력은 감지 증폭기와 비트 디코더(116)를 인에이블시키는 데 사용된다. CAS 입력(108)은 버퍼(142)에 접속되고, 이 버퍼(142)는 감지 증폭기와 비트 디코더(116) 및 I/O 버퍼(124)에 또한 접속된다.
정적 메모리에 비해 DRAM의 사이클 시간의 성능 패널티가 매우 크므로, 전형적으로 캐쉬 애플리케이션에서는 DRAM이 잘 사용되지 않는다. DRAM이 캐쉬의 L1 유형으로서 사용하기에 충분히 고속이 아닌 것은 사실이나, DRAM은 L2 캐쉬 메모리 소자로서 사용되고 있다. 본 발명은 온칩 DRAM을 갖는 마이크로프로세서 코어 뿐만 아니라, 온칩 DRAM을 갖는 집적 캐쉬 칩에 매우 적합하다. 고성능 캐쉬 애플리케이션에서 DRAM을 사용하고자 할 때, 성능 및 사이클 시간은 극복하기 어려운 문제점이다. 특히, 본 발명은 DRAM 및 프로세서의 중앙 처리 장치(CPU) 사이에 두 개의 고속 정적 RAM이 존재하는 캐쉬 메모리 시스템에서 L3(제 3 레벨)로서 사용하는 것이다. 따라서 본 발명에 따른 DRAM(100)은 본 명세서에서 캐쉬로서 지칭되나, L3 메모리 위치는 메모리 계층에서 메인 메모리 위치로서 반드시 이해되어야 하는 것은 아니다. 도 4에 도시된 바와 같이, 메모리 계층(150)은 CPU(152) 및 레벨 1(L1) SRAM(154)을 갖는 프로세서(151)를 포함한다. 메모리 계층(150)은 레벨 2(L2) SRAM(156), 레벨 3(L3) DRAM(100), 메모리 제어기(160)를 또한 포함한다. 메모리 제어기(160)는 다수의 DRAM 태그 어레이 또는 영역 기술자를 저장하는 RAM 소자를 포함한다. 영역 기술자는, 예를 들면 입력 어드레스의 내용이 DRAM(100)에 저장되어 있는지의 여부를 판정하기 위해 사용된다.
프로세서(151)가 메모리 제어기(160)로부터 소정의 어드레스와 연관된 데이타를 요구할 때, 제어기(160)는 L2 영역 기술자 및 DRAM 영역 기술자에 질의한다. 메모리 제어기(160)가 데이타가 위치한 곳을 최종적으로 발견할 때까지, 메모리 제어기(160)는 L2 영역 기술자 및 DRAM 영역 기술자를 탐색한다. 따라서, 제어기(160)가 데이타가 있는 곳을 알기 이전에도, 프로세서(151)로부터 요구된 어드레스가 주어지므로 제어기(160)는 프로세서(151)가 찾고 있는 데이타의 어드레스를 실제로 알고 있다. 본 발명에 따르면, 이 데이타가 DRAM(100)에 있다는 것을 제어기(152)가 알기 이전에도, 지능적인 제어기는 이 어드레스를 DRAM(100)에 제공하므로, DRAM(100)에 실제로 데이타가 있는 경우 제어기가 대기하는 동안 DRAM(100)은 이 어드레스를 사용하여 영역 기술자로부터 데이타를 찾을 수 있다. 본 발명의 설계에서, DRAM(100)은 SRAM 및 논리 회로와 함께 단일 칩상에 집적될 수 있으며, 그 결과 DRAM(100)은 데이타 액세스 시간이 약 20 nm 이하의 오더를 갖는 초소형 고성능 DRAM이 될 수 있다. 본 발명에 따른 매우 빠른 속도의 이중 워드 인에이블 DRAM(100)은 바람직하게 특정 캐쉬 메모리 애플리케이션에서 SRAM을 대신하여 사용될 수 있다.
본 발명에 따르면, DRAM 어레이에서 워드선을 구동하기 이전에도, 입력 어드레스를 처리하여 절약되는 시간은 의도하는 행을 단지 디코딩하여 얻어지는 시간 이상으로 절약된다. 이 시간 절약에는 인입 어드레스가 결함이 있는 행의 하나인지의 여부를 디코딩하고 인입 어드레스에 대한 행 드라이버 대신에 잉여 행 드라이버로 대체하는 것이 또한 포함된다. 본 발명에 따르면, 시간 절약은 특정의 기술에 대해 약 2.5 내지 4 나노초의 오더를 갖는 시간인 것으로 판단되었다. 즉, 본 발명이 다른 기술에 적용되는 경우 특정의 시간 절약은 달라질 수 있다. 50㎱의 액세스 시간을 갖는 일반적인 DRAM을 생각할 때, 2.5 내지 4㎱의 시간 절약은 약 10% 보다 적은 시간 절약에 해당한다. 이 정도의 시간 절약은 본 발명에 의해 추구되는 종류의 구조적 변경을 보장하기에 충분할 수도 있고 충분하지 않을 수도 있다. 그러나, 10 내지 20㎱의 범위에서 동작하는 매우 빠른 속도의 DRAM의 경우, 2.5 내지 4㎱는 상당한 부분이 된다. 본 발명의 이중 워드 인에이블 접근법은 DRAM이 시스템에 데이타를 역으로 되돌려 주기 전에, 즉 데이타가 동기화되는 시스템에서 부가의 클럭 사이클 지연을 제거할 수 있다. 동기화된 시스템에서, 어레이로부터의 데이타가 하나의 클럭 에지에 의해 사용될 수 없는 경우, 데이타가 시스템에 다시 제공되기 전에 하나의 클럭 주기 전체동안 대기한다. 따라서, 수 나노초의 향상이라도 프로세서에 대해서는 현저한 향상, 즉 본 발명의 이중 워드 인에이블 DRAM을 사용하는 컴퓨터 시스템에서 사용하는 프로세서에 대한 데이타를 역으로 획득하는 관점에서의 향상을 의미할 수 있다. 따라서 본 발명에 따른 이중 워드 인에이블 DRAM(100)은 바람직하게 전술한 바와 같이, 향상된 메모리 어레이 데이타 액세스 시간을 제공한다.
본 발명에 따르면, 제 1 워드 인에이블 신호는 RAS 입력(104)을 통해 정규 및 잉여 워드선의 정규 및 잉여 워드선 어드레스를 디코딩하는 동작(즉, 리버퍼링, 디코딩 및 어드레스의 구동)을 제어한다. 어레이 액세스의 워드선을 제어하는 것은 RE2 입력(106)을 통한 별도의 워드 인에이블 제어 신호 RE2로 성취된다. 이러한 방식으로, DRAM(100)은 자신이 직접 DRAM 어레이(120)를 액세스하지 않고도 사변적으로 입력 어드레스 정보를 처리하는 것을 개시할 수 있다. 영역 기술자(즉, 태그 어레이)가 인입 어드레스와 일치하는 것으로 판정되면, 태그 어레이는 DRAM(100)에 데이타가 존재함을 표시한다. DRAM(100)에 대한 태그 어레이 또는 영역 기술자가 DRAM(100)에 실제로 데이타가 있음을 나타내는 것으로 판정되면, 메모리 제어기(160)의 적절한 논리 회로에 의해 RE2 신호가 송출되고 DRAM(100)은 대응하는 데이타를 얻고자 DRAM 어레이(120)에 대한 액세스를 계속 처리한다. 그러나, DRAM 어레이(120)로부터 대응하는 데이타를 획득하기 위해 처음부터 새로운 어드레스로 새로운 DRAM 액세스를 개시하는 대신에, 제 2 워드 인에이블 RE2 신호에 의한 DRAM 액세스는 디코딩된 워드선 또는 잉여 워드선으로 개시되고 적절한 드라이버를 직접 활성화한다. 바람직하게 DRAM 액세스는 RAS 입력(104)을 통한 제 1 워드 인에이블 RAS 신호에 의해 개시하는 헤드(head)를 획득하였다. 따라서, 적어도 제 2 워드 인에이블 RE2 신호가 송출된 시간으로부터, 전체 DRAM 액세스를 대기하지 않고, 전체 DRAM 액세스 시간 - 버퍼 및 디코드 시간 정도의 시간동안 대기하여 약 2.5 내지 4㎱의 시간 절약이 가능해진다.
전술한 바와 같이, 리프레시와 관계가 없는 DRAM 어레이 액세스 시간의 성능 향상은, 두 개의 워드 인에이블 입력(104 및 106)을 사용하여 초기의 행 어드레스를 사용함으로써 최종적으로 앞으로 진행하여 DRAM 어레이(120)를 액세스하는 것으로 결정이 이루어지는 경우, 다른 경우보다 신속히 데이타가 다시 제공될 수 있다. 또한, 본 발명에 따른 두 개의 행 인에이블 입력(104 및 106)을 갖는 이중 워드 인에이블 DRAM(100)은 정규 및 잉여 어레이 액세스와 연관된 문제점을 극복한다. 따라서 본 발명은 전술한 바와 같은 특정의 상황하에서 초기의 행 어드레스 가용성을 이용하여 다른 경우보다 빨리 데이타가 프로세서에 다시 제공될 수 있게 된다.
본 발명은 DRAM 액세스가 사변적인 경우 사이클 시간을 더 감소시키기 위한 것이다. 본 발명에 따라, 프로세서(151)가 어드레스와 연관된 데이타를 요구하는 경우, 제어기(160)는 SRAM(156)을 사변적으로 액세스할 수 있고, 적어도 DRAM(100)의 태그 어레이를 병렬적으로 탐색하는 것을 개시할 수 있다. 메모리 제어기(100)는 SRAM(156)에 데이타가 있는지의 여부에 관해 비교적 신속하게 응답할 수 있으므로, DRAM(100)에 대한 임의의 불필요한 액세스는 바람직하게 제 2 워드 인에이블 RE2 신호를 송출하지 않음으로써 금지될 수 있다.
본 발명에 따르면, DRAM(100)에서, DRAM 어레이(120)의 워드선 또는 워드선군을 액세스하는지의 여부를 표시하는 영역 기술자로부터의 결정이 이루어지기 전에 입력 어드레스의 버퍼링 및 디코딩이 개시된다. 영역 기술자는 제 2 워드 인에이블 RE2 신호의 생성을 제어하므로, 이러한 결정이 이루어질 때까지 DRAM(100)의 전체 액세스는 이루어지지 않는다. 그러나, 본 발명의 이중 워드 인에이블 DRAM(100)은 바람직하게 DRAM(100)에 요구된 데이타가 있는지를 판정하는 때에 DRAM(100) 외부로 데이타를 제공하는데 시간을 유용하게 절약하는 행 어드레스의 초기 프로세싱을 개시한다.
첫번째 상황에서, 제 1 워드 인에이블 RAS 신호 또는 입력(104)을 수신한 결과로 행 어드레스의 프로세싱은 개시되었으나, 영역 기술자는 DRAM(100)에서 데이타가 사용불가능함(즉, DRAM에 데이타가 존재하지 않음)을 나타내는 것으로 판정될 수 있다. 이러한 상황에서, 입력(104)상의 제 1 워드 인에이블 신호를 사용하여, DRAM(100)의 어드레스 디코딩 및 잉여 행 디코딩 회로(112 및 114)를 각각 액세스한 복구 시간은 약 6㎱ 정도이다. 예를 들면, 도 5의 타이밍도를 참조하라. 이것은 사변적인 액세스 및 실패를 가정하여, 표준 DRAM의 전체 RAS 사이클에 대한 복구 시간이 약 80 내지 100㎱일 수 있는 표준 DRAM을 사용하는 시스템과는 대조적이다. 본 발명의 다른 장점은 어드레스의 사변적인 디코드의 발생시에, 즉 행 어드레스 및 잉여 행 어드레스의 버퍼링 및 디코딩시에 생기는데, RE2 스트로브를 생성하지 않는 때에도 여전히 중지되지 않으면, DRAM(100)은 입력 어드레스의 프로세싱을 개시하도록 약 6㎱ 동안 다시 사용할 수 있다는 점이다. 표준 DRAM의 경우, 고속 액세스를 위한 유일한 방법은 칩 전체를 사변적으로 액세스함으로써, 일단 표준 DRAM이 요구된 데이타를 갖지 않는 것으로 판정되면, 표준 DRAM이 약 100㎱ 동안 다시 사용될 수 없도록 하는 것이다.
본 발명에 따르면, 제 1 행 인에이블 RAS 입력은 DRAM 태그 메모리 제어기(160)가 DRAM(100) 메모리에 원하는 데이타가 있는지의 여부를 판정하기 전에 활성화된다. 따라서, DRAM(100)의 메모리 어레이(120)에 데이타가 존재하지 않는 경우, DRAM의 행 어드레스 및 행 디코드 회로(112 및 114)만이 리세트되어야 한다. 행 어드레스 및 행 디코드 회로의 리세팅은 단일 프로세서 사이클보다 작은 시간에 행해질 수 있다. 따라서, 본 발명의 다른 장점은 제 1 행 인에이블 RAS 입력(104)만이 사변적으로 활성화되고 리세트되는 경우 DRAM 메모리의 가용성이 훨씬 증대된다는 점이다.
제 2 워드 인에이블 RE2 신호는 종래의 RAS 스트로브의 발생에 대해 업계에서 표준인 기지의 논리 회로를 사용하여 메모리 제어기(140)로부터 생성된다. 즉, 논리 회로는 DRAM 태그 어레이 또는 영역 기술자를 탐색하여 DRAM에 특정 어드레스가 있는지의 여부를 확인한다. 제 2 워드 인에이블 RE2 신호는, 가령 DRAM(100) 액세스 요구 등의 메모리 제어기(160)로부터의 다른 요구와 결합될 수 있다. 본질적으로, 논리 회로는 입력(106)상에서 제 2 워드 인에이블 RE2 신호를 송출하기 전에 DRAM 태그 어레이 또는 영역 기술자를 주시하여 본 발명에 따른 DRAM(100)의 액세스를 용이하게 한다.
따라서 본 발명에 따른 DRAM(100)은 하나의 행 인에이블 입력이 아니라, 두 개의 행 인에이블 입력(104 및 106)을 각각 갖는다. 두 개의 워드 인에이블 입력은 RAS 입력 및 RE2 입력을 각각 포함한다. 제 1 워드 인에이블 RAS 입력(104)은 행 프리디코더(112)로 진행하는 어드레싱을 제어하여, 행 드라이버 회로(118)의 입력에서 어드레스가 효과적으로 준비 상태로 된다. 그러나, 행 드라이버 회로(118)는 제 2 워드 인에이블 RE2 신호가 송출될 때까지 인에이블되지 않을 것이다. 따라서, DRAM(100)은 바람직하게 어레이(120)의 특정 행을 액세스하도록 사전에 준비된다. 그러나, 입력(106)상에서 제 2 워드 인에이블 RE2 신호가 송출되어 수신될 때까지 어레이(120)의 실질적인 액세싱은 발생되지 않는다. 따라서, 본 발명의 성능 장점은 바람직하게 고속 캐쉬 애플리케이션에서 사용된 바와 같은 DRAM(100) 속도의 관점에서 얻어진다.
본 발명의 방법 및 장치에서 하나의 중요한 특징은, 메모리 제어기(160)에 의해 시스템이 데이타를 요구하는 경우, DRAM 어레이(120)가 원하는 데이타를 포함하는 것으로 판정되기 이전에도, DRAM 어레이(120)가 행 어드레스를 사용할 수 있다는 점이다. 요구된 데이타가 특정 DRAM(100)에 존재하는 것으로 판정한 때에 제 2 워드 인에이블 RE2 신호가 송출된다. 입력(106)을 통한 제 2 워드 인에이블 RE2 신호는 정규 워드선 드라이브, 잉여 워드선 드라이브, 비트선 감지, 열 디코딩을 위한 각각의 회로를 활성화한다.
도 5를 참조하면, 제 2 워드 인에이블 RE2 신호를 사용하는 회로의 시뮬레이터 분석은 기지의 독립형 DRAM 칩의 단순한 행 액세스에 비해 잠재적인 Trac액세스의 향상이 현저한(즉, 2.5㎱ 오더의 액세스) 것으로 도시하였다. (도 5에서 참조 부호(101)로 도시된 바와 같이) 액세스 사이클이 취소되고 제 2 워드 인에이블 RE2 신호가 활성화되지 않는 경우, 본 발명의 이중 워드 인에이블 DRAM 칩(100)은 전형적인 DRAM의 단순한 행 액세스에 대해 80-100㎱가 필요했던 것에 비해 제 1 워드 인에이블 RAS 신호의 수신으로부터 6㎱ 혹은 그 이하로도 얻을 수 있을 것이다. 중지 복구(abort recorvery)는 약 6㎱ 이하의 오더를 갖는다.
본 발명의 다른 장점은 상기한 바와 같이 캐쉬 실패의 경우 전체 어레이 액세스가 발생되지 않기 때문에, 사변적인 경우에 대한 전력 소비가 낮다는 점이다.
이제 도 6을 참조하면, 본 발명에 따른 다른 방법 및 장치는 다음과 같은 차이점을 제외하면 제 1 실시예와 유사하다. 도 6에 도시된 바와 같은 다른 실시예에서, 디코더(112 및 114)는 내내 활성으로 유지된다. 제 1 워드 인에이블 RAS 신호는 입력(104)에서 수신되어 DRAM 칩(170)상의 결정 논리 회로(172)를 통해 라우팅된다. 논리 회로(172)는 제 1 실시예에 대해 기술된 것과 유사하며, 논리 회로(172)는 제 2 워드 인에이블 RE2 신호를 라인(174)상으로 송출한다. 또한, 도 6은 이중 행 인에이블 아키텍처를 갖는 본 발명에 따른 독립형 이중 워드 인에이블 DRAM 칩(170)의 제 2 실시예를 도시한다. 본 발명에 따른 이중 행 인에이블 아키텍처는 바람직하게 워드선 활성화로부터의 액세스 시간을 감소시키기 위해 워드선을 활성화하기 이전에 행 어드레스 데이타를 사용한다. 또한, 이중 워드 인에이블 신호는 행 어드레스 데이타의 초기 프로세싱(early processing)을 인에이블시키도록 사용된다.
도 3에 도시된 바와 같은 본 발명의 구현은 정규 RAS 스트로브 제어 입력 및 여분의 제어 입력 RE2을 필요로 한다. 본 명세서에서 RAS는 제 1 워드 인에이블 신호라 지칭되었다. 본 명세서에서 RE2는 제 2 워드 인에이블 신호라 지칭되었다. 도 6에 도시된 바와 같은 본 발명의 다른 실시예의 구현은 도 3의 구현에 비해 약간 큰 전력 소비를 초래하나, 제 2 실시예는 본 발명의 독립형 DRAM 칩(170)에 의해 얻어지는 더 증가된 액세스 시간의 관점에서 받아들일 만한 절충안일 수도 있다.
본 발명에 따른 이중 워드(또는 지연 행) 인에이블 방법 및 장치는 또한 다중뱅크 DRAM과도 잘 동작할 수 있다. 다중뱅크 DRAM의 모든 뱅크는 동시에 활성화될 수 있으나, 워드선이 활성화되는 것을 포함하지 않는다. 각각의 뱅크에 대한 제 2 행 인에이블 RE2 입력 제어에 따라, 태그 어레이 DTAG 결과는 적절한 뱅크에 대해서만 원하는 행 액세스의 나머지를 지속하는데 사용될 수 있다.
따라서 본 발명은 성능 향상이 이루어지는 메모리 어레이에 대한 워드 디코딩 방안을 제공한다. 즉, 본 발명은 바람직하게 보다 고속의 어레이 액세스 시간 trac을 제공한다. 본 발명은 취소된 액세스시에 DRAM의 고속 복구를 또한 제공하며, 후속의 DRAM 칩 액세스 이전에 전형적인 최소의 DRAM 사이클 시간 trac이 충족될 필요가 없다. 이러한 장점은 상기한 바와 같은 두 개의 행 액세스 인터페이스 제어를 사용하여 얻어진다.
본 발명에 따르면, 행 어드레스 프로세싱은 바람직하게 DRAM 어레이를 활성화시키지 않고, 즉 도 3과 관련하여 기술된 바와 같이 제 2 행 인에이블 RE2 신호 입력을 보류시킴으로써 개시된다. 도 6에 도시된 실시예는 게이팅되지 않은 정적 어드레스 버퍼링, 행 디코딩, 잉여 비교 로직 및 워드 드라이버를 직접 게이팅하는 제 2 행 인에이블 RE2 신호를 갖는 DRAM을 활성화시키지 않고 행 어드레스 프로세서를 개시하는 것을 또한 성취할 수 있다. 따라서, 전형적인 DRAM 액세스의 초기 부분은 불필요하게 전체 DRAM 사이클의 시간 패널티를 요하지 않고 종료될 수 있다. 이것은 통상적인 DRAM과는 대조적이다. 본 발명은 병합 로직/DRAM 애플리케이션에 매우 적당하며, 특히 매우 고속의 DRAM이 캐쉬로서 사용된다. 본 발명은 SRAM 캐쉬에 대한 DRAM 대체물로서 또한 적당하다.
본 발명은 병합 로직/DRAM 애플리케이션에서 전체 DRAM 액세스의 사이클 시간 패널티를 요하는 문제점에 대해 창조적인 해결책을 제공한다. 본 발명은 약 10개의 스테이지에서 DRAM 메모리 어레이를 액세스하는 경우에 생기는 다수의 로직 게이트의 지연을 절약하고, 통상적인 DRAM 아키텍처에 대해 적용되는 경우에는 보다 더 지연을 절약하게 된다.
본 발명에 따른 일 실시예에서, 데이타가 유효하다는 결정에 기초하여 게이팅으로 워드 드라이버를 제어하도록 제 2 워드 인에이블 RE2 신호가 생성된다. 다른 실시예에서, 제 1 워드 인에이블 RAS 신호와 독립적인 어드레스 변화에 응답하는 어드레스 참/보수 T/C 및 디코드 회로에 대한 정적 회로 및 상기한 바와 같이 워드 디코더를 개시하는 제 2 워드 인에이블 RE2를 제어하는 제어 로직과 연관된 워드 드라이버를 트리거하도록 제 2 워드 인에이블 RE2 신호가 사용된다. 본 발명의 원리는, 특히 캐쉬 환경에서 DRAM 성능을 증대시키는 것이다. 표준 DRAM에서 RAS 신호의 개시를 지연시키는 것만으로는 어떤 성능의 향상도 초래되지 않는다.
본 발명의 제 2 실시예에서, 워드 디코드 경로를 통해 게이팅되지 않은 '핫(hot)' 어드레스 경로를 허용하는 DRAM 아키텍처가 제공된다. 어드레스 버스가 변화할 때마다 특정한 양의 전력이 소비되나, 캐쉬 환경에서 사용하는 성능의 향상이 획득된다.
본 발명은 바람직하게 필요에 따라, 전체 DRAM 사이클을 피하는 RAS 클럭을 사용하여 DRAM 사이클을 금지시킨다. 캐쉬 애플리케이션에서, 디렉토리에는, 예를 들면 다수의 영역 기술자를 제공하는 RAM 메모리 소자가 포함된다.
본 발명의 장점은 약 2.5㎱의 고속의 액세스 시간을 획득한다는 점이다. 이것은 DRAM 칩을 액세스하는 처음 두 개의 기능부를 통해 어드레스를 전파하도록 함으로써 성취된다.
본 발명은 특정의 실시예를 참조하여 도시되고 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 형태 및 세부사항에 있어 다양한 변경이 이루어질 수 있고, 본 명세서에서 특히 기술된 실시예 이외의 본 발명의 다른 실시예는 청구 범위에 의해서만 제한되는 바와 같은 본 발명의 정신 및 범위를 벗어나지 않고 구현될 수 있음을 이해할 것이다. 예를 들면, 본 발명에 따른 이중 워드 인에이블 DRAM은 메인 메모리 시스템에서 마찬가지로 사용될 수 있다.
상기한 바와 같은 본 발명에 따르면, 캐쉬 메모리 시스템에서 캐쉬 메모리로서 사용되는 동적 랜덤 액세스 메모리로서, 최상의 최적 주파수로 고속 캐쉬 애플리케이션을 동작시키고, 향상된 DRAM 데이타 액세스 시간을 갖는 고속 캐쉬 DRAM/로직 애플리케이션에서 사용하는 DRAM이 제공된다.

Claims (23)

  1. 동적 랜덤 액세스 메모리(DRAM)에서 메모리 데이타를 액세스하기 위한 방법에 있어서,
    ① DRAM 메모리 어레이에 저장된 데이타의 워드선을 어드레싱하는 다수의 어드레스 데이타 신호를 제공하는 단계와,
    ② 상기 메모리 어레이 내의 디코딩된 워드선을 액세스하기 위한 준비로서 제 1 행 액세스 스트로브 (RAS) 신호를 송출하여 상기 어드레스 데이타 신호의 디코딩을 개시하는 단계와,
    ③ 상기 디코딩된 어드레스 데이타를 상기 메모리 어레이로 이송하기 위해 상기 제 1 RAS 신호 다음에 제 2 행 액세스 스트로브 (RE2) 신호를 송출하여, 상기 메모리 어레이에서 이중 행 인에이블 액세스를 용이하게 하는 단계를 포함하는
    메모리 데이타 액세스 방법.
  2. 제 1 항에 있어서,
    상기 제 1 RAS 신호 다음에 상기 메모리 어레이에 데이타가 존재하는지의 여부를 판정한 후에, 상기 제 2 행 액세스 스트로브 (RE2) 신호가 송출되는 메모리 데이타 액세스 방법.
  3. 동적 랜덤 액세스 메모리 내의 메모리 데이타를 액세스하기 위한 방법에 있어서,
    ① 어드레스 입력을 수신하고 디코딩하는 수단을 제공하는 단계 ― 상기 어드레스 입력은 DRAM 메모리 어레이 내에 저장된 데이타의 워드선의 어드레스에 대응하고, 상기 수신 및 디코딩 수단은 상기 메모리 어레이 내의 디코딩된 워드선에 대한 준비로 상기 어드레스 입력을 디코딩함 ― 와,
    ② 제 1 행 액세스 스트로브 (RAS) 신호를 수신하는 제 1 워드 인에이블 입력을 제공하는 단계와,
    ③ 상기 RAS 신호에 응답하여, 제 2 행 액세스 스트로브 (RE2) 신호에 대응하는 제 2 워드 인에이블 신호를 생성하고, 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하는 단계─상기 RE2 신호 생성 단계는 상기 RE2 신호를 생성하기 이전에 상기 메모리 어레이에 데이타가 존재하는지의 여부를 판정하는 단계를 더 포함하여, 상기 메모리 어레이 내의 데이타의 이중 워드 인에이블 액세스를 용이하게 함─ 를 포함하는
    메모리 데이타 액세스 방법.
  4. 이중 워드 인에이블 동적 랜덤 액세스 메모리에 있어서,
    ① 메모리 어레이와,
    ② 어드레스 입력을 수신하여 디코딩하는 수단─상기 어드레스 입력은 상기 메모리 어레이 내에 저장된 데이타의 워드선 어드레스에 대응함─과,
    ③ 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하고 상기 디코딩된 데이타의 워드선을 액세스하는 수단과,
    ④ 제 1 행 액세스 스트로브 (RAS) 신호에 응답하며, 또한 상기 메모리 어레이 내의 데이타의 상기 디코딩된 워드선을 액세스하는 것에 대한 준비로, 상기 어드레스 수신 및 디코딩 수단에 의해 상기 RAS 신호를 수신하고 상기 어드레스 입력의 디코딩을 인에이블링하는 제 1 워드 인에이블 수단과,
    ⑤ 상기 제 1 RAS 신호의 수신 이후에, 상기 이송 및 액세싱 수단에 의해 제 2 행 액세스 스트로브 (RE2) 신호를 수신하고 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하는 것을 인에이블링하여, 상기 메모리 어레이 내의 데이타의 이중 워드 인에이블 액세스를 용이하게 하는 제 2 워드 인에이블 수단을 포함하는
    이중 워드 인에이블 동적 랜덤 액세스 메모리.
  5. 제 4 항에 있어서,
    상기 수신 및 디코딩 수단은,
    상기 어드레스 입력을 수신하는 어드레스 버퍼와,
    상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와,
    기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  6. 제 4 항에 있어서,
    상기 이송 및 액세싱 수단은,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 소정의 워드선을 구동시키는 행 드라이버와,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 소정의 잉여 워드선을 구동시키는 잉여 행 드라이버와,
    구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  7. 제 4 항에 있어서,
    상기 제 2 워드 인에이블 수단은 논리 AND 게이트를 포함하고, 상기 논리 AND 게이트는 상기 RAS 신호 및 상기 RE2 신호를 수신하고 상기 RAS 신호 및 상기 RE2 신호에 따라 출력 인에이블 신호를 또한 제공하는 입력을 가지며, 상기 출력 인에이블 신호는 상기 RAS 신호 및 상기 RE2 신호에 따라 상기 이송 및 액세싱 수단을 인에이블하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  8. 제 4 항에 있어서,
    상기 수신 및 디코딩 수단은 상기 어드레스 입력을 수신하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와, 기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하고,
    상기 이송 및 액세싱 수단은 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동시키는 행 드라이버와, 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동시키는 잉여 행 드라이버와, 구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하며,
    상기 제 2 워드 인에이블 수단은 논리 AND 게이트를 포함하고, 상기 논리 AND 게이트는 상기 RAS 신호 및 상기 RE2 신호를 수신하고 상기 RAS 신호 및 상기 RE2 신호에 따라 출력 인에이블 신호를 또한 제공하는 입력을 가지며, 상기 출력 인에이블 신호는 상기 RAS 신호 및 상기 RE2 신호에 따라 상기 이송 및 액세싱 수단을 인에이블하는
    이중 워드 인에이블 동적 랜덤 액세스 메모리.
  9. 이중 워드 인에이블 동적 랜덤 액세스 메모리에 있어서,
    ① 메모리 어레이와,
    ② 어드레스 입력을 수신하여 디코딩하는 수단─상기 어드레스 입력은 상기 메모리 어레이 내에 저장된 데이타의 워드선 어드레스에 대응하고, 상기 수신 및 디코딩 수단은 상기 메모리 어레이의 디코딩된 워드선을 액세스하는 것에 대한 준비로 상기 어드레스 입력을 디코딩하도록 인에이블됨─과,
    ③ 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이에 이송하고 상기 디코딩된 데이타의 워드선을 액세스하는 수단과,
    ④ 제 1 행 액세스 스트로브 (RAS) 신호를 수신하는 제 1 워드 인에이블 입력 수단과,
    ⑤ 상기 RAS 신호에 응답하여 제 2 워드 인에이블 신호를 생성하는 수단─상기 제 2 워드 인에이블 신호는 제 2 행 액세스 스트로브 (RE2) 신호에 대응하며, 상기 이송 및 액세싱 수단은 상기 제 2 RE2 신호에 응답하여 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이에 이송하도록 인에이블되어, 상기 메모리 어레이 내의 데이타의 이중 워드 인에이블 액세스를 용이하게 함─ 을 포함하는
    이중 워드 인에이블 동적 랜덤 액세스 메모리.
  10. 제 9 항에 있어서,
    상기 RE2 신호 생성 수단은 상기 RE2 신호를 생성하기 이전에 상기 메모리 어레이 내에 데이타가 존재하는지의 여부를 판정하는 수단을 더 포함하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  11. 제 9 항에 있어서,
    상기 수신 및 디코딩 수단은,
    상기 어드레스 입력을 수신하는 어드레스 버퍼와,
    상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와,
    기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  12. 제 9 항에 있어서,
    상기 이송 및 액세싱 수단은,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동하는 행 드라이버와,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동하는 잉여 행 드라이버와,
    구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는 이중 워드 인에이블 동적 랜덤 액세스 메모리.
  13. 제 9 항에 있어서,
    상기 RE2 신호 생성 수단은 상기 RE2 신호를 생성하기 이전에 상기 메모리 어레이에 데이타가 존재하는지의 여부를 판정하는 수단을 더 포함하고,
    상기 수신 및 디코딩 수단은 상기 어드레스 입력을 수신하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와, 기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하며,
    상기 이송 및 액세싱 수단은 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 소정의 워드선을 구동시키는 행 드라이버와, 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 소정의 잉여 워드선을 구동시키는 잉여 행 드라이버와, 구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는
    이중 워드 인에이블 동적 랜덤 액세스 메모리.
  14. 이중 워드 인에이블 동적 랜덤 액세스 메모리를 갖는 캐쉬 메모리 시스템에 있어서,
    ① 메모리 어레이와,
    ② 어드레스 입력을 수신하여 디코딩하는 수단─상기 어드레스 입력은 상기 메모리 어레이 내에 저장된 데이타의 워드선 어드레스에 대응함─과,
    ③ 디코딩된 워드선 어드레스를 상기 메모리 어레이에 구동하고 상기 디코딩된 데이타의 워드선을 액세스하는 수단과,
    ④ 제 1 행 액세스 스트로브 (RAS) 신호에 응답하고, 또한 상기 메모리 어레이 내의 데이타의 상기 디코딩된 워드선을 액세스하는 것에 대한 준비로서, 상기 어드레스 수신 및 디코딩 수단에 의해 상기 RAS 신호를 수신하고 상기 어드레스 입력의 디코딩을 인에이블링하는 제 1 워드 인에이블 수단과,
    ⑤ 상기 제 1 RAS 신호의 수신 이후에, 상기 이송 및 액세싱 수단에 의해 제 2 행 액세스 스트로브 (RE2) 신호를 수신하고 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하는 것을 인에이블링하여, 상기 메모리 어레이 내의 데이타의 이중 워드 인에이블 액세스를 용이하게 하는 제 2 워드 인에이블 수단을 포함하는
    캐쉬 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 수신 및 디코딩 수단은,
    상기 어드레스 입력을 수신하는 어드레스 버퍼와,
    상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와,
    기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하는 캐쉬 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 이송 및 액세싱 수단은,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동하는 행 드라이버와,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동하는 잉여 행 드라이버와,
    구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는 캐쉬 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 제 2 워드 인에이블 수단은 논리 AND 게이트를 포함하고, 상기 논리 AND 게이트는 상기 RAS 신호 및 상기 RE2 신호를 수신하고 상기 RAS 신호 및 상기 RE2 신호에 따라 출력 인에이블 신호를 또한 제공하는 입력을 가지며, 상기 출력 인에이블 신호는 상기 RAS 신호 및 상기 RE2 신호에 따라 상기 이송 및 액세싱 수단을 인에이블하는
    캐쉬 메모리 시스템.
  18. 제 14 항에 있어서,
    상기 수신 및 디코딩 수단은 상기 어드레스 입력을 수신하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와, 기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하고,
    상기 이송 및 액세싱 수단은 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동시키는 행 드라이버와, 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동시키는 잉여 행 드라이버와, 구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하며,
    상기 제 2 워드 인에이블 수단은 논리 AND 게이트를 포함하고, 상기 논리 AND 게이트는 상기 RAS 신호 및 상기 RE2 신호를 수신하고 상기 RAS 신호 및 상기 RE2 신호에 따라 출력 인에이블 신호를 또한 제공하는 입력을 가지며, 상기 출력 인에이블 신호는 상기 RAS 신호 및 상기 RE2 신호에 따라 상기 이송 및 액세싱 수단을 인에이블하는
    캐쉬 메모리 시스템.
  19. 이중 워드 인에이블 동적 랜덤 액세스 메모리를 갖는 캐쉬 메모리 시스템에 있어서,
    ① 메모리 어레이와,
    ② 어드레스 입력을 수신하여 디코딩하는 수단─상기 어드레스 입력은 상기 메모리 어레이 내에 저장된 데이타의 워드선 어드레스에 대응하고, 상기 수신 및 디코딩 수단은 상기 메모리 어레이의 디코딩된 워드선을 액세스하는 것에 대한 준비로서 상기 어드레스 입력을 디코딩하도록 인에이블됨─과,
    ③ 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하고 상기 디코딩된 데이타의 워드선을 액세스하는 수단과,
    ④ 제 1 행 액세스 스트로브 (RAS) 신호를 수신하는 제 1 워드 인에이블 입력 수단과,
    ⑤ 상기 RAS 신호에 응답하여 제 2 워드 인에이블 신호를 생성하는 수단─상기 제 2 워드 인에이블 신호는 제 2 행 액세스 스트로브 (RE2) 신호에 대응하고, 상기 이송 및 액세싱 수단은 상기 제 2 RE2 신호에 응답하여 상기 디코딩된 워드선 어드레스를 상기 메모리 어레이로 이송하도록 인에이블되어, 상기 메모리 어레이 내의 데이타의 이중 워드 인에이블 액세스를 용이하게 함─을 포함하는
    캐쉬 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 RE2 신호 생성 수단은 상기 RE2 신호를 생성하기 이전에 상기 메모리 어레이에 데이타가 존재하는지의 여부를 판정하는 수단을 더 포함하는 캐쉬 메모리 시스템.
  21. 제 19 항에 있어서,
    상기 수신 및 디코딩 수단은,
    상기 어드레스 입력을 수신하는 어드레스 버퍼와,
    상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와,
    기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하는 캐쉬 메모리 시스템.
  22. 제 19 항에 있어서,
    상기 이송 및 액세싱 수단은,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동시키는 행 드라이버와,
    상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동시키는 잉여 행 드라이버와,
    구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는 캐쉬 메모리 시스템.
  23. 제 19 항에 있어서,
    상기 RE2 신호 생성 수단은 상기 RE2 신호를 생성하기 이전에 상기 메모리 어레이에 데이타가 존재하는지의 여부를 판정하는 수단을 더 포함하고,
    상기 수신 및 디코딩 수단은 상기 어드레스 입력을 수신하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 행 프리디코더와, 기설정된 잉여 디코딩에 따라 상기 어드레스 버퍼의 출력을 수신하고 상기 어드레스 입력을 디코딩하는 잉여 행 디코더를 포함하며,
    상기 이송 및 액세싱 수단은 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 워드선을 구동시키는 행 드라이버와, 상기 메모리 어레이에 접속되어 상기 디코딩된 워드선에 따라 원하는 잉여 워드선을 구동시키는 잉여 행 드라이버와, 구동된 워드선의 원하는 비트를 출력하는 감지 증폭기와 비트 디코더를 포함하는 캐쉬 메모리 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044437A (en) * 1997-11-12 2000-03-28 Intel Corporation Method for generating and transferring redundancy bits between levels of a cache memory hierarchy
KR100310538B1 (ko) * 1998-05-29 2001-12-17 박종섭 리던던시 회로
US6578110B1 (en) * 1999-01-21 2003-06-10 Sony Computer Entertainment, Inc. High-speed processor system and cache memories with processing capabilities
US7281168B1 (en) 2000-03-03 2007-10-09 Intel Corporation Failover architecture for local devices that access remote storage
US20020191603A1 (en) * 2000-11-22 2002-12-19 Yeshik Shin Method and system for dynamic segmentation of communications packets
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4682281A (en) * 1983-08-30 1987-07-21 Amdahl Corporation Data storage unit employing translation lookaside buffer pointer
US4596004A (en) * 1983-09-14 1986-06-17 International Business Machines Corporation High speed memory with a multiplexed address bus
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
JPS63240657A (ja) * 1987-03-28 1988-10-06 Toshiba Corp 記憶保護装置
JPH01154261A (ja) * 1987-12-11 1989-06-16 Toshiba Corp 情報処理装置
JPH073754B2 (ja) * 1988-03-08 1995-01-18 三菱電機株式会社 半導体記憶装置
JPH02253356A (ja) * 1989-03-28 1990-10-12 Toshiba Corp 階層キャッシュメモリ装置とその制御方式
US5179679A (en) * 1989-04-07 1993-01-12 Shoemaker Kenneth D Apparatus and method for permitting reading of data from an external memory when data is stored in a write buffer in the event of a cache read miss
JP2646032B2 (ja) * 1989-10-14 1997-08-25 三菱電機株式会社 Ｌｉｆｏ方式の半導体記憶装置およびその制御方法
US5136700A (en) * 1989-12-22 1992-08-04 Digital Equipment Corporation Apparatus and method for reducing interference in two-level cache memories
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
EP0461926B1 (en) * 1990-06-15 1998-09-02 Compaq Computer Corporation Multilevel inclusion in multilevel cache hierarchies
US5359722A (en) * 1990-07-23 1994-10-25 International Business Machines Corporation Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM
US5297091A (en) * 1991-10-31 1994-03-22 International Business Machines Corporation Early row address strobe (RAS) precharge
US5325503A (en) * 1992-02-21 1994-06-28 Compaq Computer Corporation Cache memory system which snoops an operation to a first location in a cache line and does not snoop further operations to locations in the same line
US5319766A (en) * 1992-04-24 1994-06-07 Digital Equipment Corporation Duplicate tag store for a processor having primary and backup cache memories in a multiprocessor computer system
US5469559A (en) * 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory
KR100372245B1 (ko) * 1995-08-24 2004-02-25 삼성전자주식회사 워드라인순차제어반도체메모리장치
US5625790A (en) * 1995-09-14 1997-04-29 Micron Technology, Inc. Method and apparatus for reducing the access time of a memory device by decoding a row address during a precharge period of the memory device
US5841712A (en) * 1996-09-30 1998-11-24 Advanced Micro Devices, Inc. Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device

Also Published As

Publication number Publication date
TW360826B (en) 1999-06-11
KR19980080865A (ko) 1998-11-25
US5987577A (en) 1999-11-16

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