JPH09305477A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリモジュールの速度に合わせて、メモリ
アクセス速度を可変することができるメモリ制御方法を
提供する。 【解決手段】 メモリモジュール交換時、そのメモリモ
ジュールのメモリアクセス速度の情報がマニュアル操作
によりアクセス速度レジスタ４０１に設定され、その設
定された情報に基づいてメモリアクセスタイミングが変
更されて、メモリモジュールへのメモリアクセスを行う
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリモジュール
の増設／交換が可能な情報処理装置におけるメモリの制
御方法に関するものである。

【０００２】

【従来の技術】従来、メモリを必要とするＣＰＵを持つ
情報処理装置はメモリ制御部を持ちＣＰＵからのメモリ
アクセスを制御するようになっている。また、メモリに
はＤＲＡＭ、ＳＲＡＭ等いろいろな種類のものがある
が、一般にＣＰＵなどのアクセスする側からの制御信号
を受けることでデータの読み出しや書き込みが実施され
ている。また、メモリにはアクセス速度があり、メモリ
制御部は使用するメモリのアクセス速度を満足するアク
セスタイミングを生成するよう設計されている。

【０００３】次に、従来のメモリ制御方法について説明
する。図７は、従来のメモリ制御方法を説明するための
説明図であり、この例は、ＤＲＡＭへのアクセスを制御
するものである。図において、ＣＰＵ１０１からのアク
セス開始信号１０６をトリガに、メモリ制御部１０２は
ＤＲＡＭ１０３へのアクセスを実行している。また、Ｃ
ＰＵ１０１とメモリ制御部１０２間はアドレスバス１０
４、データバス１０５、制御信号１０６（アクセス開始
信号、アクセス応答信号、Ｒ／Ｗ信号）で接続され、メ
モリ制御部とＤＲＡＭ１０３間はメモリアドレスバス１
０７、メモリデータバス１０８、メモリ制御信号１０９
（ＲＡＳ＊、ＣＡＳ＊、ＷＥ＊）で接続されている。

【０００４】図８は図７のメモリ制御部の構成を示した
ブロック図である。図において、ステート制御部３０１
は同期クロック２０１に同期して動作し、アクセス開始
信号２０２をトリガに出力タイミング信号３０５とデー
タラッチイネーブル信号２０９を生成している。また、
メモリ制御信号生成部３０２とメモリアドレス生成部３
０３はステート制御部３０１からくる出力タイミング信
号３０５のタイミングに従って、それぞれメモリ制御信
号（ＲＡＳ＊２０３、ＣＡＳ＊２０４、ＷＥ＊２０
５）、メモリアドレス（ＲＡＳアドレス２０６、ＣＡＳ
アドレス２０７）を出力している。

【０００５】また、リードデータラッチ部３０４はＤＲ
ＡＭ１０３からのリードデータ２０８をステート制御部
３０１からくるデータラッチイネーブル信号２０９の立
ち上がりエッジでデータをラッチしＣＰＵ１０１へデー
タバス１０５を介して送っている。

【０００６】図９は、従来のメモリ制御のＤＲＡＭリー
ド時の動作を示すタイミングチャートである。まず、メ
モリ制御部１０２の回路は同期クロック２０１に同期し
て動作しており、アクセス開始信号２０２を認識すると
メモリ制御部１０２はＤＲＡＭ１０３へのアクセスを開
始する。

【０００７】そして、認識後１クロック後に有効なＷＥ
＊２０５を出力し、同時にＲＡＳアドレス２０６をメモ
リアドレスバス１０７上に出力する。そして、次のクロ
ックでＲＡＳ＊２０３をアサートし、また、メモリアド
レスバス１０７に出力しているアドレスをＲＡＳアドレ
ス２０６からＣＡＳアドレス２０７に切り替える。

【０００８】さらに、次のクロックでＣＡＳ＊２０４を
アサートする。この後、ＲＡＳ＊２０３からの時間規定
とＣＡＳ＊２０４からの時間規定を満たすタイミングで
メモリデータバス１０８にリードデータ２０８が出力さ
れる。その後、リードデータ２０８はＲＡＳ＊２０３、
ＣＡＳ＊２０４のリリースに合わせて出力オフされる。
そして、リードデータが出力されている間にデータラッ
チイネーブル信号２０９をアクティブにし、メモリ制御
部１０２内でリードデータをラッチしてＣＰＵ１０１に
送るようになっている。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
メモリ制御方法では、近年、ＯＳやアプリケーションソ
フトの高度化やＣＰＵの高速化によりメモリに要求され
る性能値が増し、一方メモリチップの高速化、集積化、
低価格化も進んでいる。このような中で、情報処理装置
におけるメモリモジュールの増設や、高速大容量メモリ
モジュールへの交換を実施する機会が増えてきている
が、せっかく高速なメモリモジュールを増設しても、メ
モリへのアクセスタイミングは固定されており、メモリ
アクセスのスピードはメモリ制御部の生成する固定され
たタイミング以上には上げることができず、メモリアク
セス速度を上げるにはメモリ制御部を作り直すしかない
という問題点があった。

【００１０】

【課題を解決するための手段】本発明に係るメモリ制御
方法は、メモリモジュールの交換が可能な情報処理装置
のメモリ制御方法において、メモリモジュール交換時、
そのメモリモジュールのメモリアクセス速度の情報がマ
ニュアル操作により設定され、その設定された情報に基
づいてメモリアクセスタイミングを変更して、メモリモ
ジュールへのメモリアクセスを行うものである。

【００１１】

【発明の実施の形態】

実施の形態１．図１は、本発明の一実施の形態に係るメ
モリ制御方法を実施するためのメモリ制御部のブロック
図である。この実施の形態では、従来例のメモリ制御部
に、ステート制御部３０１へＤＲＡＭのアクセス速度情
報を提供するアクセス速度レジスタ４０１が付加されて
いるものとなっている。そして、このアクセス速度レジ
スタ４０１からのアクセス速度情報信号４０２を利用
し、従来固定であったリードデータのラッチタイミング
（すなわち、データラッチイネーブル信号２０９の立ち
上げタイミング）を、ＤＲＡＭに合わせて最適化するよ
うにしたものである。

【００１２】図２はこの実施の形態のメモリ制御部の詳
細結線図である。ここでは、同期クロック（２０１）と
して５０ＭＨｚの水晶発振器５０１を使用している。ま
た、図２では、この実施の形態でのポイントとなるＲＡ
Ｓ＊、ＣＡＳ＊の信号生成とリードデータのラッチに関
連する部分のみを示している。図３及び図４は、この実
施の形態のメモリ制御部のリード時の動作を示すタイミ
ングチャートである。

【００１３】次に、この実施の形態の動作について説明
する。まず、メモリモジュールの交換が可能な情報処理
装置の初期化時、使用するＤＲＡＭのアクセス速度をマ
ニュアル操作によりディップスイッチ等のハードウェア
で設定を行う。

【００１４】そして、この情報はアクセス速度レジスタ
４０１へ格納され、このレジスタ４０１からアクセス速
度情報信号４０２がステート制御部３０１へ送られる。
そして、ステート制御部３０１はアクセス速度情報信号
４０２を用いて、アクセス開始信号が入力されてから何
クロック後にデータラッチイネーブル信号を立ち上げる
のがよいかという、使用するＤＲＡＭに最適なタイミン
グを算出する。このタイミングを反映してリードデータ
ラッチ部３０４へデータラッチイネーブル信号２０９を
送り、リードデータ２０８をラッチする。

【００１５】次に、同期クロック２０１として５０ＭＨ
ｚ（２０ｎｓ）クロックを用い、アクセス速度９０ｎｓ
のＤＲＡＭへリードした場合のメモリ制御部の動作を、
図３を用いて説明する。

【００１６】まず、メモリ制御の同期回路部には５０Ｍ
Ｈｚの水晶発信器５０１から出力される５０ＭＨｚのク
ロックが配られており、アクセス開始信号２０２を回路
５０２で同期化してアクセス中信号５０５を生成する。
そして、このアクセス中信号５０５を２クロック受けて
ＲＡＳ＊を、さらにもう１クロック受けてＣＡＳ＊をア
サートする。

【００１７】また、アクセス中信号５０５をイネーブル
信号とし、カウンタ５０３とカウンタ５０４がカウント
し始める。ここで、カウンタ５０３は５０ＭＨｚクロッ
クの立ち上がりエッジで動作し、カウンタ５０４は５０
ＭＨｚクロックの立ち下がりエッジで動作する。

【００１８】また、セレタタ＆デコーダ５０６は、アク
セス速度レジスタ４０１から入力されるアクセス速度情
報信号４０２からカウンタ５０３及びカウンタ５０４の
値と比較することのできる値にコード化する。アクセス
速度９０ｎｓの場合、カウンタ５０３が「６」、カウン
タ５０４が「７」という値が生成される。そして、この
値と実際のカウンタ５０３及びカウンタ５０４の値とを
比較し、一致した時のクロックエッジでデータラッチイ
ネーブル信号２０９を立ち上げる。

【００１９】したがって、アクセス速度９０ｎｓの場合
は、カウンタ５０３の値が「６」、カウンタ５０４の値
が「７」である期間のクロックの立ち上がりエッジでデ
ータラッチイネーブル信号２０９が立ち上がる。

【００２０】そして、リードデータ２０８はＲＡＳ＊の
アサートから９０ｎｓ後にメモリデータバス１０８上に
ドライブされる。ラッチバッファ５０８のデータセット
アップ時間を考えた最速のタイミングで、ラッチバッフ
ァ５０８にリードデータ２０８がラッチされる。

【００２１】次に、同期クロック２０１として５０ＭＨ
ｚ（２０ｎｓ）クロックを用い、アクセス速度６０ｎｓ
のＤＲＡＭへリードした場合のメモリ制御部の動作を、
図４を用いて説明する。まず、動作フローは９０ｎｓの
ＤＲＡＭの場合と同じであるが、６０ｎｓの場合、アク
セス速度情報信号４０２からコード化される比較値はカ
ウンタ５０３が「５」、カウンタ５０４が「５」であ
り、したがって、ラッチバッファ５０８にラッチされる
タイミングはカウンタ５０３の値が「５」、カウンタ５
０４の値が「５」である期間のクロックの立ち下がりエ
ッジとなる。

【００２２】ここでアクセス速度が９０ｎｓの場合と６
０ｎｓの場合とを比較すると、ラッチバッファ５０８へ
のラッチタイミングが３０ｎｓ早くなっており、３０ｎ
ｓのアクセス速度の違いがそのままＣＰＵのメモリアク
セス速度に効いていることになる。

【００２３】この実施の形態では、あらかじめ、ＲＡＭ
のアクセス速度をマニュアル操作によりディップスイッ
チ等のハードウェアなどにより、アクセス速度レジスタ
４０１に設定し、その設定されたアクセス速度により、
メモリ制御を行うようにしたので、メモリモジュールの
交換が可能な情報処理装置において、メモリモジュール
を高速なものに交換した場合にも、ＣＰＵのメモリアク
セス速度を向上させることができ、情報処理装置全体の
性能を改善することが可能となる。

【００２４】実施の形態２．図５は、本発明の他の実施
の形態に係るメモリ制御方法を実施するためのメモリ制
御部のブロック図である。この実施の形態は、実施の形
態１に、アクセススロット選択部８０１を付加したもの
であり、これにより、複数のメモリモジュールスロット
を持つ場合に、個々のメモリモジュールのＤＲＡＭに最
適なタイミングでのアクセスを行うことができるように
したものである。

【００２５】次に、この実施の形態の動作について説明
する。ここでは、メモリモジュールスロットを３スロッ
ト持っている場合の動作について説明する。まず、メモ
リモジュールの増設／交換が可能な情報処理装置の初期
化時、各メモリモジュールスロットに挿入しているメモ
リモジュールのＤＲＡＭアクセス速度を、ディップスイ
ッチ等のハードウェアにて設定する。

【００２６】そして、これらの情報は、各スロットに対
応するアクセス速度レジスタ４０１へ格納される。ここ
で、スロットが３スロットあるため、レジスタ４０１も
３つ必要であり、ＣＰＵからのメモリアクセスが発生す
ると、有効なアドレスを伴いアクセス開始信号２０２が
メモリ制御部に入力される。

【００２７】アクセススロット選択部８０１は、このア
ドレスバス１０４上の有効アドレスをデコードし、アク
セスの対象スロットを示すスロットセレクト信号８０２
を生成する。そして、このスロットセレクト信号８０２
によってアクセス速度情報信号４０２にのせる情報が３
つのアクセス速度レジスタ４０１に格納されているもの
の中から選択されて、アクセス速度情報信号４０２がス
テート制御部３０１に送られる。そして、このスロット
に対応したアクセス速度情報に基づいて、実施の形態１
と同様にタイミング制御されながらメモリアクセスが実
行される。

【００２８】この実施の形態では、あらかじめ、複数の
ＲＡＭのアクセス速度をマニュアル操作によりディップ
スイッチ等のハードウェアなどにより、複数のアクセス
速度レジスタ４０１に設定し、その設定された複数のア
クセス速度を、アクセススロット選択部８０１により選
択し、その選択されたアクセス速度により、メモリ制御
を行うようにしたので、複数のメモリモジュールスロッ
トを持つ情報処理装置において、各メモリモジュールの
ＤＲＡＭに最適なタイミングでのアクセスをおこなうこ
とができ、高速なメモリモジュールを増設した場合に既
に挿入されているメモリモジュールのアクセス速度に引
きずられることなくＣＰＵのメモリアクセス速度を向上
させることができ、情報処理装置全体の性能を改善する
ことが可能となる。

【００２９】実施の形態３．図６は、本発明の他の実施
の形態に係るメモリ制御方法を実施するためのメモリ制
御部のブロック図である。この実施の形態は、実施の形
態１に、アクセス速度自動検出部９０１を付加したもの
であり、これにより、ＤＲＡＭのアクセス速度をマニュ
アル設定することなく自動的に認識し、そのＤＲＡＭに
最適なタイミングを生成することができるようにしたも
のである。

【００３０】次に、この実施の形態の動作について説明
する。まず、メモリモジュールの増設／交換が可能な情
報処理装置の初期化時、アクセス速度自動検出部９０１
は動作を開始する。そして、アクセス速度自動検出部９
０１はアクセス速度レジスタ４０１デフォルトのアクセ
ス速度を登録し、次にステート制御部に対して起動信号
９０２を送る。

【００３１】このときアドレス、データをそれぞれアド
レスバス１０４、データバス１０５に出力し、また、制
御信号１０６（Ｒ／Ｗ信号）をライトにしておく。そし
て、ステート制御部３０１は起動信号９０２を受けると
アクセス速度情報信号４０２に応じたタイミングで通常
通りライトアクセスを行う。

【００３２】そして、今度は制御信号１０６をリードに
し、同様に起動信号９０２を送り、同じアドレスへのリ
ードアクセスを発生させる。このとき、ラッチされたリ
ードデータをアクセス速度自動検出部９０１内に取り込
み、ライトしたデータとの比較を行う。

【００３３】そして、データが一致すれば今回のアクセ
ス速度でのＤＲＡＭアクセスは有効であり、アクセス速
度レジスタ４０１へ登録するアクセス速度を早くして再
度ライト／リードコンペアを実施する。そして、最終的
にデータの一致する最も早い速度をアクセス速度レジス
タ４０１に登録して初期化を終える。

【００３４】この実施の形態では、アクセス速度自動検
出部９０１により、メモリへの最適なアクセス速度を自
動的に設定して、アクセス速度レジスタ４０１に登録
し、その登録されたアクセス速度により、メモリ制御を
行うようにしたので、マニュアルによるアクセス速度情
報の入力を省くことができ、さらに、マニュアル設定に
より発生し得る設定ミスをなくすことが可能となる。

【００３５】

【発明の効果】以上のように本発明によれば、メモリモ
ジュール交換時、そのメモリモジュールのメモリアクセ
ス速度の情報がマニュアル操作により設定され、その設
定された情報に基づいてメモリアクセスタイミングを変
更して、メモリモジュールへのメモリアクセスを行うよ
うにしたので、メモリモジュールを高速なものに交換し
た場合にも、ＣＰＵのメモリアクセス速度を向上させる
ことができ、メモリモジュールの交換が可能な情報処理
装置全体の性能を改善することができるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るメモリ制御方法を
実施するためのメモリ制御部のブロック図である。

【図２】実施の形態１のメモリ制御部の詳細結線図であ
る。

【図３】実施の形態１のメモリ制御部のリード時の動作
を示すタイミングチャートである。

【図４】実施の形態１のメモリ制御部のリード時の動作
を示すタイミングチャートである。

【図５】本発明の他の実施の形態に係るメモリ制御方法
を実施するためのメモリ制御部のブロック図である。

【図６】本発明の他の実施の形態に係るメモリ制御方法
を実施するためのメモリ制御部のブロック図である。

【図７】従来のメモリ制御方法を説明するための説明図
である。

【図８】図７のメモリ制御部の構成を示したブロック図
である。

【図９】従来のメモリ制御のＤＲＡＭリード時の動作を
示すタイミングチャートである。

【符号の説明】

４０１ アクセス速度レジスタ ８０１ アクセススロット選択部 ９０１ アクセス速度自動検出部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリモジュールの交換が可能な情報処
   理装置のメモリ制御方法において、 メモリモジュール交換時、そのメモリモジュールのメモ
   リアクセス速度の情報がマニュアル操作により設定さ
   れ、その設定された情報に基づいてメモリアクセスタイ
   ミングを変更して、前記メモリモジュールへのメモリア
   クセスを行うことを特徴とするメモリ制御方法。
2. 【請求項２】 複数のメモリモジュールスロットを持
   ち、メモリモジュールの交換及び増設が可能な情報処理
   装置のメモリ制御方法において、 メモリモジュールの交換及び増設時、個々のメモリモジ
   ュールスロットのメモリアクセス速度の情報がマニュア
   ル操作により設定され、前記メモリモジュールへのアク
   セス情報からアクセスするメモリモジュールスロットを
   選択し、選択されたメモリモジュールスロットに対して
   設定された情報に基づいてメモリアクセスタイミングを
   変更して、前記各メモリモジュールへのメモリアクセス
   を行うことを特徴とするメモリ制御方法。
3. 【請求項３】 メモリモジュールの交換及び増設が可能
   な情報処理装置のメモリ制御方法において、 メモリモジュールの交換及び増設時、メモリモジュール
   へのリード及びライトをアクセス速度を変化させて繰り
   返し、メモリモジュールの最適アクセス速度の情報を検
   出し、その検出された情報に基づいてメモリアクセスタ
   イミングを変更して、前記メモリモジュールへのメモリ
   アクセスを行うことを特徴とするメモリ制御方法。