JPH04156629A - メモリクロックの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリクロックの制御方式に関し、 アクセスタイムに無駄な待ち時間が生じないようにする
ことを目的とし、 ｎτ同周期ｎは２以上の整数、　１τはマシンサイクル
の周期）のメモリクロックによって動作を開始するメモ
リからなる記憶装置のメモリクロックの制御方式におい
て、それぞれ周期がｎτで、順次、略１τ分だけ位相の
異なるｎ組のメモリクロック用パルスを発生するメモリ
クロック用パルス作成部と、前記記憶装置に取り込んだ
起動信号に基づいて前記ｎ組のメモリクロック用パルス
の位相状態を調べ、これらの中からアクセス対象メモリ
の動作開始タイミングに対応するものを選択して取り出
す分配制御部とを設け、当該分配制御部の出力を前記メ
モリクロックとして前記メモリに与える構成を有する。

〔産業上の利用分野〕

本発明は、メモリクロックの制御方式、特にｎτ（ｎは
２以上の整数、　１τはマシンサイクルの周期で、以下
同じである）のメモリクロックによって動作を開始する
メモリからなる記憶装置のメモリクロックの制御方式に
関する。

〔従来の技術〕

一般に、記憶装置（以下、ＭＳＵという）はメモリバン
クと呼ばれる複数のブロックからなり、各メモリバンク
は小容量のメモリ、例えばセルフタイミングＲＡＭ　（
以下、ＳＴ−ＲＡＭという）で構成されている。また、
メモリに与えるメモリクロックの必要パルス幅は対象メ
モリの特性によって決まり、１７周期のクロックよりも
大きなパルス幅のものが必要になることがある。このよ
うな場合には、２τ周期以上のメモリクロックを作成し
ている。また、通常の１τ周期のクロックは、ＭＳＵを
使用する側（以下、ＭＣＵという）で作成。

制御されており、ＭＣＵよりＭＳＵの周辺回路などの各
部にこのクロックを供給している。

第４図は、従来の、２τ周期のメモリクロックで動作を
開始するＳＴ−ＲＡＭにおけるタイムチャートを示す説
明図である。

ここで、各クロックは立ち下がりが有効であり、ＳＴ−
ＲＡＭ　４１のサイクルタイムは４τである。また、Ｍ
ＣＵからのアクセス起動信号（リクエスト、ウェイアド
レス、メモリアドレス、チップセレクト信号など）５３
を、０１番目位置のクロック５１でＭＳＵ側のインタフ
ェース４２に取り込み、続いて０２番目位置のクロック
５１でアクセス対象メモリバンク４０のアドレスレジス
タ４３などに取り込み、続いて０３番目位置のメモリク
ロック５２でＳＴ−ＲＡＭ　４１内のレジスタ４４に取
り込んでＳＴ−ＲＡＭ　４１は動作を開始すること、そ
して、読み出しモードのとき、０７７番目置のクロック
５１でＳＴ−ＲＡＭ　４１の出力をデータレジスタ４５
に取り込むことを示している。なお、アドレスレジスタ
４３は、０２番目位置のクロック５１で取り込んだメモ
リアドレス５４を２τの期間ＳＴ−ＲＡＭ４１に与え、
またライトイネーブル信号、ライトデータなどもメモリ
アドレス５４と同じ時間関係でＲＡＭ４１に与えられる
。そして、この２τの期間にメモリクロックが入ること
によってＳＴ−ＲＡＭ４１内のラッチ（図示省略）にこ
れらの信号を格納する。ＳＴ−ＲＡＭ４１内部ではこの
格納した信号により読み出し、書き込みに必要なタイミ
ングを自身で作成しながらアクセスを開始する。

このように、Ｏ１１番目置のクロック５１でＭＳＵに起
動がかかり、２τ後の、０３番目位置のメモリクロック
５２でＳＴ−ＲＡＭ　４１は動作を開始する。ところが
、０００番目置のクロック５１でＭＳＵに起動がかかっ
ても２τ後の０２番目位置にはメモリクロック５２は存
在しないため、ＳＴ−ＲＡＭ　４１は動作を開始できな
い。そして、このこと、すなわちＭＳＵに起動がかかっ
ても中のメモリが動作を開始できないといったことは、
第４図で例示したＳＴ−ＲＡＭに特有なものではなく、
ｎτ同周期メモリクロックで動作を開始する各種メモリ
、例えばＭＳＵに起動がかかってから１τ後の位置のメ
モリクロックで動作を開始する通常のＲＡＭなどにも共
通していえることである。

〔発明が解決しようとする課題〕

以上のように、従来の、ｎτ同周期メモリクロックで動
作を開始するメモリの場合には、ＭＣＵが発行するアク
セスを受けてＭＳＵに起動がかかっても中のメモリが動
作を開始できないことがある。したがって、ＭＣＵのほ
うではメモリクロックの状態を監視しておき、メモリに
アクセスしようとするときにメモリクロックが存在する
ようなタイミングで起動をかけなければならない。すな
わち、第４図の場合では、奇数番目のクロックでメモリ
に起動がかかるようにする必要がある。このことは、Ｍ
ＣＵからみた記憶装置のアクセスタイム、ビイシイタイ
ムは半分の確率で１τ増加することであり、性能を低下
させていた。

そこで、本発明では、それぞれ周期がｎτで、順次、略
ｌτ分だけ位相の異なるｎ組のメモリクロック用パルス
を発生させ、これらの中からアクセス対象メモリの動作
開始タイミングに対応するものを選択してメモリクロッ
クに用いることにより、ＭＣＵが任意のタイミングでＭ
ＳＵに起動をかけてもメモリは必ず動作を開始できるよ
うにして、アクセスタイムに無駄な待ち時間が生じない
ようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

本発明は、ｎτ同周期メモリクロックで動作を開始する
メモリで構成されるメモリバンクの場合に適用できるが
、第１図においては「ｎ＝２」で、ＭＳＵに起動信号を
取り込んでから（第４図とは異なり）１τ後の位置のメ
モリクロックで動作を開始するメモリの場合について説
明する。

第１図において、 ｌは、メモリクロック用パルス作成部であり、それぞれ
周期が２τで、略１τ分だけ位相の異なる２組のメモリ
クロック用パルスを発生する。

２は、分配制御部であり、メモリバンク毎に設けられて
それぞれが独立に動作し、Ｍ−５Ｕに取り込んだ起動信
号に基づいてアクセスメモリの動作開始タイミングに対
応する組のメモリクロック用パルスを選択してメモリク
ロックにする。

３は、メモリバンクであり、ＲＡＭ、　ＳＴ−ＲＡＭな
どのメモリで構成され、メモリバンク数は１個。

複数個いずれの場合もある。

４は、メモリクロック用パルスであり、それぞれ周期が
２τで、略１τ分だけ位相が異なっている。

５は、起動信号であり、アクセス対象メモリバンクの分
配制御部を選択する。

６は、メモリクロックであり、分配制御部の出力を用い
ている。

ここで、０１番目位置のクロック５１でＭＳＵに取り込
んだ起動信号で選択された分配制御部２は、直後の立ち
下がり７を持つメモリクロック用パルス４Ｂを選択して
出力し、この出力を０２番目位置のメモリクロック６と
してメモリバンク３に与える。

また、０２番目位置のクロック５１でＭＳＵに取り込ん
だ起動信号で選択された分配制御部２は、直後の立ち下
がり８を持つメモリクロック用パルス４＾を選択して、
この出力を０３番目位置のメモリクロック６としてメモ
リバンク３に与えることになる。

〔作用〕

本発明においては、ｎｒ同周期メモリクロック用パルス
を、ｎ組、１τ分だけ位相をずらして発生させ、ｎτ同
周期メモリクロックによって動作を開始するメモリバン
クのそれぞれに送ることにより、各メモリバンクは、毎
τいずれかの組のメモリクロック用パルス信号を受ける
ことができるようにしている。また、メモリバンクは固
有のサイクルタイムを有し、いったんあるメモリバンク
が起動されたら、サイクルタイム期間中にはこのメモリ
バンクは起動されないようにＭＣＵ側で制御しており、
１つのメモリバンクを起動するためには、当該メモリバ
ンクのメモリ全部にサイクルタイムを通して最初のメモ
リクロックのみを与えればよいことになる。

したがって、指定されたメモリバンクが起動された場合
、毎τ受けているメモリクロック用パルスの中の、当該
メモリバンクの動作開始タイミングに対応するものを選
択してメモリクロックに用いることにより、各メモリバ
ンクには独立したタイミングで１τ周期のメモリクロッ
クが入力されているように見え、これによって各メモリ
バンクを毎τ起動することが可能となる。

また、以上のことはメモリバンクが１個のＭＳＵの場合
にも適用できる。

〔実施例〕

第２図〜第３図を参照して本発明の詳細な説明する。

第２図は、本発明の、２τ周期のメモリクロッりで動作
を開始するＳＴ−ＲＡＭにおけるタイムチャートを示す
説明図である。

ここで、各クロックは立ち下がりが有効であり、ＳＴ−
ＲＡＭ　４１のサイクルタイムは４τであること、また
、ＭＣＵからの起動信号（メモリアドレス信号、チップ
セレクト信号など）５３を、０１番目位置のクロックで
ＭＳＵ側イフィンタフエース４２り込み、続いて０２番
目位置のクロックでアクセス対象メモリバンク４０のア
ドレスレジスタ４３などに取り込み、続いて０３番目位
置のメモリクロックでＳＴ−ＲＡＭ　４１のレジスタ４
４に取り込んでＳＴ−ＲＡＭ　４１は動作を開始するこ
と、そして、読み出しモードのとき、０７７番目置のク
ロック５１（第４図参照）でＳＴ−ＲＡＭ４１の読み出
し信号をデータレジスタ４５に取り込むことなどについ
ては、第４図の従来例の場合と同じである。

しかしながら、０３番目位置のメモリクロック２３を求
める手法が基本的に相違している。すなわち、本発明で
は、それぞれ２τ周期で、位相が略１τ分異なっている
２組のメモリクロック用パルス２１＾、２１Ｂを発生さ
せ、この中のどちらかを選択信号２２により取り出し、
これを０３番目位置のメモリクロック２３にしている。

また、選択信号２２は、０１番目位置のクロックでＭＳ
Ｕ側イフィンタフエース４２り込んだ起動信号５３に基
づいて作成する。

第３図は、メモリクロック作成回路を示す説明図である
。

１はメモリクロック用パルス作成部、２は分配制御部、
４０はＳＴ−ＲＡＭ　４１からなるメモリバンクである
。また、分配制御部２は各メモリバンクに対応して設け
られており、この出力がメモリバンク４０のメモリクロ
ックになる。分配制御部２は、ＡＮＤゲー）３１．’３
４．３５、ラッチ３２．３３およびＯＲゲート３６で構
成されている。そして、ＭＣＵから発行される起動信号
中のリクエスト２６とウェイアドレス２７とがＡＮＤゲ
ート３１に入り、ＡＮＤゲート３１の出力はラッチ３２
．３３のそれぞれに供給されてメモリクロック用パルス
２１＾、２１Ｂのそれぞれで取り込まれる。ＡＮＤゲー
ト３４の入力にはメモリクロック用パルス２１Ａとラッ
チ３２の出力とが、またＡＮＤゲート３５の入力にはメ
モリクロック用パルス２１Ｂとラッチ３３の出力とが入
り、それぞれの出力はＯＲゲート３６に入っている。

次に、第２図を参照しながら第３図の動′作について説
明する。

■ＡＮＤゲート３１により、Ｏ１１番目置のクロックで
取り込んだ起動信号中のウェイアドレス２７で特定され
るメモリバンク４０の分配制御部２を選択する。このと
き、ＡＮＤゲート３１の出力は“０”になる。

■ＡＮＤゲート３１の出力を、メモリクロック用パルス
２１＾の立ち下がり２８でラッチ３３に取り込んで選択
信号２２を”０”にセットする。そして、次の立ち下が
りまでこの出力を保持する。

■この選択信号２２はＡＮＤゲート３５に入り、ＯＲゲ
ート３６はメモリクロック用パルス２１Ｂを出力する。

そして、このパルス２１Ｂは、ＳＴ−ＲＡＭ　４１が動
作を開始するために必要とする０３番目位置のメモリク
ロック２３である。

このパルス２１Ｂにより、ＳＴ−ＲＡＭ　４１に対して
必要とするタイミングに１発のみのメモリクロック２３
の供給が可能になる。なお、このメモリクロック２３の
立ち下がり２３′でメモリアドレスを、立ち上がり２３
′でデータをＳＴ−ＲＡＭ　４１に取り込んでいる。ま
た、第２図のメモリクロック用パルス２１＾。

２１Ｂの位相はアーリイの状態で示している。

なお、ＭＣＵからの起動信号を０２番目位置のクロック
で取り込むようなタイミングの場合には、メモリクロッ
ク用パルス２１Ｂの立ち下がり２９で選択信号（ラッチ
３２の出力）を”０”にセットし、ＯＲゲート３６はメ
モリクロック用パルス２１＾を出力することになる。

〔発明の効果〕

本発明は、それぞれ周期がｎτで、順次、略１τ分だけ
位相の異なるｎ組のメモリクロック用パルスを、ｎτ同
周期メモリクロックによって動作するメモリからなるメ
モリバンクのそれぞれに送り、各メモリバンクに設けた
分配制御部で、毎τ送られるいずれかの組のメモリクロ
ック用パルスの中、メモリが動作を開始するタイミング
のものを選択してメモリクロックに用いる構成をしてい
るため、ＭＣＵはメモリクロックの状態を監視すること
なしに任意の時点でメモリ側に起動をかけることができ
る。更に、ウェイアドレスを同時選択することによって
複数のメモリバンクを同時にアクセスすることができ、
またメモリクロックを常に入れていないので消費電力の
削減を図ることができる。なお、本発明においては、メ
モリバンクごとにメモリクロックを分配することになる
が、もともと多数の分配回路を用いて数個のＲＡＭ単位
に１つのメモリクロックを与えており、従来の１系統の
メモリクロック分配に比べて金物量が増加することもな
い。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の２τ周
期のメモリクロックで動作を開始するＳＴ−ＲＡＭにお
けるタイムチャートを示す説明図、第３図はメモリクロ
ック作成回路を示す説明図、第４図は従来の２τ周期の
メモリクロックで動作を開始するＳＴ−ＲＡＭにおける
タイムチャートを示す説明図である。 第１図において、 １・・・メモリクロック用パルス作成部２・・・分配制
御部 ３・・・メモリバンク ４＾、４Ｂ ・・・メモリクロック用パルス ５・・・起動信号 ６・・・メモリクロック

Claims (2)

【特許請求の範囲】
1. （１）ｎτ周期（ｎは２以上の整数、１τはマシンサイ
   クルの周期）のメモリクロックによって動作を開始する
   メモリからなる記憶装置のメモリクロックの制御方式に
   おいて、 それぞれ周期がｎτで、順次、略１τ分だけ位相の異な
   るｎ組のメモリクロック用パルスを発生するメモリクロ
   ック用パルス作成部と、 前記記憶装置に取り込んだ起動信号に基づいて前記ｎ組
   のメモリクロック用パルスの位相状態を調べ、これらの
   中からアクセス対象メモリの動作開始タイミングに対応
   するものを選択して取り出す分配制御部とを設け、 当該分配制御部の出力を前記メモリクロックとして前記
   メモリに与えることを特徴とするメモリクロックの制御
   方式。
2. （２）メモリにセルフタイミングＲＡＭを用い、記憶装
   置を複数のメモリバンクで構成し、分配制御部を当該メ
   モリバンクのそれぞれに設けるとともに、起動信号中の
   リクエストとウェイアドレスとが入るＡＮＤゲートを各
   分配制御部の入力部に設けたことを特徴とする請求項１
   記載のメモリクロックの制御方式。