JPH10207770A - 複数のキャッシュ・メモリを備えたデータ処理装置 - Google Patents
複数のキャッシュ・メモリを備えたデータ処理装置Info
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- JPH10207770A JPH10207770A JP9007184A JP718497A JPH10207770A JP H10207770 A JPH10207770 A JP H10207770A JP 9007184 A JP9007184 A JP 9007184A JP 718497 A JP718497 A JP 718497A JP H10207770 A JPH10207770 A JP H10207770A
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- data
- cache memory
- instruction
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Abstract
(57)【要約】
【課題】 キャッシュ・ミスを低減化し、高速データ処
理を実現すること。 【解決手段】 特権モードで実行される命令を格納する
特権モード用命令キャッシュ２ａと、ユーザモードで実
行される命令を格納するユーザモード用命令キャッシュ
２ｂとを設け、プロセッサの実行モードが、特権モード
かユーザモードかに応じて、上記いずれかのキャッシュ
２ａ，２ｂを選択する。また、グローバル変数を格納す
るグローバル変数用データキャッシュ２ｃと、ローカル
変数を格納するローカル変数用データキャッシュ２ｄと
を設け、アドレスによりデータがグローバル変数かロー
カル変数かを判別し、上記いずれかのキャッシュ２ｃ，
２ｄを選択する。また、複数のキャッシュの構成を命令
実行中に動的に変更する手段を設けることもできる。さ
らに、命令を格納する２次命令キャッシュ３ａと、デー
タを格納する２次データキャッシュ３ｂとを設けてもよ
い。
理を実現すること。 【解決手段】 特権モードで実行される命令を格納する
特権モード用命令キャッシュ２ａと、ユーザモードで実
行される命令を格納するユーザモード用命令キャッシュ
２ｂとを設け、プロセッサの実行モードが、特権モード
かユーザモードかに応じて、上記いずれかのキャッシュ
２ａ，２ｂを選択する。また、グローバル変数を格納す
るグローバル変数用データキャッシュ２ｃと、ローカル
変数を格納するローカル変数用データキャッシュ２ｄと
を設け、アドレスによりデータがグローバル変数かロー
カル変数かを判別し、上記いずれかのキャッシュ２ｃ，
２ｄを選択する。また、複数のキャッシュの構成を命令
実行中に動的に変更する手段を設けることもできる。さ
らに、命令を格納する２次命令キャッシュ３ａと、デー
タを格納する２次データキャッシュ３ｂとを設けてもよ
い。
Description
【０００１】
【発明の属する技術分野】本発明は高速データ処理に使
用されるキャッシュ・メモリに関する。キャッシュ・メ
モリは、非常に高速動作するプロセッサと、通常のＤＲ
ＡＭで構成される低速動作のメモリとの中間におかれ、
プロセッサとメモリとの間の速度差を吸収することによ
りデータ処理を高速化するユニットである。このような
キャッシュ・メモリをどの様に設定するかはデータ処理
装置の高速化のための１つの重要な要因となる。
用されるキャッシュ・メモリに関する。キャッシュ・メ
モリは、非常に高速動作するプロセッサと、通常のＤＲ
ＡＭで構成される低速動作のメモリとの中間におかれ、
プロセッサとメモリとの間の速度差を吸収することによ
りデータ処理を高速化するユニットである。このような
キャッシュ・メモリをどの様に設定するかはデータ処理
装置の高速化のための１つの重要な要因となる。
【０００２】
【従来の技術】図５はキャッシュ・メモリ（以下、キャ
ッシュという）を含む一般的なデータ処理装置の概略構
成図である。同図において、１０１はプロセッサ、１０
２ａは命令を格納する命令キャッシュ、１０２ｂはデー
タを格納するデータキャッシュ、１０３は２次キャッシ
ュ、１０４はメモリである。同図に示すように、一般的
には、命令を格納する命令キャッシュ１０２ａと、デー
タを格納するデータキャッシュ１０２ｂが別々にプロセ
ッサ１０１に接続され、また、それらのキャッシュに共
通の２次キャッシュ１０３が設けられる。
ッシュという）を含む一般的なデータ処理装置の概略構
成図である。同図において、１０１はプロセッサ、１０
２ａは命令を格納する命令キャッシュ、１０２ｂはデー
タを格納するデータキャッシュ、１０３は２次キャッシ
ュ、１０４はメモリである。同図に示すように、一般的
には、命令を格納する命令キャッシュ１０２ａと、デー
タを格納するデータキャッシュ１０２ｂが別々にプロセ
ッサ１０１に接続され、また、それらのキャッシュに共
通の２次キャッシュ１０３が設けられる。
【０００３】図６は上記キャッシュへのアクセス制御の
フローチャートの一例を示す図である。図５に示す装置
においては同図に示すように、キャッシュにアクセスす
る際、命令であるかデータであるかを判別し（同図のス
テップＳ１）、命令の場合には命令キャッシュ１０２ａ
（I-Cache)にアクセスし（ステップＳ２）、データの場
合には、データキャッシュ１０２ｂ(D-Cache) にアクセ
スする（ステップＳ３）。そして、上記命令キャッシュ
１０２ａ、データキャッシュ１０２ｂでキャッシュ・ミ
スが発生すると、２次キャッシユ１０３(S-Cache) にア
クセスする（ステップＳ４，Ｓ５）。
フローチャートの一例を示す図である。図５に示す装置
においては同図に示すように、キャッシュにアクセスす
る際、命令であるかデータであるかを判別し（同図のス
テップＳ１）、命令の場合には命令キャッシュ１０２ａ
（I-Cache)にアクセスし（ステップＳ２）、データの場
合には、データキャッシュ１０２ｂ(D-Cache) にアクセ
スする（ステップＳ３）。そして、上記命令キャッシュ
１０２ａ、データキャッシュ１０２ｂでキャッシュ・ミ
スが発生すると、２次キャッシユ１０３(S-Cache) にア
クセスする（ステップＳ４，Ｓ５）。
【０００４】上記命令キャッシュ１０２ａやデータキャ
ッシュ１０２ｂは高速化のため、プロセッサ１０１とと
もに、１チップにＬＳＩ化されることが多い。このた
め、命令キャッシュ１０２ａやデータキャッシュ１０２
ｂは小容量にならざるを得ず、高精度化のためセットア
ソシアティブ方式を採用することが一般的である。これ
に対して２次キャッシュ１０３は汎用のＳＲＡＭで構成
することによって、高速ではないが大容量な構成を採用
する。２次キャッシュでは、制御が簡単な直接マッピン
グ方式をとることが多い。
ッシュ１０２ｂは高速化のため、プロセッサ１０１とと
もに、１チップにＬＳＩ化されることが多い。このた
め、命令キャッシュ１０２ａやデータキャッシュ１０２
ｂは小容量にならざるを得ず、高精度化のためセットア
ソシアティブ方式を採用することが一般的である。これ
に対して２次キャッシュ１０３は汎用のＳＲＡＭで構成
することによって、高速ではないが大容量な構成を採用
する。２次キャッシュでは、制御が簡単な直接マッピン
グ方式をとることが多い。
【０００５】
【発明が解決しようとする課題】現在使用されているプ
ロセッサは、スーパスカラ方式によって複数の命令を同
時に実行できるようになってきている。このため、プロ
セッサにいかに絶え間なく命令とデータを供給するかと
いう問題がある。したがって、大きなデータを取り扱う
プログラムを実行させた場合、従来のキャッシュではキ
ャッシュ・ミスが頻繁に発生し、データ処理装置の性能
が抑えられるという問題があった。本発明は上記した事
情を考慮してなされたものであって、その目的とすると
ころは、プロセッサから複数のキャッシュを制御するこ
とによりキャッシュ・ミスを低減化し、高速データ処理
を実現することである。
ロセッサは、スーパスカラ方式によって複数の命令を同
時に実行できるようになってきている。このため、プロ
セッサにいかに絶え間なく命令とデータを供給するかと
いう問題がある。したがって、大きなデータを取り扱う
プログラムを実行させた場合、従来のキャッシュではキ
ャッシュ・ミスが頻繁に発生し、データ処理装置の性能
が抑えられるという問題があった。本発明は上記した事
情を考慮してなされたものであって、その目的とすると
ころは、プロセッサから複数のキャッシュを制御するこ
とによりキャッシュ・ミスを低減化し、高速データ処理
を実現することである。
【０００６】
【課題を解決するための手段】図１は本発明の原理構成
図である。同図において、１はプロセッサ、２ａは特権
モードで実行される命令を格納する特権モード用キャッ
シュ、２ｂはユーザモードで実行される命令を格納する
ユーザモード用命令キャッシュ、２ｃはグローバル変数
を格納するグローバル変数用キャッシュ、２ｄはローカ
ル変数を格納するローカル変数用キャッシュである。ま
た、３ａは命令を格納する２次命令キャッシュ、３ｂは
データを格納する２次データキャッシュであり、２次命
令キャッシュ、２次データキャッシュ３ａ，３ｂは上記
キャッシュ２ａ〜２ｄに比べ大容量のメモリから構成さ
れる。また、プロセッサの主記憶装置である。
図である。同図において、１はプロセッサ、２ａは特権
モードで実行される命令を格納する特権モード用キャッ
シュ、２ｂはユーザモードで実行される命令を格納する
ユーザモード用命令キャッシュ、２ｃはグローバル変数
を格納するグローバル変数用キャッシュ、２ｄはローカ
ル変数を格納するローカル変数用キャッシュである。ま
た、３ａは命令を格納する２次命令キャッシュ、３ｂは
データを格納する２次データキャッシュであり、２次命
令キャッシュ、２次データキャッシュ３ａ，３ｂは上記
キャッシュ２ａ〜２ｄに比べ大容量のメモリから構成さ
れる。また、プロセッサの主記憶装置である。
【０００７】図１に示すように、本発明においては次の
ようにして前記課題を解決する。 （１）命令を格納する複数の命令キャッシュと、データ
を格納する複数のデータキャッシュと、上記複数の命令
キャッシュの内のどの命令キャッシュを選択するかを指
示する信号を発生する第１の手段と、上記複数のデータ
キャッシュの内のどのデータキャッシュを選択するかを
アドレスに応じて指示する信号を発生する第２の手段と
を設け、上記第１、第２の手段により複数のキャッシュ
を制御する。
ようにして前記課題を解決する。 （１）命令を格納する複数の命令キャッシュと、データ
を格納する複数のデータキャッシュと、上記複数の命令
キャッシュの内のどの命令キャッシュを選択するかを指
示する信号を発生する第１の手段と、上記複数のデータ
キャッシュの内のどのデータキャッシュを選択するかを
アドレスに応じて指示する信号を発生する第２の手段と
を設け、上記第１、第２の手段により複数のキャッシュ
を制御する。
【０００８】（２）プロセッサの実行モードが、特権モ
ードかユーザモードかを指示する信号を発生する手段
と、特権モードで実行される命令を格納する特権モード
用命令キャッシュと、ユーザモードで実行される命令を
格納するユーザモード用命令キャッシュと、上記したプ
ロセッサの実行モードに応じて、上記特権モード用命令
キャッシュもしくはユーザモード用命令キャッシュを選
択する手段とを設ける。
ードかユーザモードかを指示する信号を発生する手段
と、特権モードで実行される命令を格納する特権モード
用命令キャッシュと、ユーザモードで実行される命令を
格納するユーザモード用命令キャッシュと、上記したプ
ロセッサの実行モードに応じて、上記特権モード用命令
キャッシュもしくはユーザモード用命令キャッシュを選
択する手段とを設ける。
【０００９】（３）データがグローバル変数かローカル
変数かを指示する信号を発生する手段と、グローバル変
数を格納するグローバル変数用データキャッシュと、ロ
ーカル変数を格納するローカル変数用データキャッシュ
と、データがグローバル変数かローカル変数かに応じ
て、グローバル変数用データキャッシュもしくはローカ
ル変数用データキャッシュを選択する手段とを設ける。
変数かを指示する信号を発生する手段と、グローバル変
数を格納するグローバル変数用データキャッシュと、ロ
ーカル変数を格納するローカル変数用データキャッシュ
と、データがグローバル変数かローカル変数かに応じ
て、グローバル変数用データキャッシュもしくはローカ
ル変数用データキャッシュを選択する手段とを設ける。
【００１０】（４）プロセッサの実行モードが、特権モ
ードかユーザモードかを指示する信号を発生する手段
と、データがグローバル変数かローカル変数かを指示す
る信号を発生する手段と、特権モードで実行される命令
を格納する特権モード用命令キャッシュと、ユーザモー
ドで実行される命令を格納するユーザモード用命令キャ
ッシュと、グローバル変数を格納するグローバル変数用
データキャッシュと、ローカル変数を格納するローカル
変数用データキャッシュと、上記したプロセッサの実行
モードに応じて、上記特権モード用命令キャッシュもし
くはユーザモード用命令キャッシュを選択する手段と、
データがグローバル変数かローカル変数かに応じて、グ
ローバル変数用データキャッシュもしくはローカル変数
用データキャッシュを選択する手段とを設ける。
ードかユーザモードかを指示する信号を発生する手段
と、データがグローバル変数かローカル変数かを指示す
る信号を発生する手段と、特権モードで実行される命令
を格納する特権モード用命令キャッシュと、ユーザモー
ドで実行される命令を格納するユーザモード用命令キャ
ッシュと、グローバル変数を格納するグローバル変数用
データキャッシュと、ローカル変数を格納するローカル
変数用データキャッシュと、上記したプロセッサの実行
モードに応じて、上記特権モード用命令キャッシュもし
くはユーザモード用命令キャッシュを選択する手段と、
データがグローバル変数かローカル変数かに応じて、グ
ローバル変数用データキャッシュもしくはローカル変数
用データキャッシュを選択する手段とを設ける。
【００１１】（５）上記（１）（２）（３）（４）にお
いて、複数のキャッシュの構成を命令実行中に動的に変
更する手段を設ける。 （６）上記（３）（４）（５）において、命令を格納す
る２次命令キャッシュと、データを格納する２次データ
キャッシュとを設け、特権モード用命令キャッシュもし
くはユーザモード用命令キャッシュでキャッシュミスが
発生したとき上記２次命令キャッシュにアクセスし、グ
ローバル変数用データキャッシュもしくはローカル変数
用データキャッシュでキャッシュミスが発生したとき上
記２次データキャッシュにアクセスする。
いて、複数のキャッシュの構成を命令実行中に動的に変
更する手段を設ける。 （６）上記（３）（４）（５）において、命令を格納す
る２次命令キャッシュと、データを格納する２次データ
キャッシュとを設け、特権モード用命令キャッシュもし
くはユーザモード用命令キャッシュでキャッシュミスが
発生したとき上記２次命令キャッシュにアクセスし、グ
ローバル変数用データキャッシュもしくはローカル変数
用データキャッシュでキャッシュミスが発生したとき上
記２次データキャッシュにアクセスする。
【００１２】本発明においては、上記（１）〜（６）の
ように構成したので、キャッシュミスを低減化し、デー
タ処理の高速化を図ることができる。また、上記（５）
のように複数のキャッシュの構成を命令実行中に動的に
変更可能とすることにより、データ処理装置の動作環境
に応じて適切なキャッシュ構成とすることができ、デー
タ処理の高速化を図ることができる。
ように構成したので、キャッシュミスを低減化し、デー
タ処理の高速化を図ることができる。また、上記（５）
のように複数のキャッシュの構成を命令実行中に動的に
変更可能とすることにより、データ処理装置の動作環境
に応じて適切なキャッシュ構成とすることができ、デー
タ処理の高速化を図ることができる。
【００１３】
【発明の実施の形態】図２は本発明の実施例の構成を示
す図である。同図において、１１はユーザモード用命令
キャッシュ、１２は特権モード用命令キャッシュであ
り、プロセッサが特権モードで実行する命令は上記特権
モード用命令キャッシュ１２によりキャッシングされ、
プロセッサがユーザモードで実行する命令は上記ユーザ
モード用命令キャッシュ１１でキャッシングされる。プ
ロセッサの動作モードが特権モードであるかユーザモー
ドであるかは、制御レジスタ１３中の状態レジスタ１３
ａに格納されており、状態レジスタ１３ａの内容に応じ
て上記キャッシュ１１または１２が選択される。
す図である。同図において、１１はユーザモード用命令
キャッシュ、１２は特権モード用命令キャッシュであ
り、プロセッサが特権モードで実行する命令は上記特権
モード用命令キャッシュ１２によりキャッシングされ、
プロセッサがユーザモードで実行する命令は上記ユーザ
モード用命令キャッシュ１１でキャッシングされる。プ
ロセッサの動作モードが特権モードであるかユーザモー
ドであるかは、制御レジスタ１３中の状態レジスタ１３
ａに格納されており、状態レジスタ１３ａの内容に応じ
て上記キャッシュ１１または１２が選択される。
【００１４】また、本実施例においては、上記制御レジ
スタ１３中にキャッシュ構造レジスタ１３ｂが設けられ
ており、キャッシュ構造レジスタ１３ｂを、命令で書き
換えることにより、後述するようにキャッシュの構成
（各キャッシュの大きさ）を制御することができる。２
２はローカル変数用キャッシュ、２３はグローバル変数
用キャッシュであり、データがグローバル変数の場合
は、上記グローバル変数用キャッシュ２３でキャッシン
グされ、データがローカル変数の場合は、上記ローカル
変数用キャッシュ２２でキャッシングされる。データが
グローバル変数であるかローカル変数であるかは、例え
ば３２ビット論理アドレスの場合、最上位ビットがゼロ
であればグローバル変数であり、最上位ビットが”１”
であればローカル変数である。
スタ１３中にキャッシュ構造レジスタ１３ｂが設けられ
ており、キャッシュ構造レジスタ１３ｂを、命令で書き
換えることにより、後述するようにキャッシュの構成
（各キャッシュの大きさ）を制御することができる。２
２はローカル変数用キャッシュ、２３はグローバル変数
用キャッシュであり、データがグローバル変数の場合
は、上記グローバル変数用キャッシュ２３でキャッシン
グされ、データがローカル変数の場合は、上記ローカル
変数用キャッシュ２２でキャッシングされる。データが
グローバル変数であるかローカル変数であるかは、例え
ば３２ビット論理アドレスの場合、最上位ビットがゼロ
であればグローバル変数であり、最上位ビットが”１”
であればローカル変数である。
【００１５】次に図２により本実施例の動作を説明す
る。プログラムカウンタ１０から与えられる命令アドレ
スにより、ユーザモード用命令キャッシュ１１、特権モ
ード用命令キャッシュ１２から上記アドレスの命令が読
み出される。状態レジスタ１３ａには、前記したよう
に、プロセッサの実行モード（特権モード／ユーザモー
ド）が格納されており、セレクタ１４は、上記状態レジ
スタ１３ａから得られる上記モードを示すコントロール
信号によりユーザモード用命令キャッシュ１１または特
権モード用命令キャッシ１２の出力を選択する。セレク
タ１４から出力される命令１５ａはデコーダ１６に与え
られてデコードされるとともに、レジスタ番号がレジス
タファイル１７に与えられる。
る。プログラムカウンタ１０から与えられる命令アドレ
スにより、ユーザモード用命令キャッシュ１１、特権モ
ード用命令キャッシュ１２から上記アドレスの命令が読
み出される。状態レジスタ１３ａには、前記したよう
に、プロセッサの実行モード（特権モード／ユーザモー
ド）が格納されており、セレクタ１４は、上記状態レジ
スタ１３ａから得られる上記モードを示すコントロール
信号によりユーザモード用命令キャッシュ１１または特
権モード用命令キャッシ１２の出力を選択する。セレク
タ１４から出力される命令１５ａはデコーダ１６に与え
られてデコードされるとともに、レジスタ番号がレジス
タファイル１７に与えられる。
【００１６】そして、上記レジスタファイル１７から上
記レジスタ番号のデータ１８がリードされ、算術論理演
算回路１９に入力される。算術論理演算回路１９は、デ
コーダ１６が出力する命令のデコード結果１５ｂに応じ
た算術論理演算を行い、演算結果２１はセレクタ２６に
与えられる。また、上記演算結果がデータアドレス２０
の場合には、その演算結果がローカル変数用データキャ
ッシュ２２、グローバル変数用キャッシュ２３に与えら
れる。
記レジスタ番号のデータ１８がリードされ、算術論理演
算回路１９に入力される。算術論理演算回路１９は、デ
コーダ１６が出力する命令のデコード結果１５ｂに応じ
た算術論理演算を行い、演算結果２１はセレクタ２６に
与えられる。また、上記演算結果がデータアドレス２０
の場合には、その演算結果がローカル変数用データキャ
ッシュ２２、グローバル変数用キャッシュ２３に与えら
れる。
【００１７】また、上記データアドレス２０の最上位ビ
ットがコントロール信号としてセレクタ２４に与えら
れ、セレクタ２４は上記ローカル変数用データキャッシ
ュ２２、グローバル変数用キャッシュ２３を選択し、キ
ャッシングされていたデータ２５を出力する。セレクタ
２４が出力するデータ２５はセレクタ２６に与えられ、
セレクタ２６は前記算術論理演算回路１９が出力する算
術論理演算結果２１または上記データ２５を選択しレジ
スタファイル１７にライトする。
ットがコントロール信号としてセレクタ２４に与えら
れ、セレクタ２４は上記ローカル変数用データキャッシ
ュ２２、グローバル変数用キャッシュ２３を選択し、キ
ャッシングされていたデータ２５を出力する。セレクタ
２４が出力するデータ２５はセレクタ２６に与えられ、
セレクタ２６は前記算術論理演算回路１９が出力する算
術論理演算結果２１または上記データ２５を選択しレジ
スタファイル１７にライトする。
【００１８】図３は前記したキャッシュ構造レジスタ１
３ｂによるキャッシュの構成制御を説明する図である。
キャッシュ構造レジスタ１３ｂは同図に示すように、ユ
ーザモード用命令キャッシュ１１およびローカル変数用
キャッシュ２２の大きさをセットする領域Ａ，Ｂを備え
ており、命令により領域Ａ，Ｂにそれぞれのキャッシュ
の大きさを書き込むことによりキャッシュの構成を動的
に変更することができる。例えば、同図に示すように、
命令用のキャッシュとして、大きさが物理ＲＡＭで２Ｋ
バイトのキャッシュＩＣ０〜ＩＣ３が設けられており、
またデータ用のキャッシュとして大きさが物理ＲＡＭで
２ＫバイトのキャッシュＩＤ０〜ＩＤ３が設けられてい
るとする。
３ｂによるキャッシュの構成制御を説明する図である。
キャッシュ構造レジスタ１３ｂは同図に示すように、ユ
ーザモード用命令キャッシュ１１およびローカル変数用
キャッシュ２２の大きさをセットする領域Ａ，Ｂを備え
ており、命令により領域Ａ，Ｂにそれぞれのキャッシュ
の大きさを書き込むことによりキャッシュの構成を動的
に変更することができる。例えば、同図に示すように、
命令用のキャッシュとして、大きさが物理ＲＡＭで２Ｋ
バイトのキャッシュＩＣ０〜ＩＣ３が設けられており、
またデータ用のキャッシュとして大きさが物理ＲＡＭで
２ＫバイトのキャッシュＩＤ０〜ＩＤ３が設けられてい
るとする。
【００１９】上記構成において、キャッシュ構造レジス
タ１３ｂの領域Ａに１を書き込むと、同図に示すよう
に、命令用キャッシュＩＣ０のイネーブル信号が１とな
り、その他の命令用キャッシュＩＣ１〜ＩＣ３のイネー
ブル信号が０となる。これにより、ユーザモード用命令
キャッシュ１１の大きさが２Ｋバイト、特権モード用命
令キャッシュ１２の大きさが６Ｋバイトに設定される。
また、キャッシュ構造レジスタ１３ｂの領域Ｂに２を書
き込むと データ用キャッシュＩＤ０，ＩＤ１のイネー
ブル信号が１となり、その他のデータ用キャッシュＩＤ
２，ＩＤ３のイネーブル信号は０となる。これにより、
ローカル変数用キャッシュ２２の大きさは４Ｋバイトに
設定され、グローバル変更用キャッシュグローバル変数
用キャッシュ２３の大きさは４Ｋに設定される。
タ１３ｂの領域Ａに１を書き込むと、同図に示すよう
に、命令用キャッシュＩＣ０のイネーブル信号が１とな
り、その他の命令用キャッシュＩＣ１〜ＩＣ３のイネー
ブル信号が０となる。これにより、ユーザモード用命令
キャッシュ１１の大きさが２Ｋバイト、特権モード用命
令キャッシュ１２の大きさが６Ｋバイトに設定される。
また、キャッシュ構造レジスタ１３ｂの領域Ｂに２を書
き込むと データ用キャッシュＩＤ０，ＩＤ１のイネー
ブル信号が１となり、その他のデータ用キャッシュＩＤ
２，ＩＤ３のイネーブル信号は０となる。これにより、
ローカル変数用キャッシュ２２の大きさは４Ｋバイトに
設定され、グローバル変更用キャッシュグローバル変数
用キャッシュ２３の大きさは４Ｋに設定される。
【００２０】上記のように、キャッシュ構造レジスタ１
３ｂにキャッシュの大きさを書き込むことにより、ユー
ザモード用命令キャッシュ１１と特権モード用命令キャ
ッシュ１２の大きさ、および、ローカル変数用キャッシ
ュ２２とグローバル変更用キャッシュ２３の大きさを命
令実行時に変えることができる。なお、上記図２には、
図５で説明した２次キャッシュが示されていないが、本
実施例においても、上記命令用キャッシュ、データ用キ
ャッシュに対応させて比較的大容量な命令用の２次キャ
ッシュおよびデータ用の２次キャッシュを設け、上記キ
ャッシュ１１，１２，２２，２３にキャッシュ・ミスが
発生した際、メモリに直接アクセスせずに上記命令用の
２次キャッシュおよびデータ用の２次キャッシュにアク
セスすることにより高速化を図ることができる。
３ｂにキャッシュの大きさを書き込むことにより、ユー
ザモード用命令キャッシュ１１と特権モード用命令キャ
ッシュ１２の大きさ、および、ローカル変数用キャッシ
ュ２２とグローバル変更用キャッシュ２３の大きさを命
令実行時に変えることができる。なお、上記図２には、
図５で説明した２次キャッシュが示されていないが、本
実施例においても、上記命令用キャッシュ、データ用キ
ャッシュに対応させて比較的大容量な命令用の２次キャ
ッシュおよびデータ用の２次キャッシュを設け、上記キ
ャッシュ１１，１２，２２，２３にキャッシュ・ミスが
発生した際、メモリに直接アクセスせずに上記命令用の
２次キャッシュおよびデータ用の２次キャッシュにアク
セスすることにより高速化を図ることができる。
【００２１】図４は本実施例におけるキャッシュへのア
クセス制御のフローチャートの一例を示す図であり、同
図は、上記のように命令用およびデータ用の２次キャッ
シュを設けた場合の処理を示している。同図に示すよう
に、キャッシュにアクセスする際、まず、特権モードで
実行される命令かユーザモードで実行される命令である
かを判別し（ステップＳ１）、ユーザモードのときに
は、ユーザモード用命令キャッシュ１１(Iu-Cache)にア
クセスし（ステップＳ２）、特権モードのときには、特
権モード用命令キャッシュ１２(Is-Cache)にアクセスす
る（ステップＳ３，Ｓ４）。
クセス制御のフローチャートの一例を示す図であり、同
図は、上記のように命令用およびデータ用の２次キャッ
シュを設けた場合の処理を示している。同図に示すよう
に、キャッシュにアクセスする際、まず、特権モードで
実行される命令かユーザモードで実行される命令である
かを判別し（ステップＳ１）、ユーザモードのときに
は、ユーザモード用命令キャッシュ１１(Iu-Cache)にア
クセスし（ステップＳ２）、特権モードのときには、特
権モード用命令キャッシュ１２(Is-Cache)にアクセスす
る（ステップＳ３，Ｓ４）。
【００２２】また、データの場合には、例えば論理アド
レスの最上位”１”ビットよりグローバル変数かを判別
し（ステップＳ５）、グローバル変数の場合には、グロ
ーバル変数用命令キャッシュ２３（Dg-Cache) にアクセ
スし（ステップＳ６）、ローカル変数の場合には、ロー
カル変数用キャッシュ２２（Dl-Cache) にアクセスする
（ステップＳ７）。そして、上記ユーザモード用命令キ
ャッシュ１１(Iu-Cache)、特権モード用命令キャッシュ
１２(Is-Cache)でキャッシュ・ミスが発生すると、前記
した２次命令キャッシュ(Si-Cache)にアクセスする（ス
テップＳ８，Ｓ１０）。また、上記ローカル変数用デー
タ・キャッシュ２２(Dl-Cache)、グローバル変数用デー
タ・キャッシュ２３(Dg-Cache)でキャッシュ・ミスが発
生すると、上記した２次データ・キャッシュ(Sd-Cache)
にアクセスする（ステップＳ９，Ｓ１１）。上記実施例
では、命令やデータを複数のクラスに分類し、それぞれ
のクラスについて最適なキャッシュを設けているので、
全体のキャッシュ・ヒット率を向上させることができ
る。
レスの最上位”１”ビットよりグローバル変数かを判別
し（ステップＳ５）、グローバル変数の場合には、グロ
ーバル変数用命令キャッシュ２３（Dg-Cache) にアクセ
スし（ステップＳ６）、ローカル変数の場合には、ロー
カル変数用キャッシュ２２（Dl-Cache) にアクセスする
（ステップＳ７）。そして、上記ユーザモード用命令キ
ャッシュ１１(Iu-Cache)、特権モード用命令キャッシュ
１２(Is-Cache)でキャッシュ・ミスが発生すると、前記
した２次命令キャッシュ(Si-Cache)にアクセスする（ス
テップＳ８，Ｓ１０）。また、上記ローカル変数用デー
タ・キャッシュ２２(Dl-Cache)、グローバル変数用デー
タ・キャッシュ２３(Dg-Cache)でキャッシュ・ミスが発
生すると、上記した２次データ・キャッシュ(Sd-Cache)
にアクセスする（ステップＳ９，Ｓ１１）。上記実施例
では、命令やデータを複数のクラスに分類し、それぞれ
のクラスについて最適なキャッシュを設けているので、
全体のキャッシュ・ヒット率を向上させることができ
る。
【００２３】
【発明の効果】以上説明したように、本発明において
は、複数のキャッシュを設け、データや命令を分類し
て、別々のキャッシュに格納するようにしたので、キャ
ッシュのヒット率を向上させ、データ処理の高速化を図
ることができる。
は、複数のキャッシュを設け、データや命令を分類し
て、別々のキャッシュに格納するようにしたので、キャ
ッシュのヒット率を向上させ、データ処理の高速化を図
ることができる。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成を示す図である。
【図３】本発明の実施例におけるキャッシュの構成制御
を説明する図である。
を説明する図である。
【図４】キャッシュへのアクセス制御の一例を示す図で
ある。
ある。
【図５】キャッシュを含む一般的なデータ処理装置の概
略構成図である。
略構成図である。
【図６】図５におけるキャッシュへのアクセス制御の一
例を示す図である。
例を示す図である。
１ プロセッサ ２ａ 特権モード用キャッシュ ２ｂ ユーザモード用命令キャッシュ ２ｃ グローバル変数用キャッシュ ２ｄ ローカル変数用キャッシュ ３ａ ２次命令キャッシュ ３ｂ ２次データキャッシュ １１ ユーザモード用命令キャッシュ １２ 特権モード用命令キャッシュ １３ 制御レジスタ １３ａ 状態レジスタ １３ｂ キャッシュ構造レジスタ ２２ ローカル変数用キャッシュ ２３ グローバル変数用キャッシュ
Claims (6)
- 【請求項１】 命令を格納する複数の命令キャッシュ・
メモリと、 データを格納する複数のデータキャッシュ・メモリと、 上記複数の命令キャッシュ・メモリの内のどの命令キャ
ッシュ・メモリを選択するかを指示する信号を発生する
第１の手段と、 上記複数のデータキャッシュ・メモリの内のどのデータ
キャッシュ・メモリを選択するかをアドレスに応じて指
示する信号を発生する第２の手段とを備え、 上記第１、第２の手段が出力により複数のキャッシュ・
メモリを制御することを特徴とする複数のキャッシュ・
メモリを備えたデータ処理装置。 - 【請求項２】 プロセッサの実行モードが、特権モード
かユーザモードかを指示する信号を発生する手段と、 特権モードで実行される命令を格納する特権モード用命
令キャッシュ・メモリと、 ユーザモードで実行される命令を格納するユーザモード
用命令キャッシュ・メモリと、 上記したプロセッサの実行モードに応じて、上記特権モ
ード用命令キャッシュ・メモリもしくはユーザモード用
命令キャッシュ・メモリを選択する手段とを備えたこと
を特徴とする複数のキャッシュ・メモリを備えたデータ
処理装置。 - 【請求項３】 データがグローバル変数かローカル変数
を指示する信号を発生する手段と、 グローバル変数を格納するグローバル変数用データキャ
ッシュ・メモリと、 ローカル変数を格納するローカル変数用データキャッシ
ュ・メモリと、 データがグローバル変数かローカル変数かに応じて、グ
ローバル変数用データキャッシュ・メモリもしくはロー
カル変数用データキャッシュ・メモリを選択する手段と
を備えたことを特徴とする複数のキャッシュ・メモリを
備えたデータ処理装置。 - 【請求項４】 プロセッサの実行モードが、特権モード
かユーザモードかを指示する信号を発生する手段と、 データがグローバル変数かローカル変数かを指示する信
号を発生する手段と、 特権モードで実行される命令を格納する特権モード用命
令キャッシュ・メモリと、 ユーザモードで実行される命令を格納するユーザモード
用命令キャッシュ・メモリと、 グローバル変数を格納するグローバル変数用データキャ
ッシュ・メモリと、 ローカル変数を格納するローカル変数用データキャッシ
ュ・メモリと、 上記したプロセッサの実行モードに応じて、上記特権モ
ード用命令キャッシュ・メモリもしくはユーザモード用
命令キャッシュ・メモリを選択する手段と、 データがグローバル変数かローカル変数かに応じて、グ
ローバル変数用データキャッシュ・メモリもしくはロー
カル変数用データキャッシュ・メモリを選択する手段と
を備えたことを特徴とする複数のキャッシュ・メモリを
備えたデータ処理装置。 - 【請求項５】 複数のキャッシュ・メモリの構成を命令
実行中に動的に変更する手段を備えたことを特徴とする
請求項１，２，３または請求項４の複数のキャッシュ・
メモリを備えたデータ処理装置。 - 【請求項６】 命令を格納する２次命令キャッシュ・メ
モリと、データを格納する２次データキャッシュ・メモ
リとを備え、 特権モード用命令キャッシュ・メモリもしくはユーザモ
ード用命令キャッシュ・メモリでキャッシュミスが発生
したとき上記２次命令キャッシュ・メモリにアクセス
し、 グローバル変数用データキャッシュ・メモリもしくはロ
ーカル変数用データキャッシュ・メモリでキャッシュミ
スが発生したとき上記２次データキャッシュ・メモリに
アクセスすることを特徴とする請求項３，４または請求
項５の複数のキャッシュ・メモリを備えたデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007184A JPH10207770A (ja) | 1997-01-20 | 1997-01-20 | 複数のキャッシュ・メモリを備えたデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007184A JPH10207770A (ja) | 1997-01-20 | 1997-01-20 | 複数のキャッシュ・メモリを備えたデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207770A true JPH10207770A (ja) | 1998-08-07 |
Family
ID=11658983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9007184A Withdrawn JPH10207770A (ja) | 1997-01-20 | 1997-01-20 | 複数のキャッシュ・メモリを備えたデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326036C (zh) * | 2003-12-25 | 2007-07-11 | 松下电器产业株式会社 | 数据处理装置、数据处理方法和编译装置及编译方法 |
-
1997
- 1997-01-20 JP JP9007184A patent/JPH10207770A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326036C (zh) * | 2003-12-25 | 2007-07-11 | 松下电器产业株式会社 | 数据处理装置、数据处理方法和编译装置及编译方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |