JPH11312122A - 使用者が構築可能なオンチッププログラムメモリシステム - Google Patents
使用者が構築可能なオンチッププログラムメモリシステムInfo
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- JPH11312122A JPH11312122A JP10368139A JP36813998A JPH11312122A JP H11312122 A JPH11312122 A JP H11312122A JP 10368139 A JP10368139 A JP 10368139A JP 36813998 A JP36813998 A JP 36813998A JP H11312122 A JPH11312122 A JP H11312122A
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- chip
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/25—Using a specific main memory architecture
- G06F2212/251—Local memory within processor subsystem
- G06F2212/2515—Local memory within processor subsystem being configurable for different purposes, e.g. as cache or non-cache memory
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Abstract
(57)【要約】
【課題】 使用者が再構成可能なオンチップメモリシス
テムを提供することを目的とする 【解決手段】 オンチップメモリとこのメモリをプログ
ラムからの要求に応じて再構成するプログラムメモリ制
御装置とでオンチップメモリシステムを構成する。１つ
のモードでメモリは内部アドレス空間にマッピングさ
れ、別のモードではメモリはオンチップキャッシュとし
て構成される。
テムを提供することを目的とする 【解決手段】 オンチップメモリとこのメモリをプログ
ラムからの要求に応じて再構成するプログラムメモリ制
御装置とでオンチップメモリシステムを構成する。１つ
のモードでメモリは内部アドレス空間にマッピングさ
れ、別のモードではメモリはオンチップキャッシュとし
て構成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にマイクロプ
ロセッサの構築に係わり、更に詳細にはオンチッププロ
グラムメモリ機能を有するマイクロプロセッサに関す
る。
ロセッサの構築に係わり、更に詳細にはオンチッププロ
グラムメモリ機能を有するマイクロプロセッサに関す
る。
【０００２】
【従来の技術】マイクロプロセッサはコンピュータの命
令処理、算術、及び論理演算を単一チップ上で組み合わ
せる回路である。ディジタル信号処理装置（ＤＳＰ）は
大量のデータを効率的に取り扱うように最適化されたマ
イクロプロセッサである。この様な処理装置は今日の多
数の電気製品、例えば高速モデム、高速ディスク駆動装
置、ディジタルセルラ電話機、および複雑な自動車シス
テムの動作の中心であり、将来的にその他のディジタル
システムに広範に使用されるものである。これらの環境
下に於いてＤＳＰに対する要求は、使用者が彼らのディ
ジタル製品の性能向上を希求すると共に増大し続ける。
令処理、算術、及び論理演算を単一チップ上で組み合わ
せる回路である。ディジタル信号処理装置（ＤＳＰ）は
大量のデータを効率的に取り扱うように最適化されたマ
イクロプロセッサである。この様な処理装置は今日の多
数の電気製品、例えば高速モデム、高速ディスク駆動装
置、ディジタルセルラ電話機、および複雑な自動車シス
テムの動作の中心であり、将来的にその他のディジタル
システムに広範に使用されるものである。これらの環境
下に於いてＤＳＰに対する要求は、使用者が彼らのディ
ジタル製品の性能向上を希求すると共に増大し続ける。
【０００３】設計者はＤＳＰおよびマイクロプロセッサ
の性能向上に、クロック速度を増大させること、回路設
計に於ける構造的隘路の除去すること、複数の実行ユニ
ットを単一プロセッサ回路上に組み込むこと、及びプロ
セッサで実行される操作を効果的な方法でスケジュール
する最適化コンパイラを開発することによって成功して
きている。クロック周波数を更に増大させることは実現
がますます困難になってきているので、設計者は高性能
なＤＳＰ性能を実現する手段として多重実行ユニットプ
ロセッサを採用するようになってきている。例えば図２
は８個の実行ユニット、Ｌ１，Ｓ１，Ｍ１，Ｄ１，Ｌ
２，Ｓ２，Ｍ２，及びＤ２を有するＤＳＰのＣＰＵデー
タ経路のブロック図を示す。これらの実行ユニットは複
数の操作、例えば加算、掛け算、アドレス指定、論理機
能、及びデータ格納及び読み取りを同時に実行するよう
に並列に動作する。
の性能向上に、クロック速度を増大させること、回路設
計に於ける構造的隘路の除去すること、複数の実行ユニ
ットを単一プロセッサ回路上に組み込むこと、及びプロ
セッサで実行される操作を効果的な方法でスケジュール
する最適化コンパイラを開発することによって成功して
きている。クロック周波数を更に増大させることは実現
がますます困難になってきているので、設計者は高性能
なＤＳＰ性能を実現する手段として多重実行ユニットプ
ロセッサを採用するようになってきている。例えば図２
は８個の実行ユニット、Ｌ１，Ｓ１，Ｍ１，Ｄ１，Ｌ
２，Ｓ２，Ｍ２，及びＤ２を有するＤＳＰのＣＰＵデー
タ経路のブロック図を示す。これらの実行ユニットは複
数の操作、例えば加算、掛け算、アドレス指定、論理機
能、及びデータ格納及び読み取りを同時に実行するよう
に並列に動作する。
【０００４】理論的に多重実行ユニットプロセッサの性
能は利用可能な実行ユニットの数に比例する。しかしな
がらこの性能上の利点を活用出来るか否かは、実行ユニ
ットのほとんどが各クロックサイクル毎に１つのタスク
を実施できるように動作を効率的にスケジューリング出
来るかにかかっている。効率的なスケジューリングは特
にループ化命令で重要であり、それはプロセッサの典型
的な実行時アプリケーションはその時間の大部分をルー
プ実行に費やすからである。
能は利用可能な実行ユニットの数に比例する。しかしな
がらこの性能上の利点を活用出来るか否かは、実行ユニ
ットのほとんどが各クロックサイクル毎に１つのタスク
を実施できるように動作を効率的にスケジューリング出
来るかにかかっている。効率的なスケジューリングは特
にループ化命令で重要であり、それはプロセッサの典型
的な実行時アプリケーションはその時間の大部分をルー
プ実行に費やすからである。
【０００５】不幸にして、多重実行ユニットを取り込む
ことはまた新たなアーキテクチャ上の隘路を作り出す。
機能が増えると、例えば超長命令語（ＶＬＩＷ）アーキ
テクチャの様なより長い命令に言い換えられる。例えば
先に説明されている８実行ユニットＶＬＩＷプロセッサ
は、全ての実行ユニット上でタスクを実行させるために
各クロックサイクル毎に２５６ビット命令を必要とす
る。単に命令読み取りだけのためにプロセッサの外部へ
例えば２５６ビット幅並列データ経路を用意することは
一般的に実際的でないしまた望ましくも無いので、命令
ローディング用に利用できるデータ速度が多くのアプリ
ケーションで全体の制約要因となるはずである。本発明
の１つの目的はこの隘路を解決することである。
ことはまた新たなアーキテクチャ上の隘路を作り出す。
機能が増えると、例えば超長命令語（ＶＬＩＷ）アーキ
テクチャの様なより長い命令に言い換えられる。例えば
先に説明されている８実行ユニットＶＬＩＷプロセッサ
は、全ての実行ユニット上でタスクを実行させるために
各クロックサイクル毎に２５６ビット命令を必要とす
る。単に命令読み取りだけのためにプロセッサの外部へ
例えば２５６ビット幅並列データ経路を用意することは
一般的に実際的でないしまた望ましくも無いので、命令
ローディング用に利用できるデータ速度が多くのアプリ
ケーションで全体の制約要因となるはずである。本発明
の１つの目的はこの隘路を解決することである。
【０００６】
【発明が解決しようとする課題】多くの高性能信号処理
装置は、少なくともいくつかのプログラムメモリをチッ
プ上に具備しているが、これは外部メモリから命令ロー
ディングする際に遅れが生じるためである。しかしなが
らマイクロプロセッサ上でオンチップメモリに割り当て
られている領域は必要に迫られて制限されており、従来
技術によるオンチップメモリはこの制限を有しかつ貴重
な資源を再構成する機能を提供していない。本発明はこ
れまで認識されていなかった問題を解決することを目指
しており、この問題とは、或るアプリケーションではそ
の核となる機能を十分なサイズを取られたメモリにロー
ドする事が出来るが、他方他のアプリケーションでは核
となる機能をそのようにすることが出来ない場合、資源
をデュプリケートしたり場合によっては浪費することな
く任意のアプリケーションの要求に合致するようにオン
チップメモリを設計することは出来ないものかというこ
とである。さて使用者が好適にはソフトウェアで構成可
能なオンチップメモリにより全てのアプリケーションに
対して最大のフレキシビリティーが提供されることが認
識された。本発明は実行時にアプリケーションで要求さ
れるいくつかのメモリモードの１つに構成可能なオンチ
ップメモリを具備したマイクロプロセッサを提供する。
装置は、少なくともいくつかのプログラムメモリをチッ
プ上に具備しているが、これは外部メモリから命令ロー
ディングする際に遅れが生じるためである。しかしなが
らマイクロプロセッサ上でオンチップメモリに割り当て
られている領域は必要に迫られて制限されており、従来
技術によるオンチップメモリはこの制限を有しかつ貴重
な資源を再構成する機能を提供していない。本発明はこ
れまで認識されていなかった問題を解決することを目指
しており、この問題とは、或るアプリケーションではそ
の核となる機能を十分なサイズを取られたメモリにロー
ドする事が出来るが、他方他のアプリケーションでは核
となる機能をそのようにすることが出来ない場合、資源
をデュプリケートしたり場合によっては浪費することな
く任意のアプリケーションの要求に合致するようにオン
チップメモリを設計することは出来ないものかというこ
とである。さて使用者が好適にはソフトウェアで構成可
能なオンチップメモリにより全てのアプリケーションに
対して最大のフレキシビリティーが提供されることが認
識された。本発明は実行時にアプリケーションで要求さ
れるいくつかのメモリモードの１つに構成可能なオンチ
ップメモリを具備したマイクロプロセッサを提供する。
【０００７】本発明の１つの特徴として、構成可能なオ
ンチップメモリを含むマイクロプロセッサが開示されて
いる。好適にマイクロプロセッサは更にプログラムメモ
リ制御装置を含み、これは現行のオンチップメモリ構成
がマイクロプロセッサ中央処理ユニット（ＣＰＵ）コア
に対してプログラムメモリ実行中に透明なように維持す
ることを可能とする。好適にこの構成可能オンチップメ
モリはメモリ・マップ（memory-mapped）またはキャッ
シュメモリのいずれかとして構成することが出来る。キ
ャッシュメモリは更に好適に多重モード、例えば完全使
用可能（fullyenabled）、バイパス、または読み取り専
用で動作するように構成できる。
ンチップメモリを含むマイクロプロセッサが開示されて
いる。好適にマイクロプロセッサは更にプログラムメモ
リ制御装置を含み、これは現行のオンチップメモリ構成
がマイクロプロセッサ中央処理ユニット（ＣＰＵ）コア
に対してプログラムメモリ実行中に透明なように維持す
ることを可能とする。好適にこの構成可能オンチップメ
モリはメモリ・マップ（memory-mapped）またはキャッ
シュメモリのいずれかとして構成することが出来る。キ
ャッシュメモリは更に好適に多重モード、例えば完全使
用可能（fullyenabled）、バイパス、または読み取り専
用で動作するように構成できる。
【０００８】本発明の第二の特徴として、構成可能オン
チップメモリはマイクロプロセッサ動作中にソフトウェ
ア制御のもとで再構成可能である。例えば構成可能メモ
リは１つのモードでブートされ、そしてマイクロプロセ
ッサのＣＰＵによって実行されるソフトウェア命令によ
って、一度または複数回別のモードに実質的に切り替え
られる。この様なソフトウェア命令はプログラムメモリ
制御装置の動作およびオンチップメモリを、マイクロプ
ロセッサ上の制御信号を変化させることで好適に変更す
る。
チップメモリはマイクロプロセッサ動作中にソフトウェ
ア制御のもとで再構成可能である。例えば構成可能メモ
リは１つのモードでブートされ、そしてマイクロプロセ
ッサのＣＰＵによって実行されるソフトウェア命令によ
って、一度または複数回別のモードに実質的に切り替え
られる。この様なソフトウェア命令はプログラムメモリ
制御装置の動作およびオンチップメモリを、マイクロプ
ロセッサ上の制御信号を変化させることで好適に変更す
る。
【０００９】本発明の更に別の特徴として、プログラム
メモリ制御装置（ＰＭＣ）はメモリ・マップモードまた
はキャッシュモードのいずれかで動作し、要求されたア
ドレスがオンチップメモリアドレスであるか否かを判断
する。プログラムメモリ制御装置は好適に要求されたフ
ェッチパケットがオンチップの場合は供給するか、また
はプロセッサを停止し要求されたフェッチパケットをオ
フチップからロードする。ＰＭＣはメモリモード遷移要
求をチェックし、ＣＰＵがその様に要求する際には遷移
を開始する。
メモリ制御装置（ＰＭＣ）はメモリ・マップモードまた
はキャッシュモードのいずれかで動作し、要求されたア
ドレスがオンチップメモリアドレスであるか否かを判断
する。プログラムメモリ制御装置は好適に要求されたフ
ェッチパケットがオンチップの場合は供給するか、また
はプロセッサを停止し要求されたフェッチパケットをオ
フチップからロードする。ＰＭＣはメモリモード遷移要
求をチェックし、ＣＰＵがその様に要求する際には遷移
を開始する。
【００１０】本発明の更に別の特徴として、タグＲＡＭ
がキャッシュメモリ動作に関連づけられている。このタ
グＲＡＭは好適にプログラムメモリ制御装置と共に動作
し、これは要求されたアドレスのフェッチパケットが現
在キャッシュの中にロードされているか否かを判断す
る。プログラムメモリ制御装置は好適に、フェッチパケ
ットがオフチップからロードされた際にタグＲＡＭを更
新する機能を有する。プログラムメモリ制御装置はまた
好適に、マイクロプロセッサ動作中にタグＲＡＭを、例
えばメモり構成の切り替えによって、初期化する機能を
有する。
がキャッシュメモリ動作に関連づけられている。このタ
グＲＡＭは好適にプログラムメモリ制御装置と共に動作
し、これは要求されたアドレスのフェッチパケットが現
在キャッシュの中にロードされているか否かを判断す
る。プログラムメモリ制御装置は好適に、フェッチパケ
ットがオフチップからロードされた際にタグＲＡＭを更
新する機能を有する。プログラムメモリ制御装置はまた
好適に、マイクロプロセッサ動作中にタグＲＡＭを、例
えばメモり構成の切り替えによって、初期化する機能を
有する。
【００１１】本発明は添付図を参照する事によって最も
良く理解されるであろう：
良く理解されるであろう：
【００１２】
【課題を解決するための手段】ここで本発明のために、
いくつかの図示された実施例を説明する。本発明が任意
のＣＰＵアーキテクチャに容易に適合できるであろうこ
とは疑いも無いが、図示する目的でこれらの実施例は特
定のＶＬＩＷプロセッサファミリー、テキサスインスツ
ルメント製ＴＭＳ３２０Ｃ６ｘを参照して説明されてい
る。当業者にとって以下の説明は彼らが発明を再現出来
るようにするのに十分であると理解される：しかしなが
らプロセッサアーキテクチャに関連する個別データ、命
令セット、および動作に関して興味のある読者はテキサ
スインスツルメントＴＭＳ３２０Ｃ６２ｘｘおよび命令
セット参考ガイド（１９９７）およびテキサスインスツ
ルメントＴＭＳ３２０Ｃ６２ｘｘおよび周辺機器参考ガ
イド（１９９７）を参照されたい、これらは参照によっ
て本願の開示に組み込む。
いくつかの図示された実施例を説明する。本発明が任意
のＣＰＵアーキテクチャに容易に適合できるであろうこ
とは疑いも無いが、図示する目的でこれらの実施例は特
定のＶＬＩＷプロセッサファミリー、テキサスインスツ
ルメント製ＴＭＳ３２０Ｃ６ｘを参照して説明されてい
る。当業者にとって以下の説明は彼らが発明を再現出来
るようにするのに十分であると理解される：しかしなが
らプロセッサアーキテクチャに関連する個別データ、命
令セット、および動作に関して興味のある読者はテキサ
スインスツルメントＴＭＳ３２０Ｃ６２ｘｘおよび命令
セット参考ガイド（１９９７）およびテキサスインスツ
ルメントＴＭＳ３２０Ｃ６２ｘｘおよび周辺機器参考ガ
イド（１９９７）を参照されたい、これらは参照によっ
て本願の開示に組み込む。
【００１３】いくつかの定義がまた読者にとって有用で
あろう。ここで使用されているように、命令はプロセッ
サ上の実行ユニットにより１または複数のクロックサイ
クルで実行可能な機能である。実行パケット（execute
packet）は１つまたは複数の命令のセットで、同一クロ
ックサイクル中に実行ユニットに配送されるものであ
る。フェッチパケットは命令の標準サイズブロックで、
１つまたは複数の実行パケットを含み、ＣＰＵの中に単
一ユニットとしてロードされる。
あろう。ここで使用されているように、命令はプロセッ
サ上の実行ユニットにより１または複数のクロックサイ
クルで実行可能な機能である。実行パケット（execute
packet）は１つまたは複数の命令のセットで、同一クロ
ックサイクル中に実行ユニットに配送されるものであ
る。フェッチパケットは命令の標準サイズブロックで、
１つまたは複数の実行パケットを含み、ＣＰＵの中に単
一ユニットとしてロードされる。
【００１４】メモリ・マップオンチップメモリ（memory
-mapped on-chip memory）は普通にアドレス指定可能な
プログラムメモリの連続した区分を占有する。キャッシ
ュオンチップメモリは外部メモリの中にも存在するが、
先にＣＰＵで要求された（通常は最も最近要求された）
命令のコピーを含む。これらはプログラムメモリの連続
した区分を表す必要は無く、また一般的にＣＰＵで明示
的にアドレス可能である必要も無い。
-mapped on-chip memory）は普通にアドレス指定可能な
プログラムメモリの連続した区分を占有する。キャッシ
ュオンチップメモリは外部メモリの中にも存在するが、
先にＣＰＵで要求された（通常は最も最近要求された）
命令のコピーを含む。これらはプログラムメモリの連続
した区分を表す必要は無く、また一般的にＣＰＵで明示
的にアドレス可能である必要も無い。
【００１５】テキサスインスツルメント製ＴＭＳ３２０
Ｃ６ｘ（Ｃ６ｘ）プロセッサファミリーは本発明のいく
つかの提出された実施例を含む。このＣ６ｘファミリー
はスカラーおよび浮動小数点アーキテクチャの両方を含
む。これらのプロセッサのＣＰＵコアは８つの実行ユニ
ットを含み、それらの各々は３１ビット命令を必要とす
る。もしもプロセッサの全ての８つの実行ユニットが指
定されたクロックサイクルに対して命令を出すと、２５
６ビット（８つの３１ビット命令に加えて並列シーケン
スを示す８ビット）の最大命令ワード長が必要となる。
Ｃ６ｘ（Ｃ６ｘ）プロセッサファミリーは本発明のいく
つかの提出された実施例を含む。このＣ６ｘファミリー
はスカラーおよび浮動小数点アーキテクチャの両方を含
む。これらのプロセッサのＣＰＵコアは８つの実行ユニ
ットを含み、それらの各々は３１ビット命令を必要とす
る。もしもプロセッサの全ての８つの実行ユニットが指
定されたクロックサイクルに対して命令を出すと、２５
６ビット（８つの３１ビット命令に加えて並列シーケン
スを示す８ビット）の最大命令ワード長が必要となる。
【００１６】いくつかの外部データシステムに接続され
たＣ６ｘプロセッサのブロック図が図１に示されてい
る。プロセッサ１０はＣＰＵコア２０を含み、これはプ
ログラムメモリ制御装置３０およびデータメモリ制御装
置１２と通信している。このプロセッサのその他の重要
ブロックには周辺装置１４、周辺装置バス制御装置１
７，およびＤＭＡ制御装置１８が含まれる。
たＣ６ｘプロセッサのブロック図が図１に示されてい
る。プロセッサ１０はＣＰＵコア２０を含み、これはプ
ログラムメモリ制御装置３０およびデータメモリ制御装
置１２と通信している。このプロセッサのその他の重要
ブロックには周辺装置１４、周辺装置バス制御装置１
７，およびＤＭＡ制御装置１８が含まれる。
【００１７】プロセッサ１０はＣＰＵコア２０がメモリ
制御装置１２および３０から要求されたデータ並びに命
令が、実際にオンチップに存在しているかまたはオフチ
ップであるかを意識しないで良いように構成されてい
る。もしも要求されたデータがチップ上に存在する場合
は、制御装置１２および３０はデータをそれぞれのオン
チップデータメモリ１３またはプログラムメモリ／キャ
ッシュ３１から取り込む。もしも要求されたデータがオ
ンチップ上に存在しない場合は、これらのユニットはデ
ータを外部メモリインタフェース（ＥＭＩＦ）１６から
要求する。ＥＭＩＦ１６は外部データバス７０と通信を
行い、これは外部データ格納ユニット、例えばディスク
７１、ＲＯＭ７２，またはＲＡＭ７３と接続されてい
る。外部データバス７０は３２ビット幅である。
制御装置１２および３０から要求されたデータ並びに命
令が、実際にオンチップに存在しているかまたはオフチ
ップであるかを意識しないで良いように構成されてい
る。もしも要求されたデータがチップ上に存在する場合
は、制御装置１２および３０はデータをそれぞれのオン
チップデータメモリ１３またはプログラムメモリ／キャ
ッシュ３１から取り込む。もしも要求されたデータがオ
ンチップ上に存在しない場合は、これらのユニットはデ
ータを外部メモリインタフェース（ＥＭＩＦ）１６から
要求する。ＥＭＩＦ１６は外部データバス７０と通信を
行い、これは外部データ格納ユニット、例えばディスク
７１、ＲＯＭ７２，またはＲＡＭ７３と接続されてい
る。外部データバス７０は３２ビット幅である。
【００１８】ＣＰＵコア２０は２つの一般的に同様なデ
ータ経路２４ａと２４ｂを含み、これらは図１に示され
ており詳細が図２に示されている通りである。第一経路
は共有多重ポートレジスタファイルＡと４つの実行ユニ
ットを含み、これらは算術およびロード／ストアユニッ
トＤ１、算術およびシフトユニットＳ１、掛け算器Ｍ
１，及び算術演算ユニットＬ１を含む。第二経路はレジ
スタファイルＢ及び実行ユニットＬ２，Ｓ２，Ｍ２，及
びＤ２を含む。これら２つのデータ経路をまたがってデ
ータを共有するための機能（もっとも制限されている
が）が存在している。
ータ経路２４ａと２４ｂを含み、これらは図１に示され
ており詳細が図２に示されている通りである。第一経路
は共有多重ポートレジスタファイルＡと４つの実行ユニ
ットを含み、これらは算術およびロード／ストアユニッ
トＤ１、算術およびシフトユニットＳ１、掛け算器Ｍ
１，及び算術演算ユニットＬ１を含む。第二経路はレジ
スタファイルＢ及び実行ユニットＬ２，Ｓ２，Ｍ２，及
びＤ２を含む。これら２つのデータ経路をまたがってデ
ータを共有するための機能（もっとも制限されている
が）が存在している。
【００１９】ＣＰＵコア２０は８つの実行ユニットを含
んでいるので、命令の処理はＣＰＵコア２０の１つの重
要な機能である。命令のグループはプログラムフェッチ
２１で要求され、プログラムメモリ制御装置３０からフ
ェッチパケットとして受信される。命令発送２２はフェ
ッチパケットからの命令を実行パケットとして実行ユニ
ット間に配送し、また命令復号２３は命令を復号する。
んでいるので、命令の処理はＣＰＵコア２０の１つの重
要な機能である。命令のグループはプログラムフェッチ
２１で要求され、プログラムメモリ制御装置３０からフ
ェッチパケットとして受信される。命令発送２２はフェ
ッチパケットからの命令を実行パケットとして実行ユニ
ット間に配送し、また命令復号２３は命令を復号する。
【００２０】提出された実施例において、フェッチパケ
ットは図３に示されるように１つの固定長の８つの命令
を有する。フェッチパケットの実行グループ分けは各命
令のｐビット、ビットゼロで指定される。フェッチパケ
ットはプログラムメモリ内に８語整列されている。
ットは図３に示されるように１つの固定長の８つの命令
を有する。フェッチパケットの実行グループ分けは各命
令のｐビット、ビットゼロで指定される。フェッチパケ
ットはプログラムメモリ内に８語整列されている。
【００２１】ｐビットは命令の並列実行を制御する。ｐ
ビットは命令発送２２によって左から右（低位から高位
アドレス）へスキャンされる。もしも命令ｉのｐビット
が１の場合、命令ｉ＋１が命令ｉと並列に実行される、
すなわち同一実行パケットの中に入る。従って１つの実
行パケットは１つから８つの命令を含むことが可能であ
り、また１つのフェッチパケットは実行パケットのサイ
ズに依存して１つから８つの実行パケットを含むことが
可能である。１つの実行パケット内の全ての命令はユニ
ークな実行ユニットを利用しなければならない。１つの
実行パケットはまた８ワード境界をまたがることは出来
ない。従って、１つのフェッチパケット内の最終ｐビッ
トは常に０にセットされ、各フェッチパケットは新たな
実行パケットで開始する。
ビットは命令発送２２によって左から右（低位から高位
アドレス）へスキャンされる。もしも命令ｉのｐビット
が１の場合、命令ｉ＋１が命令ｉと並列に実行される、
すなわち同一実行パケットの中に入る。従って１つの実
行パケットは１つから８つの命令を含むことが可能であ
り、また１つのフェッチパケットは実行パケットのサイ
ズに依存して１つから８つの実行パケットを含むことが
可能である。１つの実行パケット内の全ての命令はユニ
ークな実行ユニットを利用しなければならない。１つの
実行パケットはまた８ワード境界をまたがることは出来
ない。従って、１つのフェッチパケット内の最終ｐビッ
トは常に０にセットされ、各フェッチパケットは新たな
実行パケットで開始する。
【００２２】この可変実行パケット長および固定フェッ
チパケット長の理由で、本好適実施例内のオンチッププ
ログラムメモリ３１はフェッチパケットで整列されてい
る。もしもフェッチパケットの中央に存在する命令がＣ
ＰＵで要求された場合、全フェッチパケットが読み込ま
れるが、低位側アドレスの全ての命令は無視される（た
とえそれらがそれ以外の場合は要求された命令と並列に
実行されるかもしれないとしても）。
チパケット長の理由で、本好適実施例内のオンチッププ
ログラムメモリ３１はフェッチパケットで整列されてい
る。もしもフェッチパケットの中央に存在する命令がＣ
ＰＵで要求された場合、全フェッチパケットが読み込ま
れるが、低位側アドレスの全ての命令は無視される（た
とえそれらがそれ以外の場合は要求された命令と並列に
実行されるかもしれないとしても）。
【００２３】Ｃ６ｘプロセッサの物理的にアドレス指定
可能なアドレス空間は４ギガバイトである。オンチップ
プログラムメモリ３１は６４Ｋバイトのサイズを有す
る。しかしながら各々の命令は４バイトを必要とし、各
フェッチパケットは８つの命令を含み、オンチッププロ
グラムメモリ３１が２Ｋフレームとして構成され、各々
のフレームが３２バイト、または２５６ビット長のフェ
ッチパケットを保持するようになされている。メモリ・
マップモードでは、オンチップメモリの６４Ｋバイト
が、図４Ａに示されるように、アドレス１４０ ０００
０から始まるか、または図４Ｂに示されるように０００
００００の開始アドレスで始まるアドレス空間内メモ
リの連続したブロック内に存在するように選択される。
可能なアドレス空間は４ギガバイトである。オンチップ
プログラムメモリ３１は６４Ｋバイトのサイズを有す
る。しかしながら各々の命令は４バイトを必要とし、各
フェッチパケットは８つの命令を含み、オンチッププロ
グラムメモリ３１が２Ｋフレームとして構成され、各々
のフレームが３２バイト、または２５６ビット長のフェ
ッチパケットを保持するようになされている。メモリ・
マップモードでは、オンチップメモリの６４Ｋバイト
が、図４Ａに示されるように、アドレス１４０ ０００
０から始まるか、または図４Ｂに示されるように０００
００００の開始アドレスで始まるアドレス空間内メモ
リの連続したブロック内に存在するように選択される。
【００２４】キャッシュモードに於いて、代表的な実施
例は命令が６４Ｍバイトの最大外部アドレス空間を占拠
すると仮定している。従ってこれらの実施例に於けるキ
ャッシュは、図５に示されるようにキャッシュモードに
於けるアドレスの上位６ビットを無視する。このキャッ
シュはまたアドレスの下位５ビットを無視する。それ
は、キャッシュがフェッチパケット整列（すなわち３２
バイト整列）データのみを格納するからである。命令ア
ドレスのビット５から２５は外部アドレス空間をキャッ
シュ位置の中にマッピングするために使用されるビット
のみである。
例は命令が６４Ｍバイトの最大外部アドレス空間を占拠
すると仮定している。従ってこれらの実施例に於けるキ
ャッシュは、図５に示されるようにキャッシュモードに
於けるアドレスの上位６ビットを無視する。このキャッ
シュはまたアドレスの下位５ビットを無視する。それ
は、キャッシュがフェッチパケット整列（すなわち３２
バイト整列）データのみを格納するからである。命令ア
ドレスのビット５から２５は外部アドレス空間をキャッ
シュ位置の中にマッピングするために使用されるビット
のみである。
【００２５】図５に示されるように、ビット５から２５
はＰＭＣの中で１０ビットタグ（ビット１６−２５）と
１１ビットブロックオフセット（ビット５−１５）に分
割されている。プログラムメモリ制御装置３０はタグＲ
ＡＭ３２（図９参照）を含み、これはメモリ３１内の各
１フレームに１タグずつ、２Ｋタグを格納することが可
能で、これはキャッシュの内容を追跡するためである。
１１ビットブロックオフセットはタグＲＡＭ３２内の適
切なタグに対するアドレスとして、またメモリ３１内の
適切なフレームに対するアドレスとして、その両方に使
用される。タグＲＡＭ３２内の各々の１１ビット位置は
１つの有効性（validity）ビットおよび１０ビットタグ
を含む。６４Ｋ離れた外部アドレスはタグＲＡＭ内の同
一位置へマッピングされているが、これらの外部アドレ
スの各々はブロックオフセットおよびタグの一意な組み
合わせにマッピングされる。
はＰＭＣの中で１０ビットタグ（ビット１６−２５）と
１１ビットブロックオフセット（ビット５−１５）に分
割されている。プログラムメモリ制御装置３０はタグＲ
ＡＭ３２（図９参照）を含み、これはメモリ３１内の各
１フレームに１タグずつ、２Ｋタグを格納することが可
能で、これはキャッシュの内容を追跡するためである。
１１ビットブロックオフセットはタグＲＡＭ３２内の適
切なタグに対するアドレスとして、またメモリ３１内の
適切なフレームに対するアドレスとして、その両方に使
用される。タグＲＡＭ３２内の各々の１１ビット位置は
１つの有効性（validity）ビットおよび１０ビットタグ
を含む。６４Ｋ離れた外部アドレスはタグＲＡＭ内の同
一位置へマッピングされているが、これらの外部アドレ
スの各々はブロックオフセットおよびタグの一意な組み
合わせにマッピングされる。
【００２６】キャッシュが初期化され動作可能状態とな
ると、各タグ位置の有効性ビットが無効状態にマークさ
れる。次に、各々の新たなフェッチパケットが要求され
ると、そのアドレスがＰＭＣ３０内で比較タグとブロッ
クオフセットに区切られる。ブロックオフセットはタグ
ＲＡＭ３２からタグを読みとるために使用される。もし
もタグ有効性ビットが無効の場合は、これがセットされ
比較タグがタグＲＡＭの中にブロックアドレスをオフセ
ットとして用いて書き込まれ、キャッシュ失敗が宣言さ
れる。もしも読みとられたタグの有効性ビットがセット
されている場合は、読みとられたタグが比較タグとタグ
比較器３４の中で比較される。もしも２つのタグが合致
しないと、キャッシュ失敗が宣言され、比較タグがタグ
ＲＡＭの中にブロックアドレスをオフセットとして用い
て書き込まれる。もしも２つのタグが一致した場合は、
比較器３４はキャッシュヒットを登録しタグＲＡＭは修
正されない。
ると、各タグ位置の有効性ビットが無効状態にマークさ
れる。次に、各々の新たなフェッチパケットが要求され
ると、そのアドレスがＰＭＣ３０内で比較タグとブロッ
クオフセットに区切られる。ブロックオフセットはタグ
ＲＡＭ３２からタグを読みとるために使用される。もし
もタグ有効性ビットが無効の場合は、これがセットされ
比較タグがタグＲＡＭの中にブロックアドレスをオフセ
ットとして用いて書き込まれ、キャッシュ失敗が宣言さ
れる。もしも読みとられたタグの有効性ビットがセット
されている場合は、読みとられたタグが比較タグとタグ
比較器３４の中で比較される。もしも２つのタグが合致
しないと、キャッシュ失敗が宣言され、比較タグがタグ
ＲＡＭの中にブロックアドレスをオフセットとして用い
て書き込まれる。もしも２つのタグが一致した場合は、
比較器３４はキャッシュヒットを登録しタグＲＡＭは修
正されない。
【００２７】もしもキャッシュヒットが発生すると、要
求されたフェッチパケットがオンチップメモリ３１から
ブロックオフセットをアドレスとして使用して読みとら
れる。キャッシュ失敗の場合は、要求されたフェッチパ
ケットはオフチップ読みとり用ＥＭＩＦ１６に外部アド
レスを送信する事によって読みとられる。フェッチパケ
ットの命令がＥＭＩＦ１６から受信されると、これらは
ブロックオフセットをアドレスとして使用してオンチッ
プメモリ３１の中に一度に３２ビット命令が書き込まれ
る。全フェッチパケットが受信されると、これはＣＰＵ
へ送られる。
求されたフェッチパケットがオンチップメモリ３１から
ブロックオフセットをアドレスとして使用して読みとら
れる。キャッシュ失敗の場合は、要求されたフェッチパ
ケットはオフチップ読みとり用ＥＭＩＦ１６に外部アド
レスを送信する事によって読みとられる。フェッチパケ
ットの命令がＥＭＩＦ１６から受信されると、これらは
ブロックオフセットをアドレスとして使用してオンチッ
プメモリ３１の中に一度に３２ビット命令が書き込まれ
る。全フェッチパケットが受信されると、これはＣＰＵ
へ送られる。
【００２８】キャッシュは典型的にキャッシュ実行中完
全に動作可能状態とされているが、いくつかの別のキャ
ッシュモードを使用者は利用する事が出来る。キャッシ
ュ凍結モードはキャッシュ動作可能モードと同様に動作
するが、キャッシュとタグＲＡＭが決して更新されない
点が異なる。このモードは大切なキャッシュ内容、例え
ば割り込みサービス中、を保護するのに有用である。キ
ャッシュバイパスモードはフェッチ毎にキャッシュ失敗
を引き起こすが、効果的にオンチップメモリ３１をサー
ビスから除外する。
全に動作可能状態とされているが、いくつかの別のキャ
ッシュモードを使用者は利用する事が出来る。キャッシ
ュ凍結モードはキャッシュ動作可能モードと同様に動作
するが、キャッシュとタグＲＡＭが決して更新されない
点が異なる。このモードは大切なキャッシュ内容、例え
ば割り込みサービス中、を保護するのに有用である。キ
ャッシュバイパスモードはフェッチ毎にキャッシュ失敗
を引き起こすが、効果的にオンチップメモリ３１をサー
ビスから除外する。
【００２９】プロセッサ動作中、オンチップメモリ動作
はＣＰＵに対して透明であるようにして、プログラムデ
ータ要求およびプログラムデータ格納が統一された様式
で取り扱われるようにしている。次に図６を参照すると
ＰＭＣおよびＣＰＵはプログラムアドレスバス４４、プ
ログラムデータバス４３，そしていくつかの制御信号と
インタフェースしている。ＰＲＯＧＲＡＭ ＡＤＤＲＥ
ＳＳ ＳＴＲＯＢＥ（ＰＡＳ）信号はＣＰＵが命令要求
をプログラムアドレスバス上に出す際にＣＰＵによって
送られる。ＰＲＯＧＲＡＭ ＤＡＴＡ ＳＴＲＯＢＥ
（ＰＤＳ）信号はＣＰＵがプログラムデータを必要とす
る際にＣＰＵによって送られる（これは典型的にＰＡＳ
信号が送られた後１から８ＣＰＵサイクルに発生す
る）。ＰＲＯＧＲＡＭ ＷＲＩＴＥ ＳＴＲＯＢＥ（Ｐ
ＷＳ）信号はＣＰＵがデータをプログラムメモリに書き
込みたいときにＣＰＵによって送られる。ＰＭＣは要求
されたフェッチパケットを必要に応じて供給することを
確認するためにＲＤＹ信号を使用する。もしもＰＤＳが
要求したプログラムデータをＰＭＣが生成できない場
合、このＲＤＹ信号は低状態とされてＣＰＵを待機させ
る。このＲＤＹ信号はまた以下に説明されるようにそれ
以外の場合低状態に保たれる。
はＣＰＵに対して透明であるようにして、プログラムデ
ータ要求およびプログラムデータ格納が統一された様式
で取り扱われるようにしている。次に図６を参照すると
ＰＭＣおよびＣＰＵはプログラムアドレスバス４４、プ
ログラムデータバス４３，そしていくつかの制御信号と
インタフェースしている。ＰＲＯＧＲＡＭ ＡＤＤＲＥ
ＳＳ ＳＴＲＯＢＥ（ＰＡＳ）信号はＣＰＵが命令要求
をプログラムアドレスバス上に出す際にＣＰＵによって
送られる。ＰＲＯＧＲＡＭ ＤＡＴＡ ＳＴＲＯＢＥ
（ＰＤＳ）信号はＣＰＵがプログラムデータを必要とす
る際にＣＰＵによって送られる（これは典型的にＰＡＳ
信号が送られた後１から８ＣＰＵサイクルに発生す
る）。ＰＲＯＧＲＡＭ ＷＲＩＴＥ ＳＴＲＯＢＥ（Ｐ
ＷＳ）信号はＣＰＵがデータをプログラムメモリに書き
込みたいときにＣＰＵによって送られる。ＰＭＣは要求
されたフェッチパケットを必要に応じて供給することを
確認するためにＲＤＹ信号を使用する。もしもＰＤＳが
要求したプログラムデータをＰＭＣが生成できない場
合、このＲＤＹ信号は低状態とされてＣＰＵを待機させ
る。このＲＤＹ信号はまた以下に説明されるようにそれ
以外の場合低状態に保たれる。
【００３０】図７はＣ６ｘプロセッサ実施例のプログラ
ムメモリ制御装置に関する状態および可能な状態遷移を
図示する。これらの状態は図示されるように一般的に３
つの範疇に分割される：メモリ・マップ状態、キャッシ
ュ状態、および遷移状態である。各々の状態並びに対応
する状態遷移条件の説明は下記の通りである。メモリ・
マップモードに於けるＰＭＣ動作
ムメモリ制御装置に関する状態および可能な状態遷移を
図示する。これらの状態は図示されるように一般的に３
つの範疇に分割される：メモリ・マップ状態、キャッシ
ュ状態、および遷移状態である。各々の状態並びに対応
する状態遷移条件の説明は下記の通りである。メモリ・
マップモードに於けるＰＭＣ動作
【００３１】再び図７を参照すると、ＲＥＳＥＴ ＰＭ
ＣはＰＭＣのブート状態である。プロセッサのＲＥＳＥ
Ｔピンがアサート（assert）励起されているときには常
にＰＭＣは典型的にこの状態に留まっている。しかしな
がら、ＰＭＣはＤＭＡがＲＥＳＥＴ中に要求を行うとＰ
ＭＣはＲＥＳＥＴ ＰＭＣからＢＯＯＴ ＬＯＡＤ状態
に遷移できる。ＢＯＯＴ ＬＯＡＤ中に、ＤＭＡはデー
タをオンチップメモリの中に格納できる。一度ＤＭＡ要
求がＢＯＯＴ ＬＯＡＤの中にサービスされると、ＰＭ
Ｃ遷移はＲＥＳＥＴ ＰＭＣに戻る。
ＣはＰＭＣのブート状態である。プロセッサのＲＥＳＥ
Ｔピンがアサート（assert）励起されているときには常
にＰＭＣは典型的にこの状態に留まっている。しかしな
がら、ＰＭＣはＤＭＡがＲＥＳＥＴ中に要求を行うとＰ
ＭＣはＲＥＳＥＴ ＰＭＣからＢＯＯＴ ＬＯＡＤ状態
に遷移できる。ＢＯＯＴ ＬＯＡＤ中に、ＤＭＡはデー
タをオンチップメモリの中に格納できる。一度ＤＭＡ要
求がＢＯＯＴ ＬＯＡＤの中にサービスされると、ＰＭ
Ｃ遷移はＲＥＳＥＴ ＰＭＣに戻る。
【００３２】ＲＥＳＥＴが解除されると、ＰＭＣはメモ
リ・マップモードに遷移しＦＥＴＣＨ ＲＵＮ状態とな
る。ＦＥＴＣＨ ＲＵＮはメモリ・マップモードにおけ
るＰＭＣのデフォルト状態である。ＰＭＣは要求を受け
るまでこの状態で待機する。もしもＣＰＵがＰＡＳをア
サートすることでフェッチパケットを要求すると、ＰＭ
Ｃはバス４４上のアドレスがオンチップメモリアドレス
であるか否かを判別する。もしもそのアドレスがオンチ
ップアドレスの場合、その要求されたフェッチパケット
はプログラムデータバス上に置かれる。もしもこのアド
レスがオフチップアドレスの場合、ＰＭＣはこのアドレ
スをプログラムデータ読みとりのためにＥＭＩＦに送
る。
リ・マップモードに遷移しＦＥＴＣＨ ＲＵＮ状態とな
る。ＦＥＴＣＨ ＲＵＮはメモリ・マップモードにおけ
るＰＭＣのデフォルト状態である。ＰＭＣは要求を受け
るまでこの状態で待機する。もしもＣＰＵがＰＡＳをア
サートすることでフェッチパケットを要求すると、ＰＭ
Ｃはバス４４上のアドレスがオンチップメモリアドレス
であるか否かを判別する。もしもそのアドレスがオンチ
ップアドレスの場合、その要求されたフェッチパケット
はプログラムデータバス上に置かれる。もしもこのアド
レスがオフチップアドレスの場合、ＰＭＣはこのアドレ
スをプログラムデータ読みとりのためにＥＭＩＦに送
る。
【００３３】もしもＣＰＵがＰＤＳをアサートして（典
型的にＣＰＵがＰＡＳをアサートした後１から８クロッ
クサイクル）データを必要とすることを示す前に、要求
されたフェッチパケットが読みとられなかった場合、Ｐ
ＭＣはＦＥＴＣＨ ＲＵＮからＦＥＴＣＨ ＳＴＡＬＬ
に遷移する。ＦＥＴＣＨ ＳＴＡＬＬに於いて、ＰＭＣ
は要求されたフェッチパケットが受信されるまでＲＤＹ
信号をデアサート（deassert）してＣＰＵを停止させ
る。ＰＭＣがフェッチパケットを受信すると、ＰＭＣ遷
移はＦＥＴＣＨ ＲＵＮに戻りＲＤＹが再アサートされ
る。
型的にＣＰＵがＰＡＳをアサートした後１から８クロッ
クサイクル）データを必要とすることを示す前に、要求
されたフェッチパケットが読みとられなかった場合、Ｐ
ＭＣはＦＥＴＣＨ ＲＵＮからＦＥＴＣＨ ＳＴＡＬＬ
に遷移する。ＦＥＴＣＨ ＳＴＡＬＬに於いて、ＰＭＣ
は要求されたフェッチパケットが受信されるまでＲＤＹ
信号をデアサート（deassert）してＣＰＵを停止させ
る。ＰＭＣがフェッチパケットを受信すると、ＰＭＣ遷
移はＦＥＴＣＨ ＲＵＮに戻りＲＤＹが再アサートされ
る。
【００３４】ＰＭＣはまた、もしもプログラム格納（Ｓ
ＴＰ）命令がＣＰＵで実行されるとＦＥＴＣＨ ＲＵＮ
からＷＲＩＴＥ ＯＮ ＣＨＩＰに遷移できる。ＳＴＰ
命令はＣＰＵにＰＷＳをアサートさせ、ＰＭＣに対して
命令書き込みが要求されたことを指示する。ＷＲＩＴＥ
ＯＮ ＣＨＩＰに於いてアドレスバス４４上のプログ
ラムアドレスがＰＭＣによって評価される；もしもそれ
が有効なオンチップアドレスの場合、プログラムデータ
バス４３上の命令がオンチップメモリ３１の中に書き込
まれ、ＰＭＣの遷移はＦＥＴＣＨ ＲＵＮに戻る。もし
もアドレスがオフチップアドレスの場合、ＰＭＣはＷＲ
ＩＴＥ ＯＦＦ ＣＨＩＰに戻る。いずれの場合もＷＲ
ＩＴＥ ＯＮ ＣＨＩＰは１サイクル状態である。この
状態ではＲＤＹはデアサートされている。
ＴＰ）命令がＣＰＵで実行されるとＦＥＴＣＨ ＲＵＮ
からＷＲＩＴＥ ＯＮ ＣＨＩＰに遷移できる。ＳＴＰ
命令はＣＰＵにＰＷＳをアサートさせ、ＰＭＣに対して
命令書き込みが要求されたことを指示する。ＷＲＩＴＥ
ＯＮ ＣＨＩＰに於いてアドレスバス４４上のプログ
ラムアドレスがＰＭＣによって評価される；もしもそれ
が有効なオンチップアドレスの場合、プログラムデータ
バス４３上の命令がオンチップメモリ３１の中に書き込
まれ、ＰＭＣの遷移はＦＥＴＣＨ ＲＵＮに戻る。もし
もアドレスがオフチップアドレスの場合、ＰＭＣはＷＲ
ＩＴＥ ＯＦＦ ＣＨＩＰに戻る。いずれの場合もＷＲ
ＩＴＥ ＯＮ ＣＨＩＰは１サイクル状態である。この
状態ではＲＤＹはデアサートされている。
【００３５】ＷＲＩＴＥ ＯＦＦ ＣＨＩＰ状態はＷＲ
ＩＴＥ ＯＮ ＣＨＩＰからのみ入り、ＲＤＹはこの状
態ではデアサートされたままである。ＷＲＩＴＥ ＯＦ
ＦＣＨＩＰは命令アドレスとデータを書き込みようにＥ
ＭＩＦに渡す。ＰＭＣはＥＭＩＦがデータを書き込むま
でこの状態に留まり、それからＦＥＴＣＨ ＲＵＮに遷
移して戻る。
ＩＴＥ ＯＮ ＣＨＩＰからのみ入り、ＲＤＹはこの状
態ではデアサートされたままである。ＷＲＩＴＥ ＯＦ
ＦＣＨＩＰは命令アドレスとデータを書き込みようにＥ
ＭＩＦに渡す。ＰＭＣはＥＭＩＦがデータを書き込むま
でこの状態に留まり、それからＦＥＴＣＨ ＲＵＮに遷
移して戻る。
【００３６】メモリモード状態の最後はＤＭＡ ＲＥＱ
ＵＥＳＴである。ＤＭＡはこの１サイクル状態の間にオ
ンチップメモリに書き込むことが出来る。しかしなが
ら、ＣＰＵにはＤＭＡよりも高い優先順位が与えられて
いるので、ＣＰＵが処理待ちの要求を持っている限りＦ
ＥＴＣＨ ＲＵＮからＤＭＡ ＲＥＱＵＥＳＴへの遷移
は生じない。注意されたいことはこれに対応する状態は
キャッシュ動作には存在しないことである。キャッシュ
はオフチップメモリのコピーを格納するので、オンチッ
プキャッシュだけに書き込んだ結果は不安定となるから
である。従ってキャッシュモードでのＤＭＡ要求は無視
される。この代わりに、ＤＭＡ要求はキャッシュモード
内のＳＴＰ要求と同様に取り扱われる（下記のＣＡＣＨ
Ｅ ＷＲＩＴＥ状態参照）。 キャッシュモードに於けるＰＭＣ動作
ＵＥＳＴである。ＤＭＡはこの１サイクル状態の間にオ
ンチップメモリに書き込むことが出来る。しかしなが
ら、ＣＰＵにはＤＭＡよりも高い優先順位が与えられて
いるので、ＣＰＵが処理待ちの要求を持っている限りＦ
ＥＴＣＨ ＲＵＮからＤＭＡ ＲＥＱＵＥＳＴへの遷移
は生じない。注意されたいことはこれに対応する状態は
キャッシュ動作には存在しないことである。キャッシュ
はオフチップメモリのコピーを格納するので、オンチッ
プキャッシュだけに書き込んだ結果は不安定となるから
である。従ってキャッシュモードでのＤＭＡ要求は無視
される。この代わりに、ＤＭＡ要求はキャッシュモード
内のＳＴＰ要求と同様に取り扱われる（下記のＣＡＣＨ
Ｅ ＷＲＩＴＥ状態参照）。 キャッシュモードに於けるＰＭＣ動作
【００３７】ＰＭＣはメモリとキャッシュモードに対し
て別々の状態の組を持っている、もっとも２つのモード
の間で機能的な類似は存在しているが。休止キャッシュ
モード状態はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮである；
処理待ちのフェッチが無くなるとＰＭＣはこの状態に戻
り、ＣＰＵがＰＡＳまたはＰＷＳをアサートするまでこ
の状態に留まる。
て別々の状態の組を持っている、もっとも２つのモード
の間で機能的な類似は存在しているが。休止キャッシュ
モード状態はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮである；
処理待ちのフェッチが無くなるとＰＭＣはこの状態に戻
り、ＣＰＵがＰＡＳまたはＰＷＳをアサートするまでこ
の状態に留まる。
【００３８】ＣＰＵがＰＡＳをアサートすると、ＰＭＣ
はＨＩＴ ＲＵＮへ遷移する。この状態に於いて、ＰＭ
Ｃはキャッシュが要求されたフェッチパケットの有効な
写しを含んでいるか否かの判断を行う。もしも含んでい
る場合は、キャッシュヒットが宣言されてパケットはキ
ャッシュから戻され、ＰＭＣ遷移は別の要求が処理待ち
で無い場合はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮに戻る。
もしも要求されたフェッチパケットがキャッシュの中に
無い場合は、ＰＭＣは失敗を宣言しＭＩＳＳＲＵＮに遷
移する。ＲＤＹはＨＩＴ ＲＵＮの中でアサートされた
状態で維持される。
はＨＩＴ ＲＵＮへ遷移する。この状態に於いて、ＰＭ
Ｃはキャッシュが要求されたフェッチパケットの有効な
写しを含んでいるか否かの判断を行う。もしも含んでい
る場合は、キャッシュヒットが宣言されてパケットはキ
ャッシュから戻され、ＰＭＣ遷移は別の要求が処理待ち
で無い場合はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮに戻る。
もしも要求されたフェッチパケットがキャッシュの中に
無い場合は、ＰＭＣは失敗を宣言しＭＩＳＳＲＵＮに遷
移する。ＲＤＹはＨＩＴ ＲＵＮの中でアサートされた
状態で維持される。
【００３９】ＭＩＳＳ ＲＵＮに於いて、ＲＤＹはアサ
ートされた状態を維持するが、これはＰＭＣが要求され
たパケットをオフチップからＥＭＩＦ経由でフェッチさ
れるからである。この状態に於いて、もしもキャッシュ
が完全に可能化（enabled）されている場合タグＲＡＭ
は更新され、パケットはオフチップから受信されると対
応するキャッシュ位置の中に書き込まれる。ＣＰＵがフ
ェッチが完了する前にフェッチパケットデータを要求し
ない限り、ＰＭＣは全パケットがフェッチされるまでＭ
ＩＳＳ ＲＵＮに留まるが、ＣＰＵがそのような要求を
した場合はＭＩＳＳ ＳＴＡＬＬへの遷移が生じる。一
度フェッチが完了すると、ＰＭＣ遷移は更に別の処理待
ちの要求が無い場合はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮ
に、もしもインキャッシュ（in-cache）要求が処理待ち
の場合はＨＩＴ ＲＵＮに戻るか、またはオフチップ要
求が処理待ちの場合ＭＩＳＳ ＲＵＮに留まる。
ートされた状態を維持するが、これはＰＭＣが要求され
たパケットをオフチップからＥＭＩＦ経由でフェッチさ
れるからである。この状態に於いて、もしもキャッシュ
が完全に可能化（enabled）されている場合タグＲＡＭ
は更新され、パケットはオフチップから受信されると対
応するキャッシュ位置の中に書き込まれる。ＣＰＵがフ
ェッチが完了する前にフェッチパケットデータを要求し
ない限り、ＰＭＣは全パケットがフェッチされるまでＭ
ＩＳＳ ＲＵＮに留まるが、ＣＰＵがそのような要求を
した場合はＭＩＳＳ ＳＴＡＬＬへの遷移が生じる。一
度フェッチが完了すると、ＰＭＣ遷移は更に別の処理待
ちの要求が無い場合はＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮ
に、もしもインキャッシュ（in-cache）要求が処理待ち
の場合はＨＩＴ ＲＵＮに戻るか、またはオフチップ要
求が処理待ちの場合ＭＩＳＳ ＲＵＮに留まる。
【００４０】もしもＣＰＵがオフチップデータをそれが
完全に読みとられる前に要求すると、ＰＭＣはＭＩＳＳ
ＳＴＡＬＬに遷移し、ＲＤＹをデアサートし、またフ
ェッチが完了するまでＣＰＵを待機させる。一度オフチ
ップフェッチが完了すると、ＰＭＣは別の追加のオフチ
ップ要求が処理待ちの場合はＭＩＳＳ ＲＵＮに遷移す
る；それ以外ではＨＩＴ ＲＵＮに遷移する。
完全に読みとられる前に要求すると、ＰＭＣはＭＩＳＳ
ＳＴＡＬＬに遷移し、ＲＤＹをデアサートし、またフ
ェッチが完了するまでＣＰＵを待機させる。一度オフチ
ップフェッチが完了すると、ＰＭＣは別の追加のオフチ
ップ要求が処理待ちの場合はＭＩＳＳ ＲＵＮに遷移す
る；それ以外ではＨＩＴ ＲＵＮに遷移する。
【００４１】ＰＭＣはまた、ＣＰＵがＰＷＳ信号をアサ
ートした場合、ＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮ，ＨＩ
Ｔ ＲＵＮ，またはＭＩＳＳ ＳＴＡＬＬからＣＡＣＨ
ＥＷＲＩＴＥへ遷移する（この遷移は処理待ちのフェッ
チ要求が完了した後に生じる）。ＣＡＣＨＥ ＷＡＩＴ
中、ＣＰＵはＲＤＹをデアサートすることで待機状態と
され、プログラムデータバス４３上のデータがプログラ
ムアドレスバス４４上に現れる物理的オフチップアドレ
スに書き込まれる。この状態でこのアドレスに関連する
タグはタグＲＡＭの中で消去される。タグを消去するこ
とに代わる方法は、新たな値をオフチップメモリの中に
書き込んだ後、タグＲＡＭとオンチップメモリとを更新
することである。 キャッシュおよびメモリ・マップモードの間の遷移
ートした場合、ＳＴＲＯＢＥ ＷＡＩＴ ＲＵＮ，ＨＩ
Ｔ ＲＵＮ，またはＭＩＳＳ ＳＴＡＬＬからＣＡＣＨ
ＥＷＲＩＴＥへ遷移する（この遷移は処理待ちのフェッ
チ要求が完了した後に生じる）。ＣＡＣＨＥ ＷＡＩＴ
中、ＣＰＵはＲＤＹをデアサートすることで待機状態と
され、プログラムデータバス４３上のデータがプログラ
ムアドレスバス４４上に現れる物理的オフチップアドレ
スに書き込まれる。この状態でこのアドレスに関連する
タグはタグＲＡＭの中で消去される。タグを消去するこ
とに代わる方法は、新たな値をオフチップメモリの中に
書き込んだ後、タグＲＡＭとオンチップメモリとを更新
することである。 キャッシュおよびメモリ・マップモードの間の遷移
【００４２】Ｃ６ｘはメモリ・マップモードに於いて常
にオンチップメモリをブートするように設計されている
が、本発明の１つの鍵となる特徴はプロセッサ動作中に
オンチップメモリを再構成出来る機能にある。これは外
部から供給された信号で行うことが出来るが、本好適実
施例ではＣＰＵがオンチップメモリを制御する。図８に
図示されているように、Ｃ６ｘ ＣＰＵ制御状態レジス
タ（ＣＳＲ）は、ＰＣＣフィールドを含み、これは望ま
しいプログラムメモリモードを指示し、プログラムメモ
リ制御装置で監視することが可能である。Ｃ６ｘに於い
て、ＰＣＣは４つの有効値を備えた３ビットフィールド
として実施されている（残りの４つは将来的にモードを
追加するために予約されている）。ＰＣＣ値０００はメ
モリ・マップモードを表わし、リセット状態である。Ｐ
ＣＣ値０１０はキャッシュ可能モードを表す。ＰＣＣ値
０１１はキャッシュ凍結モードを表し、ここではキャッ
シュ内容は維持され読みとり可能であるが、オフチップ
読みとりはキャッシュに影響を与えない。そしてＰＣＣ
値１００はキャッシュバイパスモードを表し、これは本
質的にオンチップメモリをバイパスし、強制的に全ての
読みとりをオフチップから行わせる。
にオンチップメモリをブートするように設計されている
が、本発明の１つの鍵となる特徴はプロセッサ動作中に
オンチップメモリを再構成出来る機能にある。これは外
部から供給された信号で行うことが出来るが、本好適実
施例ではＣＰＵがオンチップメモリを制御する。図８に
図示されているように、Ｃ６ｘ ＣＰＵ制御状態レジス
タ（ＣＳＲ）は、ＰＣＣフィールドを含み、これは望ま
しいプログラムメモリモードを指示し、プログラムメモ
リ制御装置で監視することが可能である。Ｃ６ｘに於い
て、ＰＣＣは４つの有効値を備えた３ビットフィールド
として実施されている（残りの４つは将来的にモードを
追加するために予約されている）。ＰＣＣ値０００はメ
モリ・マップモードを表わし、リセット状態である。Ｐ
ＣＣ値０１０はキャッシュ可能モードを表す。ＰＣＣ値
０１１はキャッシュ凍結モードを表し、ここではキャッ
シュ内容は維持され読みとり可能であるが、オフチップ
読みとりはキャッシュに影響を与えない。そしてＰＣＣ
値１００はキャッシュバイパスモードを表し、これは本
質的にオンチップメモリをバイパスし、強制的に全ての
読みとりをオフチップから行わせる。
【００４３】使用者はアプリケーションまたはアプリケ
ーションの一部に対して最善の性能を提供するＰＣＣ値
を選択してプロセッサ上で実行する。使用者は典型的に
ＰＣＣ値の変更を、ＣＳＲを読みとり、ＰＣＣフィール
ドを修正変更し、そして修正された内容をＣＳＲに書き
戻すことで行う。ＰＭＣ状態機械の観点から見ると、も
っとも重要なＰＣＣ事象はメモリ・マップ状態と１つの
キャッシュ状態との間の遷移である。
ーションの一部に対して最善の性能を提供するＰＣＣ値
を選択してプロセッサ上で実行する。使用者は典型的に
ＰＣＣ値の変更を、ＣＳＲを読みとり、ＰＣＣフィール
ドを修正変更し、そして修正された内容をＣＳＲに書き
戻すことで行う。ＰＭＣ状態機械の観点から見ると、も
っとも重要なＰＣＣ事象はメモリ・マップ状態と１つの
キャッシュ状態との間の遷移である。
【００４４】メモリ・マップモードの間、ＰＭＣはＦＥ
ＴＣＨ ＲＵＮおよびＦＥＴＣＨＳＴＡＬＬ状態内のＰ
ＣＣの値をチェックする。もしもＰＣＣがキャッシュ状
態に変化する場合、現行のフェッチ要求が完了した後Ｐ
ＭＣはＭＥＭ ＴＯ ＣＡＣＨＥへ遷移する。ＭＥＭ
ＴＯ ＣＡＣＨＥはそれがタグＲＡＭ３２を各々のタグ
に関連する有効ビットを消去することによって初期化す
る間、ＣＰＵを待機させる。ことなる実現方法も可能で
はあるが、Ｃ６ｘはクロックサイクル毎に１タグのビッ
トを消去する。Ｃ６ｘ内のＰＭＣは２０４９サイクルの
間ＭＥＭ ＴＯ ＣＡＣＨＥに留まり、これらの内の２
０４８はタグＲＡＭ内の２Ｋタグを消去するために必要
とされる。
ＴＣＨ ＲＵＮおよびＦＥＴＣＨＳＴＡＬＬ状態内のＰ
ＣＣの値をチェックする。もしもＰＣＣがキャッシュ状
態に変化する場合、現行のフェッチ要求が完了した後Ｐ
ＭＣはＭＥＭ ＴＯ ＣＡＣＨＥへ遷移する。ＭＥＭ
ＴＯ ＣＡＣＨＥはそれがタグＲＡＭ３２を各々のタグ
に関連する有効ビットを消去することによって初期化す
る間、ＣＰＵを待機させる。ことなる実現方法も可能で
はあるが、Ｃ６ｘはクロックサイクル毎に１タグのビッ
トを消去する。Ｃ６ｘ内のＰＭＣは２０４９サイクルの
間ＭＥＭ ＴＯ ＣＡＣＨＥに留まり、これらの内の２
０４８はタグＲＡＭ内の２Ｋタグを消去するために必要
とされる。
【００４５】もしもＭＥＭ ＴＯ ＣＡＣＨＥへの遷移
の際に処理待ちのフェッチ要求が無い場合は、ＰＭＣは
タグＲＡＭを初期化した後キャッシュモードのＳＴＲＯ
ＢＥＷＡＩＴ ＲＵＮに遷移する。もしも処理待ちの要
求があった場合は、ＰＭＣは代わりにＭＩＳＳ ＳＴＡ
ＬＬに遷移する。
の際に処理待ちのフェッチ要求が無い場合は、ＰＭＣは
タグＲＡＭを初期化した後キャッシュモードのＳＴＲＯ
ＢＥＷＡＩＴ ＲＵＮに遷移する。もしも処理待ちの要
求があった場合は、ＰＭＣは代わりにＭＩＳＳ ＳＴＡ
ＬＬに遷移する。
【００４６】ＰＭＣはキャッシュモードでＰＣＣの同様
のチェックを実行する。しかしながらキャッシュ失敗が
生じるまでメモリ・マップモードには遷移しない、すな
わちＣＡＣＨＥ ＴＯ ＭＥＭ状態への遷移はＭＩＳＳ
ＲＵＮおよびＭＩＳＳ ＳＴＡＬＬ状態から生じる。
ＣＡＣＨＥ ＴＯ ＭＥＭに於いて、ＰＭＣはＣＰＵを
待機させる。ＣＡＣＨＥ ＴＯ ＭＥＭは処理待ちの全
てのフェッチ要求を消去し、それからメモリ・マップモ
ードのＦＥＴＣＨ ＲＵＮに遷移する。
のチェックを実行する。しかしながらキャッシュ失敗が
生じるまでメモリ・マップモードには遷移しない、すな
わちＣＡＣＨＥ ＴＯ ＭＥＭ状態への遷移はＭＩＳＳ
ＲＵＮおよびＭＩＳＳ ＳＴＡＬＬ状態から生じる。
ＣＡＣＨＥ ＴＯ ＭＥＭに於いて、ＰＭＣはＣＰＵを
待機させる。ＣＡＣＨＥ ＴＯ ＭＥＭは処理待ちの全
てのフェッチ要求を消去し、それからメモリ・マップモ
ードのＦＥＴＣＨ ＲＵＮに遷移する。
【００４７】この実施例に於いて、ＰＭＣはキャッシュ
からメモリ・マップモードへの遷移に際してオンチップ
メモリに関しては一切の動作を行わない。従ってメモリ
・マップ内容が適切な初期化をせずに使用されないこと
を確認するのは使用者の責任である。ＣＡＣＨＥ ＴＯ
ＭＥＭの別の実施例も可能であり、例えばメモリ・マ
ップモードへ遷移する前にオフチップメモリの特定位置
からオンチップメモリを満たすことも考えられる。
からメモリ・マップモードへの遷移に際してオンチップ
メモリに関しては一切の動作を行わない。従ってメモリ
・マップ内容が適切な初期化をせずに使用されないこと
を確認するのは使用者の責任である。ＣＡＣＨＥ ＴＯ
ＭＥＭの別の実施例も可能であり、例えばメモリ・マ
ップモードへ遷移する前にオフチップメモリの特定位置
からオンチップメモリを満たすことも考えられる。
【００４８】ＰＭＣを通るレジスタおよびデータ経路が
図９に図示されている。ＣＰＵコア２０は第二フェッチ
パケットをそれが第一のものを受信し終わる前に要求で
きるので、２つのパイプラインアドレスレジスタ３５お
よび３６が複数のフェッチ要求を取り扱うために使用さ
れる。同様に、両方の要求（典型的にもしも両方がオン
チップの場合）がＣＰＵコア２０がデータ準備完了する
前にサービスされるので、２つのパイプライン化された
データレジスタ３７および３８が読み込まれたデータを
シーケンス処理するために使用される。データ書き込み
レジスタ３９及びアドレス書き込みレジスタ３８はプロ
グラム格納専用である。カランタ４１はタグＲＡＭ３２
を、例えばＭＥＭ ＴＯ ＣＡＣＨＥ状態に初期化する
ために使用される。図９は更にこれらのレジスタがどの
様に相互接続されているか、また図７に関連して説明さ
れた機能を実現するために種々のデータ経路がどの様に
多重化されているかを図示している。
図９に図示されている。ＣＰＵコア２０は第二フェッチ
パケットをそれが第一のものを受信し終わる前に要求で
きるので、２つのパイプラインアドレスレジスタ３５お
よび３６が複数のフェッチ要求を取り扱うために使用さ
れる。同様に、両方の要求（典型的にもしも両方がオン
チップの場合）がＣＰＵコア２０がデータ準備完了する
前にサービスされるので、２つのパイプライン化された
データレジスタ３７および３８が読み込まれたデータを
シーケンス処理するために使用される。データ書き込み
レジスタ３９及びアドレス書き込みレジスタ３８はプロ
グラム格納専用である。カランタ４１はタグＲＡＭ３２
を、例えばＭＥＭ ＴＯ ＣＡＣＨＥ状態に初期化する
ために使用される。図９は更にこれらのレジスタがどの
様に相互接続されているか、また図７に関連して説明さ
れた機能を実現するために種々のデータ経路がどの様に
多重化されているかを図示している。
【００４９】本発明をこれまで特定のプロセッサアーキ
テクチャに言及して説明してきたが、通常の技量を有す
る者は説明された実施例を別のプロセッサで、命令サイ
ズ、オンチップまたはオフチップメモリサイズ、バスサ
イズ、または命令パイプラインの使用に無関係に動作す
るように容易に適合出来ることが理解されるが、その様
な適合もまた本発明の範囲に入ることを意図している。
同様にこの説明のいずれも、本発明に基づく使用者が構
成可能なメモリを採用したプロセッサの考えられるメモ
リモードを制限するものではない。例えば、明示的ブー
トモード、その他の知られているキャッシングモード、
及びパーティションを切られたオンチップモードの様な
その他のモードをこの開示を用いて実現できるであろ
う。提出された実施例は特定の制御装置設計を用いて説
明されてきたが、通常の技量を有する者はこの開示を読
むことにより構成可能オンチップメモリの基本的アイデ
アが多くの等価の設計の中で論理的に実施出来ることを
理解されよう。その他の明らかな修正変更は当業分野で
通常の技量を有する者にはこの開示を読むことにより明
らかであろう；この様なものは本発明の範囲内に入るも
のと意図している。
テクチャに言及して説明してきたが、通常の技量を有す
る者は説明された実施例を別のプロセッサで、命令サイ
ズ、オンチップまたはオフチップメモリサイズ、バスサ
イズ、または命令パイプラインの使用に無関係に動作す
るように容易に適合出来ることが理解されるが、その様
な適合もまた本発明の範囲に入ることを意図している。
同様にこの説明のいずれも、本発明に基づく使用者が構
成可能なメモリを採用したプロセッサの考えられるメモ
リモードを制限するものではない。例えば、明示的ブー
トモード、その他の知られているキャッシングモード、
及びパーティションを切られたオンチップモードの様な
その他のモードをこの開示を用いて実現できるであろ
う。提出された実施例は特定の制御装置設計を用いて説
明されてきたが、通常の技量を有する者はこの開示を読
むことにより構成可能オンチップメモリの基本的アイデ
アが多くの等価の設計の中で論理的に実施出来ることを
理解されよう。その他の明らかな修正変更は当業分野で
通常の技量を有する者にはこの開示を読むことにより明
らかであろう；この様なものは本発明の範囲内に入るも
のと意図している。
【００５０】以上の説明に関して更に以下の項を開示す
る。 （１）マイクロプロセッサであって：中央処理ユニット
と；そして前記中央処理ユニット上で実行可能な命令を
格納するための、複数の選択可能な構成を有するオンチ
ップメモリシステムとを有する、前記マイクロプロセッ
サ。
る。 （１）マイクロプロセッサであって：中央処理ユニット
と；そして前記中央処理ユニット上で実行可能な命令を
格納するための、複数の選択可能な構成を有するオンチ
ップメモリシステムとを有する、前記マイクロプロセッ
サ。
【００５１】（２）第１項記載のマイクロプロセッサに
於いて、前記複数の選択可能な構成がメモリ・マップ構
成とキャッシュ構成とを含む前記マイクロプロセッサ。
於いて、前記複数の選択可能な構成がメモリ・マップ構
成とキャッシュ構成とを含む前記マイクロプロセッサ。
【００５２】（３）第１項記載のマイクロプロセッサに
於いて、前記選択可能な構成がマイクロプロセッサブー
トおよびリセット動作の間のみ選択可能である前記マイ
クロプロセッサ。
於いて、前記選択可能な構成がマイクロプロセッサブー
トおよびリセット動作の間のみ選択可能である前記マイ
クロプロセッサ。
【００５３】（４）第１項記載のマイクロプロセッサに
於いて、前記選択可能な構成がマイクロプロセッサ動作
中に中央処理ユニットで選択可能である前記マイクロプ
ロセッサ。
於いて、前記選択可能な構成がマイクロプロセッサ動作
中に中央処理ユニットで選択可能である前記マイクロプ
ロセッサ。
【００５４】（５）第４項記載のマイクロプロセッサに
於いて、前記複数の選択可能な構成がメモリ・マップ構
成とキャッシュ構成とを含む前記マイクロプロセッサ。
於いて、前記複数の選択可能な構成がメモリ・マップ構
成とキャッシュ構成とを含む前記マイクロプロセッサ。
【００５５】（６）第１項記載のマイクロプロセッサに
於いて、前記オンチップメモリシステムがオンチップメ
モリアレイと通信を行うプログラムメモリ制御装置を含
む前記マイクロプロセッサ。
於いて、前記オンチップメモリシステムがオンチップメ
モリアレイと通信を行うプログラムメモリ制御装置を含
む前記マイクロプロセッサ。
【００５６】（７）第６項記載のマイクロプロセッサに
於いて、前記オンチップメモリアレイが固定された構成
を有し、前記プログラムメモリ制御装置が複数の動作モ
ードを有し、またここで前記オンチップメモリシステム
の前記選択可能な構成の１つの選択が前記プログラムメ
モリ制御装置の動作モードの選択を含む前記マイクロプ
ロセッサ。
於いて、前記オンチップメモリアレイが固定された構成
を有し、前記プログラムメモリ制御装置が複数の動作モ
ードを有し、またここで前記オンチップメモリシステム
の前記選択可能な構成の１つの選択が前記プログラムメ
モリ制御装置の動作モードの選択を含む前記マイクロプ
ロセッサ。
【００５７】（８）第７項記載のマイクロプロセッサに
於いて、前記動作モードがメモリ・マップモードとキャ
ッシュ可能化モードを含む前記マイクロプロセッサ。
於いて、前記動作モードがメモリ・マップモードとキャ
ッシュ可能化モードを含む前記マイクロプロセッサ。
【００５８】（９）第６項記載のマイクロプロセッサに
於いて、前記オンチップメモリシステムが更に前記プロ
グラムメモリ制御装置で制御可能で、前記オンチップメ
モリアレイの内容に関係する情報を格納するためのタグ
メモリアレイを含む、前記マイクロプロセッサ。
於いて、前記オンチップメモリシステムが更に前記プロ
グラムメモリ制御装置で制御可能で、前記オンチップメ
モリアレイの内容に関係する情報を格納するためのタグ
メモリアレイを含む、前記マイクロプロセッサ。
【００５９】（１０）マイクロプロセッサであって：中
央処理ユニットと；前記中央処理ユニット上で実行可能
な命令を格納するためのオンチップメモリアレイと；前
記中央処理ユニット上で実行可能なオフチップメモリか
ら／に命令を読み取りおよび書き込むことが可能な外部
メモリインタフェースと；そして前記中央処理ユニッ
ト、前記オンチップメモリアレイ、および前記外部メモ
リインタフェースと通信する構成可能プログラムメモリ
制御装置であって、前記オンチップメモリアレイをメモ
リ・マップオンチップメモリとして使用する第一モード
と、前記オンチップメモリをキャッシュオンチップメモ
リとして使用する第二モードとを含む複数の動作モード
を有する構成可能プログラムメモリ制御装置とを含む前
記マイクロプロセッサ。
央処理ユニットと；前記中央処理ユニット上で実行可能
な命令を格納するためのオンチップメモリアレイと；前
記中央処理ユニット上で実行可能なオフチップメモリか
ら／に命令を読み取りおよび書き込むことが可能な外部
メモリインタフェースと；そして前記中央処理ユニッ
ト、前記オンチップメモリアレイ、および前記外部メモ
リインタフェースと通信する構成可能プログラムメモリ
制御装置であって、前記オンチップメモリアレイをメモ
リ・マップオンチップメモリとして使用する第一モード
と、前記オンチップメモリをキャッシュオンチップメモ
リとして使用する第二モードとを含む複数の動作モード
を有する構成可能プログラムメモリ制御装置とを含む前
記マイクロプロセッサ。
【００６０】（１１）第１０項記載のマイクロプロセッ
サに於いて、マイクロプロセッサ動作中に前記中央処理
ユニットが前記プログラムメモリ制御装置に対して、そ
の現行の動作モードから異なる動作モードに切り替え要
求を出すことが可能で、また前記プログラムメモリ制御
装置がこの要求に応じてマイクロプロセッサ動作中に自
分自身で再構成可能である、前記マイクロプロセッサ。
サに於いて、マイクロプロセッサ動作中に前記中央処理
ユニットが前記プログラムメモリ制御装置に対して、そ
の現行の動作モードから異なる動作モードに切り替え要
求を出すことが可能で、また前記プログラムメモリ制御
装置がこの要求に応じてマイクロプロセッサ動作中に自
分自身で再構成可能である、前記マイクロプロセッサ。
【００６１】（１２）プロセッサ構造および動作方法が
開示されており、これは使用者が構成可能なオンチップ
プログラムメモリシステムを含む。このメモリシステム
はオンチップメモリ３１とプログラム制御の下でＣＰＵ
コア２０で変更される制御値に応じてメモリ３１を再構
成するプログラムメモリ制御装置３０とを含む。１つの
モードに於いて、メモリ３１は内部アドレス空間の中に
マッピングされる。別のモードに於いて、メモリ３１は
オンチップキャッシュとして構成される。キャッシュ構
成と連携してプログラムメモリ制御装置はタグＲＡＭを
含み、これはキャッシュモードへの遷移の際に初期化さ
れる。プログラムメモリ制御装置３０はメモリモード遷
移とデータ要求とを取り扱う；ＣＰＵコア２０は好適に
格納されている命令を制御装置３０からメモリモードに
関係なく同一の態様で要求する。
開示されており、これは使用者が構成可能なオンチップ
プログラムメモリシステムを含む。このメモリシステム
はオンチップメモリ３１とプログラム制御の下でＣＰＵ
コア２０で変更される制御値に応じてメモリ３１を再構
成するプログラムメモリ制御装置３０とを含む。１つの
モードに於いて、メモリ３１は内部アドレス空間の中に
マッピングされる。別のモードに於いて、メモリ３１は
オンチップキャッシュとして構成される。キャッシュ構
成と連携してプログラムメモリ制御装置はタグＲＡＭを
含み、これはキャッシュモードへの遷移の際に初期化さ
れる。プログラムメモリ制御装置３０はメモリモード遷
移とデータ要求とを取り扱う；ＣＰＵコア２０は好適に
格納されている命令を制御装置３０からメモリモードに
関係なく同一の態様で要求する。
【図１】図１は本発明に基づき実施されたプロセッサの
主な機能ブロックを示すブロック図。
主な機能ブロックを示すブロック図。
【図２】図２は多重実行ユニットプロセッサの実行ユニ
ットおよびレジスタの構成を図示するブロック図。
ットおよびレジスタの構成を図示するブロック図。
【図３】図３はフェッチパケット内の命令の構成を示
す。
す。
【図４】図４はプロセッサアドレス空間のマッピングを
示し、Ａは１つのメモリ写像、Ｂはそれと異なるメモリ
マッピングを示す。
示し、Ａは１つのメモリ写像、Ｂはそれと異なるメモリ
マッピングを示す。
【図５】図５はキャッシュアドレスとして使用される命
令アドレスパーティション切りを表す。
令アドレスパーティション切りを表す。
【図６】図６はＣＰＵコアとプログラムメモリ制御装置
との間のインタフェースを表す。
との間のインタフェースを表す。
【図７】図７は本発明に基づくプログラムメモリ制御装
置の状態と可能な状態遷移を図示する。
置の状態と可能な状態遷移を図示する。
【図８】図８は本発明に基づく構成可能メモリを制御す
るために使用される状態レジスタの構成を示す。
るために使用される状態レジスタの構成を示す。
【図９】図９は本発明に基づくプログラムメモリ制御装
置のレジスタおよびデータ経路を示す。
置のレジスタおよびデータ経路を示す。
１０ プロセッサ １２ データメモリ制御装置 １４ 周辺装置 １６ 外部メモリインタフェース（ＥＭＩＦ） １７ 周辺装置バス制御装置 １８ ＤＭＡ制御装置 ２０ ＣＰＵコア ３０ プログラムメモリ制御装置 ３１ オンチッププログラムメモリ ３２ タグＲＡＭ ３５，３６ パイプラインアドレスレジスタ ３７，３８ データレジスタ ３９ データ書き込みレジスタ ７１，７２，７３ 外部データ格納ユニット
Claims (1)
- 【請求項１】 マイクロプロセッサであって：中央処理
ユニットと；そして前記中央処理ユニット上で実行可能
な命令を格納するための、複数の選択可能な構成を有す
るオンチップメモリシステムとを有する、前記マイクロ
プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US070218 | 1987-07-06 | ||
| US7021897P | 1997-12-31 | 1997-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312122A true JPH11312122A (ja) | 1999-11-09 |
Family
ID=22093921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10368139A Pending JPH11312122A (ja) | 1997-12-31 | 1998-12-24 | 使用者が構築可能なオンチッププログラムメモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6321318B1 (ja) |
| EP (1) | EP0927936B1 (ja) |
| JP (1) | JPH11312122A (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8352400B2 (en) | 1991-12-23 | 2013-01-08 | Hoffberg Steven M | Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore |
| CA2157600A1 (en) * | 1993-03-05 | 1994-09-15 | Roy J. Mankovitz | Apparatus and method using compressed codes for television program record scheduling |
| IL122299A (en) * | 1997-11-25 | 2003-11-23 | Broadcom Corp | Video encoding device |
| CN1867068A (zh) | 1998-07-14 | 2006-11-22 | 联合视频制品公司 | 交互式电视节目导视系统及其方法 |
| AR020608A1 (es) | 1998-07-17 | 2002-05-22 | United Video Properties Inc | Un metodo y una disposicion para suministrar a un usuario acceso remoto a una guia de programacion interactiva por un enlace de acceso remoto |
| CA2865444C (en) | 1998-07-17 | 2017-11-28 | United Video Properties, Inc. | Interactive television program guide system having multiple devices within a household |
| US7966078B2 (en) | 1999-02-01 | 2011-06-21 | Steven Hoffberg | Network media appliance system and method |
| US6868472B1 (en) * | 1999-10-01 | 2005-03-15 | Fujitsu Limited | Method of Controlling and addressing a cache memory which acts as a random address memory to increase an access speed to a main memory |
| EP1261910A2 (en) | 2000-03-08 | 2002-12-04 | Sun Microsystems, Inc. | Vliw computer processing architecture having a scalable number of register files |
| US7080234B2 (en) * | 2000-03-08 | 2006-07-18 | Sun Microsystems, Inc. | VLIW computer processing architecture having the problem counter stored in a register file register |
| US6631439B2 (en) * | 2000-03-08 | 2003-10-07 | Sun Microsystems, Inc. | VLIW computer processing architecture with on-chip dynamic RAM |
| US6606684B1 (en) * | 2000-03-31 | 2003-08-12 | Intel Corporation | Multi-tiered memory bank having different data buffer sizes with a programmable bank select |
| US6446181B1 (en) * | 2000-03-31 | 2002-09-03 | Intel Corporation | System having a configurable cache/SRAM memory |
| CN1668104A (zh) | 2000-10-11 | 2005-09-14 | 联合视频制品公司 | 提供数据存储到点播媒体传递系统中服务器上的系统和方法 |
| US6732247B2 (en) * | 2001-01-17 | 2004-05-04 | University Of Washington | Multi-ported memory having pipelined data banks |
| WO2002069157A1 (en) * | 2001-02-28 | 2002-09-06 | Brecis Communications Corporation | A subsystem boot and peripheral data transfer architecture for a subsystem of a system-on-chip |
| EP1451712A2 (en) * | 2001-07-07 | 2004-09-01 | Koninklijke Philips Electronics N.V. | Processor cluster |
| US20030046492A1 (en) * | 2001-08-28 | 2003-03-06 | International Business Machines Corporation, Armonk, New York | Configurable memory array |
| US6769050B1 (en) * | 2001-09-10 | 2004-07-27 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
| US8090928B2 (en) * | 2002-06-28 | 2012-01-03 | Intellectual Ventures I Llc | Methods and apparatus for processing scalar and vector instructions |
| US20040064657A1 (en) * | 2002-09-27 | 2004-04-01 | Muraleedhara Navada | Memory structure including information storage elements and associated validity storage elements |
| US7493646B2 (en) | 2003-01-30 | 2009-02-17 | United Video Properties, Inc. | Interactive television systems with digital video recording and adjustable reminders |
| US7167952B2 (en) * | 2003-09-17 | 2007-01-23 | International Business Machines Corporation | Method and system for performing a memory-mode write to cache |
| US8806533B1 (en) | 2004-10-08 | 2014-08-12 | United Video Properties, Inc. | System and method for using television information codes |
| KR100578143B1 (ko) * | 2004-12-21 | 2006-05-10 | 삼성전자주식회사 | 버퍼 메모리에 저장된 데이터를 무효화시키는 스킴을 갖는저장 시스템 및 그것을 포함한 컴퓨팅 시스템 |
| US7640379B2 (en) * | 2005-02-12 | 2009-12-29 | Broadcom Corporation | System method for I/O pads in mobile multimedia processor (MMP) that has bypass mode wherein data is passed through without being processed by MMP |
| US7793007B2 (en) * | 2005-02-12 | 2010-09-07 | Broadcom Corporation | Method and system for deglitching in a mobile multimedia processor |
| US7653785B2 (en) * | 2005-06-22 | 2010-01-26 | Lexmark International, Inc. | Reconfigurable cache controller utilizing multiple ASIC SRAMS |
| US8418206B2 (en) | 2007-03-22 | 2013-04-09 | United Video Properties, Inc. | User defined rules for assigning destinations of content |
| KR100875836B1 (ko) * | 2007-03-23 | 2008-12-24 | 삼성전자주식회사 | 병렬 처리 ｖｌｉｗ 컴퓨터를 위한 인스트럭션 명령어 압축장치 및 그 방법 |
| US8332610B2 (en) | 2007-04-17 | 2012-12-11 | Marvell World Trade Ltd. | System on chip with reconfigurable SRAM |
| US8601526B2 (en) | 2008-06-13 | 2013-12-03 | United Video Properties, Inc. | Systems and methods for displaying media content and media guidance information |
| US10063934B2 (en) | 2008-11-25 | 2018-08-28 | Rovi Technologies Corporation | Reducing unicast session duration with restart TV |
| US9204193B2 (en) | 2010-05-14 | 2015-12-01 | Rovi Guides, Inc. | Systems and methods for media detection and filtering using a parental control logging application |
| US8805418B2 (en) | 2011-12-23 | 2014-08-12 | United Video Properties, Inc. | Methods and systems for performing actions based on location-based rules |
| KR102117511B1 (ko) * | 2013-07-30 | 2020-06-02 | 삼성전자주식회사 | 프로세서 및 메모리 제어 방법 |
| US11487445B2 (en) * | 2016-11-22 | 2022-11-01 | Intel Corporation | Programmable integrated circuit with stacked memory die for storing configuration data |
| CN109189721A (zh) * | 2018-08-27 | 2019-01-11 | 中国科学院电工研究所 | 一种实时性数据存储方法 |
| CN114063917B (zh) * | 2021-11-11 | 2024-01-30 | 天津兆讯电子技术有限公司 | 快速读取程序数据的方法和微控制器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9118312D0 (en) * | 1991-08-24 | 1991-10-09 | Motorola Inc | Real time cache implemented by dual purpose on-chip memory |
| DE69324508T2 (de) * | 1992-01-22 | 1999-12-23 | Enhanced Memory Systems Inc | DRAM mit integrierten Registern |
| US5687131A (en) * | 1996-03-22 | 1997-11-11 | Sharp Microelectronics Technology, Inc. | Multi-mode cache structure |
| US5819305A (en) * | 1996-08-23 | 1998-10-06 | Motorola, Inc. | Method and apparatus for configuring operating modes in a memory |
-
1998
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|---|---|
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| US6321318B1 (en) | 2001-11-20 |
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