KR100351504B1

KR100351504B1 - 캐쉬 메모리, 그의 전력 소비 절감 방법 그리고 캐쉬메모리를 구비하는 데이터 처리 시스템

Info

Publication number: KR100351504B1
Application number: KR1020000030879A
Authority: KR
Inventors: 최훈; 임명균
Original assignee: 삼성전자 주식회사
Priority date: 2000-06-05
Filing date: 2000-06-05
Publication date: 2002-09-05
Also published as: FR2809841A1; TW502164B; FR2809841B1; GB0104523D0; DE10112216A1; US6560679B2; GB2365594B; US20010049772A1; KR20010110005A; JP2002007210A; GB2365594A

Abstract

본 발명은 디지털 데이터 처리기, 태그 램과 데이터 램을 갖는 캐쉬 메모리, 그리고 캐시 메모리로의 억세스를 제어하는 제어기로 구성되는 디지털 데이터 처리 시스템을 제공한다. 제어기는 태그 램으로의 가장 최근 엑세스와 관련된 엑세스 형태, 동작 모드, 그리고 캐쉬 히트/미스에 관한 상태 정보를 저장하고, 바로 앞의 억세스 관련 상태 정보와 현재 억세스 하려는 메인 메모리 어드레스의 셋 필드 중 일부를 근거로하여 태그 램으로의 현재 억세스를 제어한다. 제어기는 바로 앞의 억세스 관련 상태 정보와 현재 억세스를 위한 메인 메모리 어드레스의 셋 필드 중 일부를 근거로 하여 현재의 엑세스가 바로 전에 억세스 했던 캐쉬 라인과 동일 한가를 판단하며, 또한 현재의 억세스가 바로 앞에 억세스 한 캐쉬 라인과 동일할 시에는 태그 램으로의 억세스를 스킵 할 수 있도록 한다.

Description

캐쉬 메모리, 그의 전력 소비 절감 방법 그리고 캐쉬 메모리를 구비하는 데이터 처리 시스템{Method and Apparatus For Reducing Power In Cache Memories, And A Data Prcoessing System having Cache memories}

본 발명은 디지털 데이터 처리 시스템에 관한 것으로, 더 구체적으로는 디지털 컴퓨터 시스템 등에서 사용되는 캐쉬 메모리(cache memory), 그리고 캐쉬 메모리를 동작시키는 방법에 관한 것이다.

일반적으로, 컴퓨터 시스템은 중앙 처리 장치(central processing unit: CPU), 시스템 버스(system bus), 메모리 서브-시스템(memory subsystem), 그리고 주변회로들(peripherals)로 구성된다. 중앙 처리 장치는 메모리 서브-시스템에 저장된 명령들을 실행하며, 버스는 중앙 처리 장치와 컴퓨터 시스템의 다른 장치들 사이에서 정보 전달 통로(communication pathway) 역할을 한다. 메모리 서브-시스템은 일반적으로 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory: DRAM)와 같이 속도는 느리지만 저가의 메인 메모리(main memory)와 스태틱 랜덤 억세스 메모리(Static Random Access Memory: SRAM)와 같이 속도는 빠르지만 고가의 캐쉬 메모리를 포함한다.

컴퓨터 시스템에서 캐쉬와 같은 서브-시스템은 DRAM과 SRAM 간의 속도와 가격의 불일치에서 기인한 것이다. 이로 인해, 메모리 구조는 계층적 구조를 갖게 되는데, 용량은 작지만 고속의 SRAM을 사용하는 캐쉬 메모리가 용량은 크지만 상대적으로 가격이 저렴한 DRAM을 사용하는 메인 메모리와 중앙 처리 장치 사이에 설치 된다.

캐쉬 메모리는 중앙 처리 장치에서 다음에 사용될 가능성이 높은 명령과 데이터를 갖고 있다. 고속의 캐쉬 메모리에서 가장 자주 억세스 되는 명령과 데이터를 가지고 있음으로 해서, 평균적인 메모리 억세스 시간은 캐쉬 억세스 시간에 근접하게 될 것이다. 따라서, 캐쉬의 사용은 컴퓨터 시스템의 성능을 대폭적으로 개선시킨다.

실행 중인 프로그램(active program)의 명령과 데이터는 참조 국부성(locality of reference)이라고 알려진 현상을 이용하여 캐쉬에 저장될 수 있다. 이 참조 국부성 현상이란, 대부분의 컴퓨터 프로그램 명령 처리는 다중 루프(multiple loops) 및 메모리의 특정 국부 지역(particular localized area)에 있는 명령 셋(instructon set)을 반복적으로 참조하는 중앙 처리 장치를 통해 순차적인 방식(sequential fashion)으로 진행됨을 의미한다. 따라서, 루프와 서브루틴은 명령 페취(instruction fetch)를 위한 메모리의 참조 영역들을 국부화 한다. 유사하게, 데이터 관련 메모리의 참조 영역들 또한 국부화 되는데, 왜냐하면 테이블 룩업 루틴(table lookup routines) 혹은 다른 반복적인 루틴이 반복해서 메모리의 작은 일정부분을 참조하기 때문이다.

컴퓨터 시스템에 있어서, 중앙 처리 장치는 메모리 억세스 명령이 있을 때 메인 메모리 억세스에 앞서 먼저 캐쉬를 조사한다. 만약 원하는 워드(데이터 혹은 프로그램 명령)가 캐쉬에서 발견되면, 중앙 처리 장치는 원하는 워드를 캐쉬로부터읽어 들인다. 만약 원하는 워드가 캐쉬에서 발견되지 않으면, 원하는 워드를 읽기위해 메인 메모리를 억세스 하며, 그 워드를 포함하는 한 블럭의 워드들이 적절한 대체 알고리즘(replacement algorithm)을 통해 메인 메모리에서 캐쉬로 전송된다. 만약 캐쉬가 중앙 처리 장치에서 원하는 워드를 갖고 있으면 이는 히트(hit), 없으면 미스(miss)로 칭한다.

캐쉬 메모리의 한 라인은 일반적으로 어드레스와 그 어드레스에 해당하는 하나 혹은 그 이상의 데이터 워드로 구성된다. 한 라인은 메인 메모리와 캐쉬 메모리사이에 이동될 수 있는 최소의 정보 단위이다.

메인 메모리의 어떤 위치에서 읽혀진 데이터는 캐쉬의 한 라인에 저장된다. 캐쉬에 저장될 데이터의 위치는 메인 메모리 어드레스의 일부를 이용하여 정해진다. 또한, 메인 메모리 블럭보다 캐쉬 라인의 수가 적기 때문에 메인 메모리의 어떤 블럭이 캐쉬 라인으로 읽혀질 것인가를 결정하는 알고리즘이 필요하다.

메인 메모리의 블럭들을 캐쉬 메모리로 맵핑(mapping)하는 여러 종류의 기술이 알려져 있는데, 전형적인 맵핑 형태는 디렉트 맵핑(direct mapping), 풀리 어소시어티브 맵핑(fully associative mapping) 및, 셋 어소시어티브 맵핑(set associative mapping)이다.

디렉트 멥핑 기술은 메인 메모리의 각 블럭을 단지 하나의 가능한 캐쉬 라인에 맵핑 시킨다. 이 기술은 구현하기에 간단하고 값싼 반면에, 어떤 주어진 블럭에 대한 위치가 고정되는 단점이 있다. 따라서, 만약 두개의 다른 블럭을 같은 한 라인에 맵핑시키며 반복해서 참조하는 프로그램이 실행되면, 두 블럭은 캐쉬 내에서 계속해서 바꾸어 질 것이며, 이에 따라 히트 율(hit ratio)은 낮아질 것이다.

풀리 어소시어티브 맵핑은 메인 메모리의 각 블럭을 캐쉬의 어떤 라인에 든지 로딩(loading)할 수 있게 함으로써 디렉트 맵핑의 단점을 극복한다. 이 기술에 의하면, 새로운 블럭이 캐쉬로 읽혀질 때 캐쉬 내의 어떤 블럭이 교체되어야 할지에 대해 그 만큼 유연성이 생긴다. 이 기술의 단점은, 모든 캐쉬 라인의 태그들을 병렬로 조사하기 위한 복잡한 회로가 구비되어야 한다는 것이다.

셋 어소시어티브 맵핑 기술(통상적으로 "N-way set associative mapping"이라 함)은 위에서 설명한 두 기술의 양쪽 장점을 취한 절충안인데, 이 기술에서 캐쉬는 복수의 셋(set)으로 나누어지며, 각각의 셋은 몇개의 라인으로 구성된다. 이 기술은 메인 메모리의 한 블럭을 셋 라인들 중에 어떤 라인으로 맵핑 시키며, 같은 셋 어드레스(set address)로 두개 혹은 그 이상의 데이터 워드를 캐쉬 내에 저장하는 것을 가능하게 한다. 이 방법에 있어서, 캐쉬 제어 로직(control logic)은 메인 메모리 어드레스를 단순히 세개의 필드(field) 즉, 셋(set), 태그(tag) 및, 워드(word)로 해석한다. 메인 메모리 어드레스 중에서 태그로 이용되는 비트의 수가 많으며 또한 메인 메모리의 태그는 캐쉬 내 모든 라인의 태그와 비교되어야 하는 풀리 어소시어티브 맵핑과 달리, 셋 어소시어티브 맵핑에서는 메인 메모리 어드레스 중에서 태그로 사용되는 비트의 수가 상대적으로 적으며, 메인 메모리의 태그는 단지 하나의 셋 내에 있는 태그와 비교되면 된다.

캐쉬 메모리의 성능은 통상 히트 율로 표시된다. 중앙 처리 장치가 캐쉬 메모리를 참조하여 원하는 명령 혹은 데이터 워드가 캐쉬 내에 있는 것을 알아내면,중앙 처리 장치는 히트 신호를 생성 시킨다. 만약 원하는 워드가 캐쉬 내에서 발견되지 않으면, 중앙 처리 장치는 미스 신호를 발생 시키며, 캐쉬 억세스의 미스 회수가 증가한다. 히트 회수를 중앙 처리 장치의 전체 메모리 참조 회수(즉, 히트 회수에 미스 회수를 더한 값)로 나눈 값의 백분율이 히트 율이 된다.

히트 율을 극대화하기 위해, 많은 컴퓨터 시스템 구조는 캐쉬 사용에 관련된 시스템적인 제어를 가능케 하는데, 예를 들면, 명령만을 혹은 데이터만을 혹은 명령과 데이터 양쪽 다를 저장하기 위해 캐쉬가 사용될 수 있다. 캐쉬 메모리의 개념 및 동작에 관한 자세한 설명은 "Advanced Microprocessors"(Daniel Tabak저, McGraw-Hill Book사, 1995년 제2판)의 Chap. 4, pp. 43-65, "Computer Organization And Architecture"(William Stalling저, Prentice-Hall사, 1996년 제5판)의 Chap. 4, pp. 117-151, 및 "High Performance Memories"(Betty Prince저, John Wiley Sons사, 1996년판) Chap. 4, pp. 65-94에 잘 설명되어 있다.

캐쉬 히트 혹은 미스를 알기위해 즉 원하는 워드가 캐쉬에 있는지를 판별하기 위해서는 캐쉬 내에 저장되어 있는 태그에 억세스하는 것이 항상 필수적이다. 고성능 시스템 구현을 위해 캐쉬 사이즈를 늘려가고 있는 현재의 추세로 미루어 볼때(일반적으로 캐쉬의 사이즈가 커지면 그에 따라 캐쉬의 히트율도 증가한다), 메모리 참조 사이클(memory reference cycle)에서의 반복적인 태그 억세스 회수도 증가할 것이며, 이로 인해 캐쉬에서 더 많은 전력을 소모하고, 또한 캐쉬 메모리를 낮은 전원 전압시스템에 적용하는데 어려움이 있는 결과를 초래 할 것이다.

본 발명의 목적은 디지털 데이터 처리 시스템에서 사용되는 캐쉬 메모리의 성능 향상과 전력 소모를 줄이기 위한 방법과 장치를 제공하는데 있다.

도 1은 본 발명에 따른 컴퓨터 시스템의 블럭도;

도 2는 메모리 참조 사이클에서 태그 억세스를 스킵할 수 있는 경우를 설명하는 상태 블럭도;

도 3은 본 발명에 따른 메인 메모리 어드레스 포맷의 일예;

도 4는 도 3의 어드레스 포맷에 따른 시퀀셜 억세스의 일예;

도 5는 도 3의 어드레스 포맷을 가진 시스템에 사용 적합한 도 1의 태그 스킵 제어기의 일 실시예를 설명하는 상세 블럭도; 그리고

도 6은 도 5의 태그 스킵 제어기의 상세 회로도이다.

*도면의 주요 부분에 대한 부호 설명*

104 : 프로세서(Processor)

108a, 110a : 태그 램(Tag RAM) 108b, 110b : 데이터 램(Data RAM)

114 : 태그 스킵 제어기(Tag skip controller)

122 : 스킵 플래그 발생기(Skip Flag Generator)

124 : 태그 램 억세스 제어 로직(Tag RAM Access Control Logic)

126 : 히트 판별기(Hit Discriminator)

128 : 데이터 램 억세스 제어 로직(Data RAM Access Control Logic)

상술한 목적을 달성하기 위해 본 발명에서는, 현재의 억세스가 가장 최근에 억세스 되어 히트 난 캐쉬 라인과 동일한 캐쉬 라인에 있는 명령 및(혹은) 데이터를 엑세스 할 때에는 항상 캐쉬 히트가 일어나며, 비록 동일한 캐쉬 라인을 억세스 할지라도 이전 억세스에서 미스가 발생 했을 때에는 미스를 채우기 위한 "캐쉬 라인 필"(cache line fill, 이 경우 메인 메모리로부터 캐쉬 라인이 완전히 채워지며 캐쉬 메모리에 미스된 명령 혹은 데이터가 저장됨) 유무에 따라 현재 억세스의 히트 혹은 미스가 결정된다는 사실에 주안점을 둔다.

본 발명의 일 특징에 의하면, 디지털 데이터 처리기, 태그 램(tag RAM)과 데이터 램(data RAM)을 포함하는 캐쉬 메모리, 및 상기 캐쉬 메모리로의 엑세스를 제어하는 제어기로 구성되는 디지털 데이터 처리 시스템이 제공 된다. 상기 제어기는 태그 램으로의 가장 최근 엑세스와 관련된 엑세스 형태(access type), 동작 모드(operation mode), 그리고 캐쉬 히트/미스(hit/miss)에 관한 상태 정보(state information)를 저장하고, 바로 앞 억세스 관련 상태 정보와 현재 억세스 하려는 메인 메모리 어드레스의 셋 필드(set field) 중 일부를 근거로하여 태그 램으로의 현재 억세스를 제어한다. 특히, 제어기는 바로 앞의 억세스 관련 상태 정보와 현재 억세스를 위한 메인 메모리 어드레스의 셋 필드 중 일부를 근거로 하여 현재의 엑세스가 바로 앞에 억세스 했던 캐쉬 라인과 동일한가를 판단하며, 또한 현재의억세스가 바로 앞에 억세스 한 캐쉬 라인과 동일할 시에는 태그 램으로의 억세스를 스킵(skip) 할 수 있게 한다. 캐쉬 메모리는 통상적으로 레벨-1(Level-one: L1), 레벨-2(Level-2: L2)로 분류되는데 이는 다른 프로세서와 함께 하나의 칩(chip)으로 집적화 되느냐 혹은 독립적인 하나의 칩(stand-alone chip)으로 되느냐의 차이에 의한 것이다. 또한, 제어기도 L1캐쉬와 함께 하나의 칩으로 구현될 수도 있고, 독립적인 하나의 침으로도 구현 될 수 있다.

본 발명의 또 다른 특징에 의하면, 제어기는 바로 앞과 현재의 억세스가 순차적인 방식(sequential fashion)으로 행하여 지는가를 판단하기 위해, 현재 억세스를 위한 메인 메모리 어드레스의 셋 필드 중의 일부를 이용한다. 셋 필드 중 일부로 사용되는 것은 셋 필드 어드레스의 최하위 비트(least significant bit: LSB)이다

본 발명의 또 다른 특징에 의하면, 데이터 램 회로, 태그 램 회로, 스킵 플래그 발생기(skip flag generator), 제 1 램 억세스 제어 로직, 히트 판별기(hit discriminator), 및 제 2 램 억세스 제어 로직으로 구성된 캐쉬 집적 메모리 장치가 디지털 데이터 처리 시스템에서 프로세스와 메인 메모리 사이에 제공된다.

데이터 램 회로는 프로세스로부터 제공되는 메인 메모리 어드레스의 일부 비트에 응답해서 프로세서에서 처리되는 명령과 데이터를 일시적으로 저장한다. 태그 램 회로는 데이터 램 회로로의 억세스를 위한 태그들을 저장하며, 저장된 태그들과 메인 메모리 어드레스의 태그 필드를 비교함으로써 복수의 태그 히트 신호를 생성한다. 스킵 플래그 발생기는 프로세서로부터 제공되는 억세스 타입 신호와 어드레스신호에 응답해서 스킵 플래그 신호를 생성한다. 제 1 램 억세스 제어 로직은 스킵 플래그 신호에 응답해서 태그 램 회로에 대한 억세스를 제어한다. 히트 판별기는 프로세스로부터 제공되는 동작 모드 신호, 스킵 플래그 신호, 및 태그 히트 신호에 응답해서 복수의 데이터 히트 신호를 생성한다. 제 2 램 억세스 제어 로직은 데이터 히트 신호에 응답해서 데이터 램 회로에 대한 억세스를 제어한다. 스킵 플래그 발생기는 프로세서로부터 제공되는 억세스 타입 신호와 어드레스 신호를 체크 함으로써 현재의 태그 램 억세스가 바로 앞의 태그 램 억세스에서 억세스 된 캐쉬 라인과 동일한지 여부를 판단하는 회로를 포함하며, 현재의 억세스가 바로 앞의 억세스에서 억세스 됐던 캐쉬 라인에 동일하게 적용될 수 있을 때 스킵 플래그 신호를 활성화 시킨다. 특히, 스킵 플래그 신호가 활성화 될 때, 제 1 램 억세스 제어 로직은 태그 램으로의 현재의 억세스를 스킵 하기 위해, 태그 램의 동작을 제어하는 클럭을 차단함으로써 태그 램이 동작을 하지 않게 한다. 데이터 램으로의 억세스는 제 2 램 억세스 제어 로직이 제어하는데, 스킵 플래그 신호가 활성화 될때(즉 현재의 캐쉬 라인이 바로 앞 억세스의 캐쉬 라인과 동일) 태그 램은 동작 하지 않지만, 제 2 램 억세스 제어 로직은 바로 앞 억세스시의 히트, 미스 정보에 따라 데이터 램 억세스 유무를 제어하며, 스킵 플래그 신호가 비활성화 될 때는 새로이 태그 램을 억세스하여 그 결과인 히트, 미스 정보에 따라 데이터 램 억세스 유무를 제어한다.

본 발명의 또 다른 특징에 의하면, 현재의 태그 램 억세스가 바로 앞의 태그 램 억세스에서 억세스 된 캐쉬 라인과 동일한지 여부를 판단하는 제 1 단계, 그리고 현재의 억세스가 바로 앞 억세스에서 억세스 됐던 캐쉬 라인에 동일하게 적용될 수 있을 때 현재의 태그 램 억세스를 스킵 할 수 있게 하는 제 2 단계로 구성된 캐쉬 메모리 동작 방법이 제공 된다.

일 실시예에 의하면, 상기 제 1 단계는 캐쉬 메모리로의 현재 억세스를 위한 시퀀셜 억세스 신호(여기서 시퀀셜 억세스 신호는 바로 앞의 억세스로부터 현재의 억세스가 시퀀셜한 억세스 임을 나타냄)와 제 1 메인 메모리 어드레스를 생성하는 단계, 시퀀셜 억세스 신호의 활성화를 감지하고 현재 억세스 어드레스중의 한 비트(one-bit)가 바로 앞 억세스 시의 해당 비트 어드레스와 동일한 지 판단하는 단계, 그리고 시퀀셜 억세스 신호가 활성화되고 현재 억세스 어드레스 중의 한 비트가 바로 앞 억세스시의 해당 비트와 동일할 때 스킵 플래그 신호를 생성하는 단계를 포함한다. 또, 상기 제 2 단계는 스킵 플래그 신호가 활성화 될 때 태그 램 회로의 동작을 제어하는 클럭 신호를 차단함으로써 태그 램 회로가 동작을 하지 않게 하는 단계를 포함한다.

다음에는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따라 SARM (혹은 고성능 DRAM)을 사용한 캐쉬 메모리를 장착한 시스템에서 전력 소모를 줄이기 위한 방법 및 장치에 대해 상세히 설명한다. 다음의 상세한 설명에서 캐쉬 메모리의 타입 및 메모리 구성 등과 같은 특정의 상세한 사항들이 기술되지만, 이는 본 발명에 대한 이해를 돕기 위한 것일 뿐이며, 이와 같은 특정한 사항들 없이도 본 발명이 실현될 수 있다는 것을 이 기술 분야의 통상인은 잘 이해할 수 있을 것이다.

(실시예)

먼저, 도 1은 본 발명에 따른 컴퓨터 시스템(100)의 개요를 보여주는 블럭도이며, 이 도면은 본 발명에 따른 컴퓨터 시스템(100)을 전반적으로 이해하는데 적합하도록 제공된 것으로 상기 컴퓨터 시스템(100)의 다른 일반적인 세부 구성들은 본 발명의 기술 요지를 불명료하게 하지 않도록 하기 위해 생략되어 있다.

도 1 에서 도시된 바와 같이, 컴퓨터 시스템(100)은 정보 교환을 위한 시스템 버스(102), 이 버스(102)에 연결되어 명령 처리를 위한 중앙 처리 장치 혹은 CPU(104), 그리고 버스(102)에 연결되어 프로세서(104)에 사용될 명령과 데이터를 저장하는 메인 메모리(106)로 구성 된다. 통상적으로 프로세스(104)와 한 칩에 집적되는 레벨-1(L1) 캐쉬 메모리(108)가 또한 버스(102)에 연결되어 있는데, 캐쉬 메모리는 프로세서(104)에서 빈번히 억세스 되는 명령과 데이터들을 일시적으로 저장한다. 프로세스(104)에 사용하기 위해 메인 메모리(106)로부터 추출된 정보는 L1 캐쉬 메모리(108)에 저장된다. 레벨-2(L2) 캐쉬 메모리(110) 또한 버스(102)에 연결되어 있으며, 프로세서(104)에서 빈번히 요구되는 명령과 데이터의 사본(copies)을 저장하고 있다. L2 캐쉬는 일반적으로 프로세스(104)와는 달리 개별 칩에 집적 된다. 메모리 제어기(112) 또한 버스(102)에 연결되어, 메인 메모리(106)와 L2 캐쉬(110)로의 억세스를 제어한다.

L1 및 L2 캐쉬(108, 110) 각각은 명령과 데이터를 모두 저장할 수 있는 하나의 완전한 캐쉬이거나, 또는 두개의 부(sub) 캐쉬들로 나누어져 하나는 명령, 다른 하나는 데이터를 저장할 수도 있다.

프로세서(104)에서 외부 버스(102)를 통해서 억세스 할 수 있는 L2 캐쉬(110)와 비교할 때, L1 캐쉬(108)는 프로세서의 외부 버스 억세스에 대한 부담을 줄이므로, 따라서 프로그램 실행 시간을 단축시키며 시스템 성능의 향상을 꾀할 수 있다. 프로세서(104)에서 요구되는 명령 혹은 데이터가 L1 캐쉬(108)에 있을 때, 외부 버스(102)에 억세스 할 필요가 없으며 따라서 버스(102)는 다른 정보 전달에 이용 될 수 있다.

L2 캐쉬(110)는, 더욱 랜덤(random) 하게 요구되어 L1 캐쉬(108)가 미스 하는 메모리의 명령 및 데이터를 처리한다. L1 캐쉬(108)가 미스 할 경우의 처리를 간단히 하기 위해, L2 캐쉬(110)는 L1 캐쉬(108)보다 더 큰 용량을 구비하여 히트 확률을 높인다.

캐쉬 미스가 발생하면, 메인 메모리(106)로부터 캐쉬 라인이 완전히 채워지며 두 캐쉬 메모리(108, 110)에 미스 된 명령 혹은 데이터가 저장되는 "캐쉬 라인 필" 동작이 수행 된다.

계속해서 도 1 을 참조하면, 컴퓨터 시스템(100)은 캐쉬 메모리들(108, 110)의 태그 억세스를 제어하기 위한 태그 스킵 제어기(tag skip controller)(114)를 구비하고 있다. 억세스 타입(순차 혹은 비순차) 신호, 동작 모드(읽기 혹은 쓰기) 신호, 그리고 메인 메모리 어드레스 중의 일부 비트를 체크 함으로써, 태그 스킵 제어기(114)는 현재의 캐쉬 억세스가 이전의 가장 최근 억세스에서 억세스 됐던 캐쉬 라인과 동일한가를 판단하고 L1 및 L2 캐쉬(108, 110)로의 억세스를 제어한다.

구현 방법에 따라, 태그 스킵 제어기(114)는 프로세스(104), L1 캐쉬(108)와함께 동일 칩 혹은 개별 칩으로 집적될 수 있다.

또한, 컴퓨터 시스템은 버스(102)에 연결되어 사용자에게 화상 정보를 제공하는 CRT(cathode ray tube) 모니터 혹은 액정(liquid crystal display: LCD) 모니터와 같은 표시 장치(display device)(116), 버스(102)에 연결되어 프로세서(104)에 정보 및 명령 선택을 전달할 수 있게 하는 영문, 숫자 및 다른 키(keys)를 포함하는 키보드(keyboard)와 같은 입력 장치(alphanumeric input device)(118), 그리고 버스(102)에 연결되어 커서(cusor)의 움직임을 위한 트랙볼(trackball) 혹은 스타이러스(stylus)와 같은 커서 제어 장치(cusor control device)(120)를 더 포함한다.

본 발명에 따라 구현된 컴퓨터 시스템(100)에서는 앞에서 설명한 모든 구성 요소가 필요로 하는 것은 아니다. 예를 들면, 어떤 구현예에서는 영문 및 숫자 입력 장치(118)와 커서 제어 장치(120)는 불필요할 수 있고, 또 다른 구현예에서는 디스플레이 장치(116)가 필요 하지 않을 수도 있다.

캐쉬 메모리로의 빈번한 태그 억세스에 의한 전력 소모를 줄이기 위해, 동일한 캐쉬 라인에 있는 복수의 명령 혹은 데이터 대한 히트 혹은 미스는 동일한 캐쉬라인에 해당하는 하나의 동일한 태그 엔트리(tag entry)에 의해 판별된다는 캐쉬의 성질을 이용한다. 즉, 현재의 억세스가 가장 최근에 억세스되어 히트 난 캐쉬 라인과 동일한 캐쉬 라인에 있는 명령 및(혹은) 데이터를 엑세스 할 시에는 항상 캐쉬 히트가 일어나며, 비록 동일한 캐쉬 라인을 억세스 할지라도 이전 억세스에서 미스가 발생 했을 시에는 미스를 채우기 위한 "캐쉬 라인 필"(cache line fill) 유무에따라 현재 억세스의 히트 혹은 미스가 결정된다는 것이다. 위와 같은 캐쉬 억세스 경우는 태그 억세스를 하지 않고 현재 억세스에 대한 히트 혹은 미스를 예측하는 것이 가능하다. 따라서, 위와 같은 경우 태그 억세스를 스킵 하면 캐쉬 메모리의 전력소모는 상당히 줄어들 것이다.

도 2는 메모리 참조 사이클에서 캐쉬 메모리의 태그 억세스를 스킵 할 수 있는 경우를 설명하는 상태도(state diagram)이다. 도 2에서, 참조 기호 PS1 내지 PS6는 제 1 캐쉬 억세스 사이클에서의 상태를 나타내며, CS1 내지 CS3은 제 1 캐쉬 억세스 사이클 바로 이후의 제 2 캐쉬 억세스 사이클에서의 상태를 나타낸다.

제 1 억세스 사이클(이하, 바로 앞(preceding) 억세스라 함)에서, PS1 상태는 어떠한 메모리 참조 사이클(읽기 혹은 쓰기)도 수행되지 않는 아이들(idle) 상태를 나타낸다. 프로세서(104)에 의해 읽기 혹은 쓰기 명령이 발생되면, 제어기(112)의 상태 머쉰(state machine)은 아이들 상태(PS1)에서 읽기 상태(PS2) 혹은 쓰기 상태(PS3)로 천이한다.

PS2 혹은 PS3 상태에서, 읽기 혹은 쓰기 동작과 관련하여 캐쉬 히트가 발생하면 상태 머쉰은 PS5 상태로 천이하는데, 이는 캐쉬가 요구하는 명령 혹은 데이터를 갖고 있기 때문이다. PS5 상태에서, 읽기 혹은 쓰기 동작을 위한 캐쉬 억세스는 종결된다. 그러나 PS2 상태에서 캐쉬 미스가 일어나면, 상태 머쉰은 PS4 상태로 되며 여기서 읽기 미스 처리 과정(read miss handling process)이 수행 되고 그후 PS5 상태로 된다. 유사하게, PS3 상테에서, 쓰기 미스가 일어나면 상태 머쉰은 요구되는 명령 혹은 데이터를 가지고 있지 않다는 것을 나타내는 PS6 상태로 된다.PS6 상태에서 쓰기 동작을 위한 캐쉬 억세스는 종료된다.

제 2 억세스 사이클(이하, 현재(current) 억세스라 함)에서, 바로 앞의 읽기 혹은 쓰기 억세스에서 히트로 억세스 됐던 동일한 캐쉬 라인을 억세스하는 것이 요구되면, 상태 머쉰은 PS5 상태에서 CS1 상태로 천이한다. 또한 바로 앞의 쓰기 억세스에서 미스로 억세스 되었던 동일한 캐쉬 라인에 억세스 하는 것이 요구되면, 상태 머쉰은 PS6 상태에서 CS2 상태로 천이한다. 바로 앞의 읽기 혹은 쓰기 억세스에서 억세스 된 캐쉬 라인과 상이한 캐쉬 라인을 억세스 하는 경우, 상태 머쉰은 PS5 혹은 PS6 상태에서 태그가 억세스 되어야 하는 CS3 상태로 천이한다.

바로 앞 억세스 시의 상태들을 고려할 때, 바로 앞의 억세스에서 억세스 됐던 캐쉬 라인과 동일한 캐쉬 라인을 억세스 하는 현재의 억세스에 있어서, 태그를 억세스 할 필요가 없는 3가지 경우가 있음을 알 수 있다.

첫째, 바로 앞 억세스의 읽기 혹은 쓰기가 히트(PS5 상태)인 경우, 동일한 캐쉬 라인에 대한 현재의 억세스에서 이미 필요한 명령 혹은 데이터가 캐쉬 내에 있음을 의미한다. 이 경우 현재의 억세스는 항상 히트(CS1)의 결과를 가져올 것이며, 따라서 현재 억세스에서 태그 억세스를 스킵 할 수 있다. 둘째, 바로 앞 억세스에서 읽기 미스(PS4)인 경우, 그것은 캐쉬가 해당 라인을 가지고 있지 않다는 것을 의미한다. 그러나 이 경우, 읽기 미스에 대한 핸들링이 수행되어 해당하는 라인을 메인 메모리로부터 가져와 캐쉬에 넣게 되므로 동일한 캐쉬 라인에 대한 현재의 억세스는 반드시 히트(CS1)가 될 것이다. 따라서, 현재 억세스에서의 태그 엑세스는 스킵 될 수 있다. 셋째, 바로 앞 억세스에서 쓰기 미스(PS6)인 경우, 그것은 캐쉬가 해당 라인을 가지고 있지 않음을 의미하며, 이 경우 "쓰기 미스 시 채우기"(load-on-write-miss)를 지원하지 않는 한 동일한 캐쉬 라인에 대한 현재의 억세스는 반드시 미스(CS2)가 될 것이다. 따라서, 이 경우도 현재 억세스에서의 태그 엑세스는 스킵 될 수 있다.

캐쉬 억세스의 많은 부분은 순차적으로 수행되는데, 이러한 예로는 명령어 페취(instruction fetches), 캐쉬 라인 필(cache line fill) 및, 배열 데이터 페취(array data fetches, e.g., matrix, vector, and numerical table fetches) 등이 있다. 따라서 본 발명에서는 이러한 시퀀셜 억세스에 초점을 맞춘다.

최근의 많은 마이크로 프로세스(microprocessors)에서는 이러한 시퀀셜 억세스를 나타내기 위해 하나의 신호 핀을 제공한다. 예를 들면 Advanced RISC Machine사의 ARM 프로세서 코아들(cores)은 SEQ 신호(명령어 캐쉬용 ISEQ 혹은 데이터 캐쉬용 DSEQ)라는 1비트의 억세스 타입 신호를 제공해 준다. 본래 이 신호는 외부 메모리 블럭 설계자에게 좀 더 많은 타이밍 마진(timing margin)을 주기위해 제공된 것이다. 따라서 이 신호(SEQ) 1 비트만 보면 현재의 억세스가 앞의 억세스와 시퀀셜인지 아닌지 알 수 있다. 또한 현재의 억세스가 순차적인 경우에는 바로 앞의 억세스와 동일한 캐쉬 라인에 있는지의 여부는 현재 억세스를 위한 어드레스 중 1 비트를 체크 하는 것만으로도 알 수 있다. 이에 대해서 구체적인 예를 들어 다음에 설명한다.

도 3은 본 발명에 따른 메인 메모리 어드레스의 포맷을 보여주는 것으로 도 3에서 보는 바와 같이, 메인 메모리 어드레스는 A0 내지 A1의 2-비트의 바이트 필드(byte field), A2 내지 A3의 2-비트의 워드 필드(word field), A4 내지 A9의 6-비트의 셋 필드(set field), 그리고 A10 내지 A31의 22-비트의 태그 필드(tag field)로 구성 된다.

A0 내지 A1의 바이트 필드는 워드 내의 바이트 위치를 나타내며, 또한 한 워드가 4개의 바이트로 구성됨을 알 수 있다. 유사하게, A2 내지 A3의 워드 필드는 캐쉬 라인 내의 워드 위치를 나타내며, 하나의 캐쉬 라인은 4개의 워드로 구성됨을 알 수 있다.

도 4는 도 3의 어드레스 포맷에 따라 시퀀셜 억세스를 하는 경우의 어드레스 변화를 보여 주고 있다. 시퀀셜 억세스의 경우, 하나의 라인 내에서 워드 필드 어드레스 A2 내지 A3이 00, 01, 10, 및 11과 같이 순서에 따라 변할 것이다. 따라서 시퀀셜한 억세스 시, 하나의 캐쉬 라인에서 다른 캐쉬 라인으로의 이동은 상위 비트인 A4 어드레스의 변화를 봄으로써 알 수 있다. 현재 억세스에서 A4 어드레스 값이 변하는 것은 캐쉬 라인의 이동이 있었다는 것을 의미하며, 만약 A4 어드레스 값이 변하지 않는다면, 현재의 억세스는 바로 앞의 엑세스와 동일한 라인에 있음을 의미한다.

결론적으로, 태그 스킵 제어기(114)는 프로세스(104)로부터의 억세스 타입 신호(SEQ)와 셋 필드 중 최하위 비트(도 3의 어드레스 포맷인 경우 A4)을 모니터링(monitoring)함으로써 현재 억세스하고자 하는 캐쉬 라인이 바로 앞의 억세스에서 억세스 됐던 캐쉬 라인과 동일한지 여부를 판단한다.

도 5는 도 3 의 어드레스 포맷을 갖고 있는 컴퓨터 시스템에 사용 적합한 태그 스킵 제어기(114)의 일 실시예를 보여주는 상세 블럭도이다. 도 5에 있어서, 태그 스킵 제어기(114)는 프로세서(104)에 연결된 스킵 플래그 발생기(skip flag generator)(122), 이 스킵 플래그 발생기(122)와 태그 램 회로(108a; L1 cache 108 내에 존재할 경우, 혹은 110a; L2 cache 110 내에 존재할 경우) 사이에 연결된 태그 램 억세스 제어 회로(tag RAM access control logic)(124), 프로세서(104)와 태그 램 회로(108a 혹은 110a)와 스킵 플래그 발생기(122) 사이에 연결된 히트 판별기(hit discriminator)(126), 그리고 히트 판별기(126)와 데이터 램 회로( 108b; L1 cache 108 내에 존재할 경우, 혹은 110b; L2 cache 110 내에 존재할 경우) 사이에 연결된 데이터 램 억세스 제어 회로(data RAM access control logic)(128)로 구성된다. 태그 스킵 제어기(114)에는 한 쌍의 상보(complement)의 프로세서 클럭 신호인 CLK 및 /CLK이 인가된다.

데이터 램(108b 혹은 110b)은 프로세스(104)가 원하는 정보를, 태그 램(108a 혹은 110a)은 데이터 램(108b 혹은 110b)을 억세스 하기 위한 태그 어드레스를 저장한다. 만약 프로세스(104)에 의해 제공되는 태그가 태그 램(108a)에 저장된 태그들 중에 하나와 일치하면 히트의 경우가 된다.

데이터 램(108b)은 통합형(unified) 혹은 분리형(split) 캐쉬일 수 있는데, 통합형 캐쉬는 명령과 데이터를 모두 저장할 수 있는 반면, 분리형 캐쉬는 두개의 서브(sub) 캐쉬들로 나누어져 명령과 데이터를 각각 따로 저장한다. 두 종류의 캐쉬는 성능의 효율성을 위해 다른 구조들을 가질 수도 있다.

스킵 플래그 발생기(122)는 프로세스(104)로부터 억세스 타입 신호(SEQ)와 1비트 어드레스 신호(A4)를 받아서, 스킵 플래그 신호(/SKP)를 생성한다. 스킵 플래그 발생기(122)는 현재 억세스 하려는 캐쉬 라인이 바로 앞 억세스에서 억세스 했던 캐쉬 라인과 동일한지 여부를 판별한다. 동일하다면 스킵 플래그 발생기(122)는 스킵 플래그 신호(/SKP)를 활성화 시키고, 동일하지 않으면 스킵 플래그 신호(/SKP)를 비활성화 시킨다. A4 어드레스 신호는 하나의 라인에 4-워드 데이터를 가진 캐쉬 라인 구조에서 사용되는 메인 메모리 어드레스의 셋 필드 중 최하위 비트이다. 캐쉬 라인 구조에 따라 A4 어드레스는 다른 어드레스로 대치될 수 있는데, 예를 들면 도 3의 어드레스 구조에서 하나의 라인이 8-워드로 구성된 경우 A5 어드레스 신호가 프로세서(104)로부터 스킵 플래그 발생기(122)로 제공될 수 있다.

태그 램 억세스 제어 로직(124)은 스킵 플래그 신호(/SKP)와 클럭 신호(CLK)를 입력으로 받는다. 스킵 플래그 신호(/SKP)가 비활성 상태(로직 "1" 혹은 하이 상태)일 때, 제어 로직(124)은 클럭 신호(CLK)를 태그 램(108a)으로 통과시켜, 클럭(CLK)에 동기되어 태그 램(108a)이 억세스 되게 한다. 만약 태그 일치(캐쉬 히트)가 일어나면, 태그 히트 신호들(Hit_T0 내지 Hit_Tn) 중에 하나가 활성화 된다. 만약 태그 불일치(태그 미스)가 일어나면 모든 태그 히트 신호들(Hit_T0 내지 Hit_Tn)은 비활성화 된다. 스킵 플래그 신호(/SKP)가 활성화 상태(로직 "0" 혹은 로우 상태)일 때, 제어 로직(124)은 태그 램(108a)으로의 클럭 신호(CLK)의 공급을 차단한다. 이와 같은 클럭의 차단을 통해 태그 램(108a)으로의 억세스를 스킵 할 수 있으며 그 결과 캐쉬 메모리에서의 전력 소모가 감소될 수 있다.

히트 판별기(126)는 프로세서(104)로부터 제공되는 동작 모드 신호(혹은 읽기/쓰기 신호)(/RW), 스킵 플래그 발생기(124)로부터의 스킵 플래그 신호(/SKP) 및, 태그 램(108a)으로부터의 태그 히트 신호들(Hit_T0 내지 Hit_Tn)을 입력으로 받아 들인다. 동작 모드 신호(/RW)는 읽기 사이클 동안에는 활성화(로직 "0" 상태)되고, 쓰기 사이클 동안에는 비활성화(로직 "1" 상태) 된다. 히트 판별기(126)는 태그 히트 신호들(Hit_T0 내지 Hit_Tn), 스킵 플래그 신호(/SKP) 및, 동작 모드 신호(/RW)에 응답해서 데이터 램(108b)으로의 억세스를 제어하기 위한 데이터 히트 신호들(Hit_D0 내지 Hit_Dn)을 생성한다. 특히, 스킵 플래그 신호(/SKP)가 활성화 일 때 데이터 히트 신호들(Hit_D0 내지 Hit_Dn)의 활성 및 비활성 여부는 바로 앞 억세스에서의 히트 및 미스 결과(Hit_D0 내지 Hit_Dn)에 의해 결정되며, 스킵 플래그 신호(/SKP)가 비활성화 일 때의 데이터 히트 신호들(Hit_D0 내지 Hit_Dn)의 신호 상태는 현재 억세스에서의 태그 비교 결과 신호인 Hit_T0 내지 Hit_Tn에 의해 결정된다. 데이터 히트 신호(Hit_D0 내지 Hit_Dn)의 활성화에 의해 데이터 램(108b)으로의 억세스가 진행된다.

한편, 본 발명의 캐쉬 시스템이 "로드-온-기입-미스(load-on-write-miss)" t스킴을 갖는다면, 히트 판별기(126)는 읽기 및 쓰기 정보를 나타내는 동작 모드 신호(/RW)에 무관하게 앞에서 기술한 기능들을 수행할 수도 있다. 히트 판별기(126)는 스킵 플래그 신호(/SKP)의 제어를 받아(스킵 플래그 신호는 시퀀셜 억세스 유무에 관한 정보를 가지고 있음), 스킵 플래그 신호(/SKP)가 활성 상태 일때 즉, 바로 앞의 억세스와 동일한 캐쉬 라인으로 억세스 할 시는 태그 램으로 억세스 없이 바로 앞 억세스 시의 히트 미스 결과 신호인 데이터 히트 신호(Hit_D0 내지 Hit_Dn)을 그대로 새로운 데이터 히트 신호(Hit_D0 내지 Hit_Dn)로 내보내고, 스킵 플래그 신호(/SKP)가 비활성화 상태 일 때 즉, 바로 앞의 억세스와 동일하지 않은 캐쉬 라인으로 억세스 할 시는 태그 램에 억세스 하여 그 결과인 새로운 태그 히트 신호(Hit_T0 내지 Hit_Tn)를 데이터 히트 신호(Hit_D0 내지 Hit_Dn)로 내보낼 수도 있다.

데이터 램 억세스 제어 로직(128)은 데이터 히트 신호(Hit_D0 내지 Hit_Dn)와 클럭 신호(/CLK)를 입력으로 받아 들인다. 데이터 히트 신호들(Hit_D0 내지 Hit_Dn) 중의 하나가 활성 상태(로직 "1" 상태)이면, 클럭 신호(/CLK)가 데이터 램(108b)으로 전송되며, 이 결과 데이터 램(108b)으로의 억세스가 이루어 지게 된다. 반면에, 데이터 히트 신호들(Hit_D0 내지 Hit_Dn)이 모두 비활성화(로직 "0" 상태)일 때 즉 캐쉬 미스 일 경우, 제어 로직(128)은 데이터 램(108b)으로의 억세스를 위한 클럭 신호(/CLK)의 공급을 차단하며, 따라서 데이터 램(108b)으로의 억세스가 차단된다.

도 6 은 도 5 의 태그 스킵 제어기(114)의 상세 회로도로써 스킵 플래그 발생기(122)는 D(data)-플립플롭(edge-triggered D flip-flop)(202), XOR 로직 게이트(exlcusive OR logic gate)(204), 및 OR 로직 게이트(206)를 포함한다. D-플립플롭(202)의 클럭 입력으로는 프로세서 클럭(CLK)이, 데이터 입력(D)으로는 프로세서의 A4 어드레스 비트가 입력되고, 출력(Q)은 XOR 로직 게이트(204)의 입력으로 연결되어 있다. A4 어드레스 비트는 XOR 로직 게이트(204)의 또 다른 입력으로 제공된다. OR 로직 게이트(206)는 프로세서(104)로부터 제공되는 억세스 타입신호(SEQ)의 반전된(invertered) 신호를 받는 입력단과 XOR 로직 게이트(204)의 출력에 연결된 또 다른 입력단을 포함한다. OR 로직 게이트(206)는 출력으로 스킵 플래그 신호(/SKP)를 제공한다.

태그 억세스 제어 로직(124)은 스킵 플래그 신호(/SKP)와 클럭 신호(CLK)를 입력으로 하는 AND 로직 게이트(208)을 포함한다.

이 실시예에서는, 설명상의 편의를 위해 4-웨이 셋 어소시어티브 캐쉬(4-way set associative cache) 구조를 설명한다. 태그 램(108a 혹은 110a)은 AND 로직 게이트(208)의 출력을 클럭 입력으로 받아들이는 4-웨이(Way0 내지 Way3) 혹은 4-뱅크(210 내지 216)로 구성 된다. 데이터 램(108b 혹은 110b) 또한 4-뱅크(258 내지 264)로 나누어 진다. 뱅크 210 내지 216과 258 내지 264는 클럭 입력 신호의 상승 에지(rising edge)에서 억세스 된다.

비록 도 6에는 도시되어 있지 않지만, 태그 뱅크(210 내지 216) 각각은 프로세서(104)에 의해서 생성되는 메모리 어드레스의 태그 비트들을 전달하기 위한 22-비트 폭의 버스에 연결되어 있으며, 22-비트의 폭을 갖는다. 유사하게, 데이터 뱅크 각각은 명령이나 데이터를 전달하기 위한 32-비트 폭의 버스에 연결되어 있으며, 32x4(워드의 수)-비트의 폭을 갖는다. 게다가, 태그 뱅크(210 내지 216) 각각은 개별 뱅크에 이미 저장되어 있는 태그와 새로이 억세스 하는 어드레스의 태그 비트를 비교하는 비교기(도시되지 않음)를 구비한다. 모든 뱅크(210 내지 216)에 대한 태그의 비교는 동시에 수행되며, 뱅크 중에 하나라도 태그 일치가 일어나면 이 경우 캐쉬 히트가 발생한다.

시퀀셜 억세스에 있어서, 억세스 타입 신호(SEQ)는 프로세서(104)에 의해 로직 "1" 혹은 하이 상태가 되며, 비순차(non-sequential) 혹은 랜덤(random) 억세스 모드에서는 로직 "0" 혹은 로우 상태가 된다.

D-플립플롭(202)은 바로 앞 억세스 시의 어드레스 신호(A4) 값을 저장하고, XOR 로직 게이트(204)는 현재 억세스에서 프로세서(104)로부터의 A4 어드레스 값이 D-플립플롭에 저장된 A4 어드레스 값과 동일한지 여부를 판단한다. 만약 현재 억세스와 바로 앞 억세스 시의 A4 값이 서로 다르면, XOR 로직 게이트(204)는 로직 "1" 상태의 출력을 생성하는데, 이는 현재 억세스 하고자 하는 캐쉬 라인이 바로 앞 억세스 시의 캐쉬 라인과 다름을 의미한다. 반면에 두 A4 어드레스 값이 같으면, XOR 로직 게이트(204)는 로직 "0" 상태의 출력을 생성하는데, 이는 현재의 억세스 하고자 하는 캐쉬 라인이 바로 앞 억세스 시의 캐쉬 라인과 동일할 가능성이 있다는 것(시퀀셜 타입 억세스 인 경우에만 동일한 캐쉬 라인이 됨)을 의미한다.

OR 로직 게이트(206)은 시퀀셜 억세스 유무 정보를 가진 억세스 타입 신호(SEQ)를 근거로 하여 최종적으로 현재 억세스 하고자 하는 캐쉬 라인이 바로 앞 억세스 시의 캐쉬 라인과 동일한가 여부를 판단한다. 만약 동일하면, OR 로직 게이트(206)는 로직 "0" 상태의, 그렇지 않으면 로직 "1" 상태의 스킵 플래그 신호(/SKP)를 생성한다.

스킵 플래그 신호(/SKP)가 로직 "1" 상태이면, 태그 램 엑세스 제어 로직(124)의 AND 로직 게이트(208)는 태그 뱅크들(210 내지 216)로의 억세스를 위한 클럭 신호(CLK)가 태그 뱅크들로 전달되게 한다. 반대로, 스킵 플래그신호(/SKP)가 로직 "0" 상태이면, AND 로직 게이트(208)는 태그 뱅크들(210 내지 216)로 클럭 신호(CLK)를 제공하는 것을 차단한다.

프로세스(104)에 의해 생성되는 22-비트의 태그 어드레스(A10 내지 A31)는 모든 태그 뱅크(210 내지 216)에 제공되어, 모든 뱅크(210 내지 216)에 기저장된 태그와 비교된다. 모든 뱅크(210 내지 216)의 태그 비교는 동시에 수행된다. 만약 하나의 일치 태그(즉, 캐쉬 히트)가 있으면, 태그 히트 신호(Hit_T0 내지 Hit_Tn)신호 중의 하나가 활성화(로직 "1" 상태) 된다.

히트 판별기(126)는 D-플립플롭(218 및 222), OR 로직 게이트(220 및 226), 4개의 D-플립플롭(230, 232, 234, 및 236)으로 구현된 4-비트 레지스터(228), AND 로직 게이트(224, 238, 240, 242, 244, 및 246), 그리고 2x1 멀티플렉스(248)를 포함한다.

D-플립프롭(218)은 클럭 신호(CLK)에 동기되며, 프로세스(104)로부터 제공되는 동작 모드 신호(/RW)를 입력 받기 위한 입력단(D)과 AND 로직 게이트(224)의 한 입력에 연결되어 있는 출력단(Q)을 가지고 있다. OR 로직 게이트(220)는 데이터 히트 신호(Hit_D0 내지 HitD3)를 입력받기 위한 4개의 입력단을 포함한다. D-플립플롭(222) 또한 클럭 신호(CLK)에 동기되며, OR 로직 게이트(220)의 출력에 연결된 입력단(D)과 AND 로직 게이트(224)의 또 다른 하나의 입력에 연결되어 있는 출력단(Q)을 가지고 있다. OR 로직 게이트(226)는 D-플립플롭(218) 출력(Q)의 반전 신호를 받아 들이기 위한 하나의 입력단과 AND 로직 게이트(224)의 출력에 연결된 또 다른 입력단을 가지고 있다.

D-플립플롭들(230 내지 236)은 클력 신호(CLK)와 동기화 되며, 입력들(D)은 데이터 히트 신호들(Hit_D0 내지 Hit_D3)을 각각 받아 들인다.

AND 로직 게이트(238)는 스킵 플래그 신호(/SKP)의 반전 신호를 입력 받기위한 하나의 입력과 OR 로직 게이트(226)의 출력에 연결된 또 다른 입력을 가지고 있다. AND 로직 게이트(238)의 출력은 AND 로직 게이트들(240 내지 246)의 제 1 입력으로 공통적으로 제공된다. 플립플롭들(230 내지 236)의 출력들(Q)은 AND 로직 게이트들(240 내지 246)의 제 2 입력으로 각각 연결된다.

멀티플렉서(248)는 태그 램(108a)으로부터의 태그 히트 신호들(Hit_T0 내지 Hit_T3)를 입력 받기 위한 제 1 입력, AND 로직 게이트들(240 내지 246)로부터의 히트 예측 신호들(HP0, HP1, HP2, 및 HP3)을 입력 받기 위한 제 2 입력 및, 데이터 히트 신호들(Hit_D0 내지 hit_D3)을 제공하기 위한 출력을 가지고 있다.

D-플립플롭(218)는 바로 앞 억세스에서의 읽기/쓰기 정보를 저장하는데, 바로 앞 억세스에서 읽기 동작이 수행되었을 때, 현재 억세스시 D-플립플롭(218)의 출력은 로직 "0" 상태를 출력하며, 반대로 바로 앞 억세스에서 쓰기 동작이 수행 되었을 때는, 현재 억세스시 D-플립플롭(218)의 출력은 로직 "1" 상태를 출력한다.

OR 로직 게이트(220)는 바로 앞 억세스에서 캐쉬 히트가 일어 났을 때 로직 "1" 상태의 출력을, 바로 앞 억세스에서 캐쉬 미스가 일어 났을 때는 로직 "0" 상태의 출력을 제공한다. D-플립플롭(222)은 OR 로직 게이트(220)로부터의 캐쉬 히트/미스 정보를 저장한다. 만약 바로 앞 억세스에서 캐쉬 히트가 일어 났으면 현재 억세스에서 D-플립플롭(222)의 출력은 로직 "1" 상태를 되고, 반대로 바로 앞억세스에서 캐쉬 미스가 일어 났을 때는, 현재 억세스에서 D-플립플롭(222)의 출력은 로직 "0" 상태로 된다.

AND 로직 게이트(224)는 바로 앞 억세스에서 쓰기 동작이 수행되었고 캐쉬 히트가 발생 했을 때만 로직 "1" 상태의 출력을 제공하며, 그 외의 경우는 로직 "0" 상태의 출력을 제공한다.

OR 로직 게이트(226)는 바로 앞 억세스에서 읽기 동작이 수행 되었을 때 혹은 바로 앞 억세스에서 쓰기 동작이 수행되었고 캐쉬 히트가 일어 났을때, 로직 "1" 상태의 출력을 생성한다. 즉 OR 로직 게이트(226)는 바로 앞 억세스가 도 2의 PS5 상태에서 종료되었을 때 로직 "1" 의 신호를 출력한다. 다른 경우는 OR 로직 게이트(226)가 로직 "0" 상태의 출력을 생성한다.

레지스터(228)는 멀티플랙스(248)로부터 제공되는 바로 앞 억세스의 데이터 히트 신호들(Hit_D0 내지 Hit_D3)을 저장하며 저장된 신호들은 현재 억세스에서 사용된다. 바꾸어 말하면, 레지스터(228)은 바로 앞 억세스에서 Way0 내지 Way3 중에 어느 것이 히트 되었는 지의 정보를 저장한다.

AND 로직 게이트(238)는 OR 로직 게이트들(206 및 226)의 출력이 각각 "0" 과 "1"일 때 로직 "1" 상태의 출력을 생성한다. 이는 현재 억세스가 도 2의 CS1 상태에 해당하며, 바로 앞 억세스에서 억세스 되었던 캐쉬 라인과 동일한 캐쉬 라인으로 억세스 됨을 의미하는데, 즉 현재 억세스 하고자 하는 캐쉬 라인이 이미 캐쉬 메모리에 저장 되어 있음을 의미한다.

AND 로직 게이트(228)는 바로 앞 억세스에서 쓰기 동작이 수행되고 캐쉬 미스가 일어 났을 때(동일 라인 유무와는 상관 없으며, 동일 라인일 경우는 도 2의 CS2 상태가 됨) 혹은 바로 앞 읽기/쓰기 억세스에서 억세스 되었던 라인과 다른 라인으로 현재 억세스 할 때(도 2 의 CS3 상태), 로직 "0" 신호를 출력한다.

AND 로직 게이트들(240 내지 246)은 D-플립플롭들(230 내지 236)의 출력(Q)과 AND 로직 게이트(238)의 출력을 각각 조합하여, 히트 예측 신호들(HP0 내지 HP3)을 생성한다.

멀티플렉서(248)는 스킵 플래그 발생기(122)로부터 제공되는 스킵 플래그 신호(/SKP)에 의해 제어 된다. 스킵 플래그 신호(/SKP)가 로직 "1" 상태 일 때, 멀티플렉스(248)는 태그 램(108a)으로부터 제공되는 태그 히트 신호들(Hit_T0 내지 Hit_T3)을 데이터 히트 신호들(Hit_D0 내지 Hit_D3)로 선택한다. 스킵 플래그 신호(/SKP)가 로직 "0" 상태일 때, 멀티플렉스(248)는 AND 로직 게이트들(240 내지 246)으로부터 제공되는 히트 예측 신호들(HP0 내지 HP3)을 데이터 히트 신호들(Hit_D0 내지 Hit_D3)로서 선택한다.

데이터 램 억세스 제어 로직(128)은 AND 로직 게이트들(250, 252, 254, 및 256)을 포함한다. AND 로직 게이트들(250 내지 256)의 제 1 입력으로는 클럭 신호(/CLK)가 공통으로 입력되며, 제 2 입력으로는 데이터 히트 신호들(Hit_D0 내지 Hit_D3)이 제공된다. 데이터 히트 신호들(Hit_D0 내지 Hit_D3) 중의 하나가 활성 상태(로직 "1" 상태)에 있을 때, 즉 캐쉬 히트가 일어나면, AND 로직 게이트들(250 내지 256) 중의 하나는 데이터 뱅크들(258 내지 264) 중에 해당하는 뱅크가 억세스 될 수 있도록 클럭 신호(/CLK)를 전달한다. 데이터 히트신호들(Hit_D0 내지 Hit_D3) 모두가 비활성(로직 "0" 상태)일 때는, 즉 캐쉬 미스가 일어나면, AND 로직 게이트들(250 내지 256)은 데이터 뱅크들(258 내지 264)로의 클럭 신호(/CLK) 전달을 차단하며, 그 결과 모든 뱅크로의 억세스가 차단된다. 여기서 클럭 신호(/CLK)는 CLK 클럭 신호와 위상이 반대인데 이는 두신호가 서로 상보적으로 클럭킹(Clocking) 동작을 수행함을 의미한다.

이미 앞에서 언급한 바와 같이, 본 발명의 캐쉬 시스템이 로드-온-기입-미스 기능을 갖고 이 기능에 의해 캐쉬 억세스가 항상 히트 상태로 되는 경우에는 히트 판별기(126)는 읽기 및 쓰기 정보를 나타내는 동작 모드 신호(/RW)의 제어를 받지 않고도 구현될 수도 있다. 이 경우는, 도 6의 히트 판별기(126)에서 읽기/쓰기 정보와 관련된 제어 로직인 OR 로직 게이트(220 및 226), AND 로직 게이트(224), 및 D-플립플롭(218 및 222)를 생략하고 AND 로직 게이트(238)을 스킵 플래그 신호(/SKP)만을 입력으로하는 인버터로 대치 함으로써 쉽게 구현 가능하다. 또 이 경우 히트 판별기(126)는 스킵 플래그 신호(/SKP)의 제어를 받아(스킵 플래그 신호는 시퀀셜한 억세스 유무에 관한 정보를 가지고 있음), 스킵 플래그 신호(/SKP)가 활성 상태 일 때 즉, 바로 앞의 억세스와 동일한 캐쉬 라인으로 억세스 할 시는 태그 램으로 억세스 없이 바로 앞 억세스시의 히트 미스 결과 신호로 레지스터(228)에 저장되어 있는 데이터 히트 신호(Hit_D0 내지 Hit_Dn)을 그대로 새로운 데이터 히트 신호(Hit_D0 내지 Hit_Dn)로 내보내고, 스킵 플래 그 신호(/SKP)가 비활성화 상태 일 때는 즉, 바로 앞의 억세스와 동일하지 않은 캐쉬 라인으로 억세스 할 때는 레지스터(228)의 데이터가 억세스 되는 것을 블락킹(blocking) 시키고, 그 대신태그 램에 억세스 하여 그 결과인 새로운 태그 히트 신호(Hit_T0 내지 Hit_Tn)를 데이터 히트 신호(Hit_D0 내지 Hit_Dn)로 내보낸다.

이상의 설명에서 본 발명은 몇몇 실시예들을 참조하여 설명 되었는데, 이러한 실시예는 발명의 이해를 돕기 위한 것이며, 본 발명의 범위가 실시예로 한정되는 것은 아니다. 실시예에 대한 다양한 변경, 수정, 추가, 및 개선이 가능하다. 예를 들면, 비록 도 6에서 4-웨이 셋 어소시에이티브 방식의 캐쉬 메모리로 설명 되었지만, 다른 방식의 캐쉬 메모리에도 적용 가능 하다. 그리고 본 발명의 사상은 어떤 적절한 캐쉬 전략을 통해 다양한 시스템에서 구현될 수 있는데, 특히, 비록 본 발명의 실시예들은 컴퓨터 시스템과 관련하여 설명 되었지만, 본 발명의 원리는 TBL(translation lookaside buffer), 라우터(router), 및 스위치(switch)와 같은 비교를 위한 메모리 블럭들(즉 캐쉬의 태그)을 사용하는 다른 시스템 분야에 널리 적용될 수 있다.

이상과 같은 본 발명에 따르면, 시퀀셜 캐쉬 억세스 동안에, 바로 앞의 억세스와 현재의 억세스가 동일한 캐쉬 라인에 있는지 여부를 빠르고 쉽게 검출하여 태그로의 불필요한 억세스를 방지함으로써 태그 억세스로 인한 전력 소모를 줄일 수 있으며, 결국 대용량 및 저전력을 요구하는 캐쉬 응용 분야에 효율적으로 이용될 수 있다.

Claims

디지털 데이터 프로세서;

상기 프로세스로부터 제공되며 셋 필드 및 태그 필드를 포함하는 메인 메모리 어드레스에 응답해서, 상기 프로세서에 의해 처리될 명령과 데이터를 저장하기 위한 메인 메모리;

상기 메인 메모리에 저장된 상기 명령 및/혹은 데이터 중에 빈번히 억세스 되는 부분을 저장하는 데이터 램, 그리고 상기 데이터 램으로의 억세스를 위한 태그들을 저장하고 저장된 상기 태그들과 상기 메인 메모리의 상기 태그 필드를 비교하여 캐쉬 히트/미스 신호를 생성하는 태그 램을 포함하는 캐쉬 메모리; 그리고

상기 태그 램으로의 제 1 억세스와 관련된 억세스 타입 및 캐쉬 히트/미스에 대한 상태 정보를 저장하고, 상기 상태 정보와 제 2 억세스를 위한 메인 메모리 어드레스의 일부를 근거로하여 상기 제 1 억세스 바로 뒤에 오는 상기 태그 램으로의 상기 제 2 억세스를 제어하는 제어기로 구성된 디지털 데이터 처리 시스템.
제 1 항에 있어서,

상기 제어기는 상기 상태 정보와 상기 제 2 억세스를 위한 상기 메인 메모리 어드레스의 일부를 근거로하여 상기 제 2 억세스가 상기 제 1 억세스에서 억세스 되었던 캐쉬 라인에 동일하게 적용될 수 있는지의 여부를 판단하는 디지털 데이터 처리 시스템.
제 2 항에 있어서,

상기 제어기는 상기 제 2 억세스에서 억세스 하고자 하는 캐쉬 라인이 상기 제 1 억세스에서 억세스 되었던 캐쉬 라인과 동일할 경우, 상기 태그 램으로의 억세스가 스킵 될 수 있는 디지털 데이터 처리 시스템.
제 1 항에 있어서,

상기 제어기는 상기 메인 메모리 어드레스의 일부를 이용하여 상기 제 1 및 2 억세스가 순차적인 방식으로 진행되는지의 여부를 판단하는 디지털 데이터 처리 시스템.
제 4 항에 있어서,

상기 메인 메모리 어드레스의 일부는 상기 셋 필드의 최하위 비트를 포함하는 디지털 데이터 처리 시스템.
디지털 데이터 처리 시스템에서, 프로세서와 메인 메모리 사이에 연결되는 집적 회로 캐쉬 메모리 장치에 있어서:

상기 프로세서로부터 제공되는 메인 메모리 어드레스의 일부에 응답해서, 상기 프로세서에 의해 처리될 명령과 데이터를 일시적으로 저장하는 데이터 램 회로;

상기 데이터 램으로의 억세스를 위한 태그들을 저장하고 상기 저장된 태그들을 상기 메인 메모리 어드레스의 태그 필드와 비교함으로써 복수의 태그 히트 신호들을 생성하는 태그 램 회로;

상기 프로세스로부터 제공되는 억세스 타입 신호 및 상기 메인 메모리 어드레스의 셋 필드 어드레스 신호에 응답해서 스킵 플래그 신호를 생성하기 위한 스킵 플래그 발생기;

상기 플래그 신호에 응답해서 상기 태그 램 회로로의 억세스를 제어하기 위한 제 1 램 억세스 제어 로직;

상기 프로세스로부터의 동작 모드 신호, 상기 스킵 플래그 신호 및, 상기 태그 히트 신호들에 응답해서 복수의 데이터 히트 신호들을 생성하기 위한 히트 판별기; 그리고

상기 데이터 히트 신호들에 응답해서 상기 데이터 램 회로로의 억세스를 제어하기 위한 제 2 램 억세스 제어 로직으로 구성되는 집적회로 캐쉬 메모리 장치.
제 6 항에 있어서,

상기 스킵 플래그 발생기는 상기 프로세스로부터 제공되는 상기 억세스 타입 신호 및 상기 메인 메모리 어드레스의 상기 셋 필드 어드레스 신호를 체크 하여 상기 태그 램 회로로의 현재 억세스가 상기 태그 램 회로로의 바로 앞 억세스 시 억세스 되었던 캐쉬 라인에 동일하게 적용될 수 있는지 여부를 판단하기 위한, 그리고 현재와 바로 앞 억세스에서 동일한 캐쉬 라인을 억세스 할 경우 스킵 플래그 신호를 활성화 시키기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 캐쉬 메모리 장치.
제 7 항에 있어서,

상기 제 1 램 억세스 제어 로직은 상기 스킵 플래그 신호가 활성화 될 때, 상기 태그 램 회로로의 상기 현재 억세스가 스킵 될 수 있도록 상기 태그 램 회로로의 클럭 신호 공급을 차단하는 집적 회로 캐쉬 메모리 장치.
제 7 항에 있어서,

상기 제 2 램 억세스 제어 로직은 상기 데이터 히트 신호들에 응답해서 상기 데이터 램 회로 억세스를 위한 클럭 신호를 상기 데이터 램 회로로 전달되게 하는 캐쉬 집적 메모리 장치.
디지털 데이터 프로세서, 메인 메모리 및, 태그 램 회로를 포함하는 캐쉬 메모리로 구성된 디지털 데이터 처리 시스템에 있어서:

상기 태그 램 회로로의 현재 억세스가 바로 앞 억세스에서 억세스 된 캐쉬 라인과 동일한지의 여부를 판단하는 제 1 단계; 그리고

상기 현재 억세스가 상기 바로 앞 억세스에서 억세스 되었던 캐쉬 라인에 동일하게 적용될 때, 상기 태그 램 회로로의 상기 현재 억세스가 스킵 될 수 있게 하는 제 2 단계로 구성된 캐쉬 메모리의 동작 방법.
제 10 항에 있어서,

상기 제 1 단계는 상기 캐쉬 메모리로의 현재 억세스를 위해, 바로 앞 억세스로부터 상기 현재 억세스가 시퀀셜 억세스 임을 나타내는 시퀀셜 억세스 신호와 제 1 메인 메모리 어드레스를 생성하는 단계;

상기 시퀀셜 억세스 신호의 활성화를 감지하고 상기 현재 억세스 어드레스 중의 한 비트가 상기 바로 앞 억세스 시의 해당 비트 어드레스와 동일한 지를 판단하는 단계; 그리고

상기 시퀀셜 억세스 신호가 활성화 되고 상기 현재 억세스 어드레스 중의 한 비트가 상기 바로 앞 억세스 시의 해당 비트와 동일할 시에 스킵 플래그 신호를 생성하는 단계를 포함하는 캐쉬 메모리의 동작 방법.
제 11 항에 있어서,

상기 제 2 단계는 클럭 신호를 제공하는 단계; 그리고

상기 스킵 플래그 신호가 활성화 될 때 상기 태그 램 회로의 동작을 제어하는 상기 클럭 신호의 공급을 차단함으로써 상기 태그 램 회로가 동작을 하지 않게 하는 단계를 포함하는 캐쉬 메모리의 동작 방법.