JP2002007210A - デジタルデータ処理システム、それに使用される集積回路キャッシュメモリ装置およびキャッシュメモリの動作方法 - Google Patents

デジタルデータ処理システム、それに使用される集積回路キャッシュメモリ装置およびキャッシュメモリの動作方法

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JP2002007210A
JP2002007210A JP2001079072A JP2001079072A JP2002007210A JP 2002007210 A JP2002007210 A JP 2002007210A JP 2001079072 A JP2001079072 A JP 2001079072A JP 2001079072 A JP2001079072 A JP 2001079072A JP 2002007210 A JP2002007210 A JP 2002007210A
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Kun Sai
薫 崔
Meikin Nin
明 均 任
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 デジタルデータ処理システムで使用されるキ
ャッシュメモリの性能向上と電力消耗を低減すること。 【解決手段】 制御器１１４は、タグRAM回路１０８ａ
への一番最近のアクセスに関したアクセス形態、動作モ
ード、そして、キャッシュヒット/ミスに対する状態情
報を貯蔵し、すぐ前のアクセス関連状態情報と現在のア
クセスのためのメインメモリアドレスのセットフィール
ドのうち一部を根拠にして現在のアクセスがすぐ前にア
クセスされたキャッシュラインと同一であるのかを判断
し、現在のアクセスがすぐ前にアクセスされたキャッシ
ュラインと同一である場合、タグRAM回路１０８ａへの
アクセスをスキップできるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタルデータ処理
システム、詳細にはデジタルコンピュータシステムに関
し、さらにはそのシステムで使用される集積回路キャッ
シュメモリ（cache memory）装置およびキャッシュメモ
リの動作方法に関する。
【０００２】
【従来の技術】一般的に、コンピュータシステムは、中
央処理装置（central processing unit:CPU）、システ
ムバス(system bus)、メモリサブシステム(memory subs
ystem)、そして、周辺回路(peripherals)で構成され
る。中央処理装置はメモリサブシステムに貯蔵された命
令を実行し、バスは中央処理装置とコンピュータシステ
ムの他の装置の間で情報伝達通路（communication path
way）の役割をする。メモリサブシステムは、一般的に
ダイナミックランダムアクセスメモリ（Dynamic Random
Access Memory：DRAM）のように速度は遅いが安価なメ
インメモリ(main memory)と、スタティックランダムア
クセスメモリ（Static Random Access Memory：SRAM）
のように速度は速いが高価なキャッシュメモリを含む。
【０００３】コンピュータシステムで、キャッシュのよ
うなサブシステムはDRAMとSRAMの間の速度と値段の不一
致に起因する。これによって、メモリ構造は階層的構造
を有し、小容量の高速なSRAMを使用するキャッシュメモ
リが大容量の安価なDRAMを使用するメインメモリと中央
処理装置の間に設置される。
【０００４】キャッシュメモリは、中央処理装置で次に
使用される可能性が高い命令とデータを有する。高速の
キャッシュメモリで、一番よくアクセスされる命令とデ
ータを有することによって、平均的なメモリアクセス時
間はキャッシュアクセス時間に近づく。従って、キャッ
シュの使用はコンピュータシステムの性能を改善させ
る。
【０００５】実行中のプログラム（active program）の
命令とデータは、参照の局所性（locality of referenc
e）という現象を利用してキャッシュに貯蔵される。参
照の局所性現象は、大部分のコンピュータプログラム命
令処理は多重ループ（multiple loops）及びメモリの特
定局部地域 (particular localized area)にある命令セ
ット（instruction set）を反復的に参照する中央処理
装置を通じて順次的な方式（sequential fashion）で実
施されることを意味する。従って、ループとサブルーチ
ンは命令フェッチ（instruction fetch）のためのメモ
リの参照領域を局部化させる。テーブルルックアップル
ーチン（table lookup routines)又は他の反復的なルー
チンが反復的にメモりの小さな一定の部分を参照するの
で、データ関連メモリの参照領域も局部化される。
【０００６】コンピュータシステムにおいて、中央処理
装置はメモリアクセス命令の場合、メインメモリアクセ
スの前にキャッシュを調査する。もし、要求するワード
（データ又はプログラム命令）がキャッシュで発見され
ると、中央処理装置は要求するワードをキャッシュから
読み出す。もし、要求するワードがキャッシュで発見さ
れないと、要求するワードを読み出すためにメインメモ
リをアクセスし、そのワードを含むブロックのワードが
適切な代替アルゴリズム（replacememt algorithm）を
通じてメインメモリからキャッシュに伝送される。も
し、キャッシュが中央処理装置によって願われるワード
を有するとヒット（hit）、有しないとミス(miss)と呼
ばれる。
【０００７】キャッシュメモリの一つのラインは、一般
的にアドレスとそのアドレスに該当する一つ又はそれ以
上のデータワードで構成される。一つのラインはメイン
メモリとキャッシュメモリの間を移動する最小の情報単
位である。
【０００８】メインメモリの或る位置で読み出されたデ
ータはキャッシュの一つのラインに貯蔵される。キャッ
シュに貯蔵されるデータの位置はメインメモリアドレス
の一部を利用して定める。又、メインメモリブロックよ
りキャッシュラインの数が少ないので、メインメモリの
或るブロックがキャッシュラインに読み出されるのかを
決定するアルゴリズムが必要である。
【０００９】メインメモリのブロックをキャッシュメモ
リにマッピング（mapping）する様々な種類の技術が知
られている。典型的なマッピングの形態は、Direct Map
ping、 Fully Associative Mapping、 Set Associative
Mappingである。
【００１０】Direct Mapping技術は、メインメモリの各
ブロックをただ一つの可能なキャッシュラインにマッピ
ングさせる。この技術は、実現しやすく、値段も安い
が、或る与えられたブロックに対する位置が固定される
ことが短所である。従って、もし、相違する二つのブロ
ックを一つのラインにマッピングさせ、反復的に参照す
るプログラムを実行させると、二つのブロックは、キャ
ッシュ内で交換し続けるので、ヒット比（hit ratio）
は低まる。
【００１１】Fully Associative Mappingは、メインメ
モリの各ブロックをどんなラインにもローディング（lo
ading）できることによって、Direct Mappingの短所を
克服する。この技術によると、新たなブロックがキャッ
シュから読み出される時、キャッシュ内のどんなブロッ
クが交換されるのかに対して、柔軟性がある。この技術
は全てのキャッシュラインのタグを並列に調査するため
の複雑な回路が必要であることが短所である。
【００１２】Set Associative Mapping（普通は、“N-w
ay set associative mapping”と呼ばれる）は、前述の
二つの技術の長所を併せ持つものである。この技術で、
キャッシュは複数のセット（set）に分かれ、各々のセ
ットは幾つかのラインで構成される。この技術はメイン
メモリの一つのブロックをセットラインのうち或るライ
ンにマッピングさせ、同一のセットアドレスで、二つ又
はそれ以上のデータワードをキャッシュ内に貯蔵させ得
る。この方法において、キャッシュ制御ロジック（cach
e control logic）はメインメモリアドレスを単純に三
つのフィールド、即ち、セット（set）、タグ(tag)、ワ
ード(word)に解釈する。メインメモリアドレスのうちタ
グとして利用されるビットの数が多く、かつ、メインメ
モリのタグがキャッシュ内の全てのラインのタグと比較
されるべきFully Associative Mappingとは違って、Set
Associative Mappingでは、メインメモリアドレスのう
ちタグとして利用されるビットの数が少ないし、メイン
メモリのタグがただ一つのセット内にあるタグと比較さ
れるだけで十分である。
【００１３】
【発明が解決しようとする課題】キャッシュメモリの性
能は、普通はヒット比として表示される。中央処理装置
がキャッシュメモリを参照して、要求する命令又はデー
タワードがキャッシュ内にあることを発見すると、中央
処理装置はヒット信号を発生させる。もし、要求するワ
ードがキャッシュ内で発見されないと、中央処理装置は
ミス信号を発生させ、キャッシュアクセスのミス回数が
増加する。ヒット回数を中央処理装置の全体のメモリ参
照回数（即ち、ヒット回数にミス回数を足す値）で分け
る値の百分比がヒット比である。
【００１４】ヒット比を極大化するために、多くのコン
ピュータシステム構造はキャッシュ使用に関したシステ
ム的に制御を可能であるようにする。例えば、命令だけ
を、又は、データだけを、又は、命令とデータの両方を
貯蔵するためにキャッシュが使用される。キャッシュメ
モリの概念及び動作に対する詳細な説明は“AdvancedMi
croprocessors”(Daniel Tabak著、 McGraw-Hill Book
社、1995年 第2板) のChap. pp.43-65、“Computer Org
anization And Architecture”(William Stalling 著、
Prentice-Hall社、1996年 第5板) のChap. pp.117-15
1、“High Performance Memories”(Betty Prince著、
John Wiley & Sons社、1996年 ) のChap.pp.65-94に説
明されている。
【００１５】キャッシュヒット又はミスを分かるため
に、即ち、要求するワードがキャッシュにあるのかを判
別するために、キャッシュ内に貯蔵されたタグにアクセ
スすることが必須である。高性能システムの実現のため
にキャッシュサイズを増加させる現在の趨勢によって
（一般的に、キャッシュのサイズの増加に従ってキャッ
シュのヒット比も増加する）、メモリ参照サイクル（me
mory reference cycle）での反復的なタグアクセス回数
も増加し、これによって、キャッシュで一層多い電力を
消耗し、又、キャッシュメモリを低電圧システムで適用
させにくい結果を招来する。
【００１６】本発明の目的は、デジタルデータ処理シス
テムで使用されるキャッシュメモリの性能向上と電力消
耗を低減することである。
【００１７】
【課題を解決するための手段】本発明においては、現在
のアクセスが一番最近アクセスされてヒットしたキャッ
シュラインと同一のキャッシュラインにある命令及び
（又は）データに対してアクセスする場合は、いつもキ
ャッシュヒットが発生し、たとえ同一のキャッシュライ
ンに対するアクセスであっても、以前のアクセスでミス
が発生した場合は、ミスを埋めるための“キャッシュラ
インフィル（cache line fill：メインメモリからキャ
ッシュラインが完全に充填され、キャッシュメモリにミ
スされた命令又はデータが貯蔵される）”の有無によっ
て、現在のアクセスのヒット又はミスが決定されるとい
う点に主眼を置く。
【００１８】本発明の特徴によると、デジタルデータ処
理器、タグRAM、（tag RAM）、データRAM(data RAM)を
含むキャッシュメモリ及びこのキャッシュメモリへのア
クセスを制御する制御器で構成されるデジタルデータ処
理システムが提供される。制御器はタグRAMへの一番最
近のアクセスに関したアクセス形態（access type）、
動作モード（operation mode）、そして、キャッシュヒ
ット/ミス（hit/miss）に関する状態情報（state infor
mation）を貯蔵し、すぐ前のアクセス関連状態情報と現
在アクセスしようとするメインメモリアドレスのセット
フィールドのうち一部を根拠にしてタグRAMへの現在の
アクセスを制御する。特に、制御器はすぐ前のアクセス
関連状態情報と現在のアクセスのためのメインメモリア
ドレスのセットフィールドのうち一部を根拠にして現在
のアクセスがすぐ前にアクセスしたキャッシュラインと
同一であるのかを判断して、現在のアクセスがすぐ前に
アクセスしたキャッシュラインと同一の場合、タグRAM
へのアクセスをスキップ（skip）できるようにする。キ
ャッシュメモリは、普通、レベル1(Level-one:L1)、レ
ベル２(Level-two:L２)に分かれる。これは、他のプロ
セッサと共に一つのチップ（chip）に集積化されるか、
又は、独立的な一つのチップ（standalone chip）に集
積されるかによるものである。又、制御器もL1キャッシ
ュと共に一つのチップに実現することもできるし、独立
的な一つのチップに実現することもできる。
【００１９】本発明の他の特徴によると、制御器はすぐ
前と現在のアクセスが順次的な方式（sequential fashi
on）に行われるのかを判断するために、現在のアクセス
のためのメインメモリアドレスのセットフィールドのう
ち一部を利用する。セットフィールドのうち一部として
使用されるのは、セットフィールドアドレスの最下位ビ
ット（least significant bit:LSB）である。
【００２０】本発明の他の特徴によると、データRAM回
路、タグRAM回路、スキップフラグ発生器（skip flag g
enerator）、第１RAMアクセス制御ロジック、ヒット判
別器（hit discriminator）、第２RAMアクセス制御ロジ
ックで構成されたキャッシュ集積メモリ装置がデジタル
データ処理システムでプロセッサとメインメモリの間に
設けられる。
【００２１】データRAM回路は、プロセッサから供給さ
れるメインメモリアドレスの一部ビットに応じてプロセ
ッサで処理される命令とデータを一時的に貯蔵する。タ
グRAM回路はデータRAM回路へのアクセスのためのタグを
貯蔵し、貯蔵されたタグとメインメモリアドレスのタグ
フィールドを比較することによって、複数のタグヒット
信号を発生させる。スキップフラグ発生器はプロセッサ
から供給されるアクセスタイプ信号とアドレス信号に応
じてスキップフラグ信号を発生させる。第１RAMアクセ
ス制御ロジックはスキップフラグ信号に応じてタグRAM
回路に対するアクセスを制御する。ヒット判別器はプロ
セッサから供給される動作モード信号、スキップフラグ
信号及びタグヒット信号に応じて複数のデータヒット信
号を発生させる。第２RAMアクセス制御ロジックはデー
タヒット信号に応じてデータRAM回路に対するアクセス
を制御する。スキップフラグ発生器はプロセッサから供
給されるアクセスタイプ信号とアドレス信号をチェック
することによって、現在のタグRAMアクセスがすぐ前の
タグRAMアクセスでアクセスされたキャッシュラインと
同一であるのかを判断する回路を含み、現在のアクセス
がすぐ前のアクセスでアクセスされたキャッシュライン
に同一に適用され得る場合、スキップフラグを活性化さ
せる。特に、スキップフラグ信号が活性化される時、第
１RAMアクセス制御ロジックは、タグRAMへの現在のアク
セスをスキップするために、タグRAM動作を制御するク
ロックを遮断することによって、タグRAMが動作しない
ようにする。データRAMへのアクセスは第２RAMアクセス
制御ロジックが制御し、スキップフラグ信号が活性化さ
れる時（即ち、現在のキャッシュラインがすぐ前のアク
セスのキャッシュラインと同一のとき）、タグRAMは動
作しないが、第２RAMアクセス制御ロジックは、すぐ前
のアクセスの時のヒット、ミス情報によってデータRAM
アクセスの有無を制御し、スキップフラグ信号が非活性
化される時、新たにタグRAMにアクセスして、その結果
のヒット、ミス情報によってデータRAMアクセスの有無
を制御する。
【００２２】本発明の他の特徴によると、現在のタグRA
Mアクセスがすぐ前のタグRAMアクセスでアクセスされた
キャッシュラインと同一であるのかを判断する第１段
階、そして、現在のアクセスがすぐ前のアクセスでアク
セスされたキャッシュラインに同一に適用され得る時、
現在のタグRAMアクセスをスキップできるようにする第
２段階で構成されたキャッシュメモリ動作方法が提供さ
れる。
【００２３】一具体的形態によると、第１段階はキャッ
シュメモリへの現在のアクセスのための順次アクセス信
号（ここで、順次アクセス信号はすぐ前のアクセスから
現在のアクセスが順次的なアクセスであることを示す）
と第１メインメモリアドレスを発生させる段階と、順次
アクセス信号の活性化を感知し、現在のアクセスアドレ
スのうち１ビット（one-bit）がすぐ前のアクセスの時
の該当ビットアドレスと同一であるのかを判断する段階
と、順次アクセス信号が活性化され、かつ現在アクセス
アドレスのうち１ビット（one-bit）がすぐ前のアクセ
スの時の該当ビットアドレスと同一の時、スキップフラ
グ信号を発生させる段階とを含む。又、第２段階はスキ
ップフラグ信号が活性化される時、タグRAM回路の動作
を制御するクロック信号を遮断することによって、タグ
RAM回路が動作しないようにする段階を含む。
【００２４】
【発明の実施の形態】以下、添付した図を参照して本発
明の実施の形態を説明する。実施の形態では、SRAM(又
は高性能DRAM)を使用したキャッシュメモリを装着した
システムで電力消耗を低減するための方法及び装置につ
いて詳細に説明する。以下の実施の形態で、キャッシュ
メモリのタイプ及びメモリ構成等のような特定の詳細な
思考事項が記述されるが、これは本発明の理解のためだ
けであり、このような特定の事項なしにも本発明が実現
され得ることは当業者には周知である。
【００２５】まず、図１は本発明によるコンピュータシ
ステム１００の概要を示す構成図である。この図１は本
発明によるコンピュータシステム１００を全般的に理解
するために提供されるものであり、コンピュータシステ
ム１００の他の一般的な細部構成は省略する。
【００２６】図１に示されたように、コンピュータシス
テム１００は情報交換のためのシステムバス１０２、こ
のバス１０２に接続された命令処理のための中央処理装
置又はCPU（以下プロセッサという）１０４、そして、
バス１０２に接続されて、プロセッサ１０４に使用され
る命令とデータを貯蔵するメインメモリ１０６で構成さ
れる。普通は、プロセッサ１０４と一つのチップに集積
されるレベル１（Ｌ１）キャッシュメモリ１０８がバス
１０２に接続されて、プロセッサ１０４で頻繁にアクセ
スされる命令とデータを一時的に貯蔵する。プロセッサ
１０４で使用するためにメインメモリ１０６から抽出さ
れた情報はＬ１キャッシュメモリ１０８に貯蔵される。
レベル２（Ｌ２）キャッシュメモリ１１０はバス１０２
に接続されて、プロセッサ１０４で頻繁にアクセスされ
る命令とデータの写本（copies）を一時的に貯蔵する。
Ｌ２キャッシュメモリ１１０は一般的にプロセッサ１０
４とは違って個別チップに集積される。メモリ制御器１
１２もバス１０２に接続されて、メインメモリ１０６と
Ｌ２キャッシュメモリ１１０へのアクセスを制御する。
【００２７】Ｌ１及びＬ２キャッシュメモリ１０８，１
１０の各々は命令とデータを全部貯蔵できる一つの完全
なキャッシュメモリであり、又は二つの副（sub）キャ
ッシュメモリに分かれて、一つは命令、もう一つはデー
タを貯蔵することができる。
【００２８】プロセッサ１０４で外部バス１０２を通じ
てアクセスできるＬ２キャッシュメモリ１１０と比較す
る時、Ｌ１キャッシュメモリ１０８はプロセッサの外部
バスアクセスに対する負担を減らすので、プログラム実
行時間を縮め、システムの性能を向上させ得る。プロセ
ッサ１０４で要求される命令又はデータがＬ１キャッシ
ュメモリ１０８にある時、外部バス１０２にアクセスす
る必要がない。従って、バス１０２は他の情報の伝達に
利用され得る。
【００２９】Ｌ２キャッシュメモリ１１０は、よりラン
ダム（random）に要求されて、Ｌ１キャッシュメモリ１
０８がミスするメモリの命令及びデータを処理する。Ｌ
１キャッシュメモリ１０８がミスする場合の処理を簡単
にするために、Ｌ２キャッシュメモリ１１０はＬ１キャ
ッシュメモリ１０８より大容量を備えてヒット確率を高
める。
【００３０】キャッシュミスが発生すると、メインメモ
リ１０６からキャッシュラインを完全に充填し、二つの
キャッシュメモリ１０８，１１０にミスされた命令又は
データが貯蔵される“キャッシュラインフィル”動作が
遂行される。
【００３１】続けて、図１を参照すると、コンピュータ
システム１００はキャッシュメモリ１０８，１１０のタ
グアクセスを制御するためのタグスキップ制御器（tag
skipcontroller）１１４を具備する。アクセスタイプ
（順次又は非順次）信号、動作モード（リード又はライ
ト）信号、そして、メインメモリアドレスのうち一部ビ
ットをチェックすることによって、タグスキップ制御器
１１４は現在のキャッシュアクセスが以前の一番最近の
アクセスでアクセスされたキャッシュラインと同一であ
るのかを判断し、Ｌ１及びＬ２キャッシュメモリ１０
８，１１０へのアクセスを制御する。
【００３２】実現方法によって、タグスキップ制御器１
１４はプロセッサ１０４およびＬ１キャッシュメモリ１
０８と共に同一チップ又は個別チップに集積される。
【００３３】又、コンピュータシステム１００はバス１
０２に接続されて、使用者に画像情報を提供するCRT(ca
thode ray tube)モニタ又は液晶（liquid crystal disp
lay:LCD）モニタのような表示装置（display device）
１１６、バス１０２に接続されて、プロセッサ１０４に
情報及び命令選択を伝達できるようにする英文、数及び
他のキー(keys)を含むキーボード（keyboard）のような
入力装置（alphanumeric input device）１１８、そし
て、バス１０２に接続されて、カーソル(cursor)の動き
のためのトラックボール(trackball)又はスチルス(Styl
us)のようなカーソル制御装置（cursor control devic
e) １２０を含む。
【００３４】本発明によって実現されたコンピュータシ
ステム１００では、前述した全ての構成要素が必要では
ない。例えば、或る実現の例においては、英文及び数入
力装置１１８とカーソル制御装置１２０は必要ではない
し、他の実現の例においては、表示装置（display devi
ce）１１６が必要でない。
【００３５】キャッシュメモリへの頻繁なタグアクセス
による電力消耗を低減するために、同一のキャッシュラ
インにある複数の命令又はデータに対するヒット又はミ
スは同一のキャッシュラインに該当する一つの同一のタ
グエントリ（tag entry）によって判別されるというキ
ャッシュの性質を利用する。即ち、現在のアクセスが一
番最近アクセスされてヒットしたキャッシュラインと同
一のキャッシュラインにある命令及び（又は）データに
対してアクセスする時には、いつもキャッシュヒットが
発生し、たとえ同一のキャッシュラインに対するアクセ
スであっても、以前アクセスでミスが発生した時は、ミ
スを埋めるための“キャッシュラインフィル（cache li
ne fill）”の有無によって現在のアクセスのヒット又
はミスが決定される。このようなキャッシュアクセスの
場合は、タグアクセスをしないで、現在のアクセスに対
するヒット又はミスを予測できる。従って、このような
場合、タグアクセスをスキップすると、キャッシュメモ
リの電力消耗が低減される。
【００３６】図２は、メモリ参照サイクルで、キャッシ
ュメモリのタグアクセスをスキップできる場合を説明す
る状態図（state diagram）である。図２で、参照記号P
S１乃至PS６は第１キャッシュアクセスサイクルでの状
態を示し、ＣS１乃至ＣS３は第１キャッシュアクセスサ
イクルのすぐ後の第２キャッシュアクセスサイクルでの
状態を示す。
【００３７】第１キャッシュアクセスサイクル（以下、
すぐ前の（preceding）アクセスと呼ぶ）で、PS１状態
はどんなメモリ参照サイクル（リード又はライト）も遂
行されないアイドル（idle）状態を示す。 プロセッサ
１０４によってリード又はライト命令が発生されると、
制御器１１２の状態マシーン（state machine）はアイ
ドル（idle）状態PS１で、リード状態PS２又はライト状
態PS３に遷移する。
【００３８】PS２又はPS３状態で、リード又はライト動
作に関してキャッシュヒットが発生すると、状態マシン
はPS5状態に遷移する。これはキャッシュが要求される
命令又はデータを有するためである。PS5状態で、リー
ド又はライト動作のためのキャッシュアクセスは終結さ
れる。しかし、PS２状態で、キャッシュミスが発生する
と、状態マシーンはPS４状態になり、ここで、リードミ
ス処理過程（read miss handling process）が遂行さ
れ、この後、PS５状態になる。これと同様に、PS３状態
で、ライトミスが発生すると、状態マシーンは要求され
る命令又はデータを有しないことを示すPS６状態にな
る。PS６状態で、ライト動作のためのキャッシュアクセ
スは終了される。
【００３９】第２キャッシュアクセスサイクル（以下、
現在（current）アクセスと呼ぶ）で、すぐ前のリード
又はライトアクセスでヒットでアクセスされた同一のキ
ャッシュラインにアクセスすることが要求されると、状
態マシーンはPS５状態からCS１状態に遷移する。又、す
ぐ前のライトアクセスでミスでアクセスされた同一のキ
ャッシュラインにアクセスすることが要求されると、状
態マシンはPS６状態からCS２状態に遷移する。すぐ前の
リード又はライトアクセスでアクセスされたキャッシュ
ラインと相違したキャッシュラインにアクセスする場
合、状態マシーンはPS５又は PS６状態からタグがアク
セスされるべきCS３状態に遷移する。
【００４０】すぐ前のアクセスの時の状態を考慮する
時、すぐ前のアクセスでアクセスされたキャッシュライ
ンと同一のキャッシュラインにアクセスする現在のアク
セスにおいて、タグをアクセスする必要がない三つの場
合がある。
【００４１】一番目は、すぐ前のアクセスのリード又は
ライトがヒット（PS5状態）の場合で、これは、同一の
キャッシュラインに対する現在のアクセスで、既に必要
な命令又はデータがキャッシュ内にあることを意味す
る。このような場合、現在のアクセスはいつもヒットCS
1の結果を招来し、従って、現在のアクセスで、タグア
クセスをスキップできる。二番目は、すぐ前のアクセス
でリードミスPS4の場合で、これはキャッシュが該当ラ
インを有しないことを意味する。しかし、このような場
合、リードミスに対するハンドリングが遂行されて、該
当するラインをメインメモリからキャッシュに入れるよ
うになるので、同一のキャッシュラインに対する現在の
アクセスは必ずヒットCS1になる。従って、現在のアク
セスでのタグアクセスはスキップされ得る。三番目は、
すぐ前のアクセスがライトミスPS６の場合で、これはキ
ャッシュが該当ラインを有しないことを意味する。この
ような場合、“ライトミス時充填（load-on-write-mis
s）”を支援しない限り、同一のキャッシュラインに対
する現在のアクセスは必ずミスCS2となる。従って、こ
の場合も、現在のアクセスでのタグアクセスはスキップ
され得る。
【００４２】キャッシュアクセスの多くの部分は順次的
に実施され、このような例として、命令語フエッチ（in
struction fetches）、キャッシュラインフィル(cahe l
inefill)及び配列データフエッチ(array data fetches,
e.g.,matrix, vector andnumerical table fetches)
等がある。従って、本発明はこのような順次アクセスに
重点を置く。
【００４３】最近、多くのマイクロプロセッサでは、こ
のような順次アクセスを示すために一つのピンが用意さ
れる。例えば、Advanced RISC Machine社の ARM プロセ
ッサコアー（cores）は SEQ信号（命令語キャッシュ用I
SEQ又はデータキャッシュ用DSEQ）という１ビットのア
クセスタイプ信号を出力する。本来、この信号は、外部
メモリブロック設計者により多くのタイミングマージン
（timing margin）を与えるために用意される。従っ
て、信号SEQ１ビットだけを見ると、現在のアクセスが
前のアクセスと順次的であるのかが分かる。又、現在の
アクセスが順次的な場合には、すぐ前のアクセスと同一
のキャッシュラインにあるのかを、現在のアクセスのた
めのアドレスのうち１ビットをチエックすることだけで
分かる。これを、詳細な例によって説明する。
【００４４】図３は本発明によるメインメモリアドレス
のフォーマットを示す。図３に示されたように、メイン
メモリアドレスは、A０乃至A１の２ビットのバイトフィ
ールド（byte field）、A２乃至A３の２ビットのワード
フィールド(word field)、A４乃至A９の６ビットのセッ
トフィールド(set field)、そして、A１０乃至A３１の
２２ビットのタグフィールド(tag field)で構成され
る。
【００４５】A０乃至A１のバイトフィールドはワード内
のバイト位置を示す。一つのワードは四つのバイトで構
成される。これと同様に、A２乃至A３のワードフィール
ドはキャッシュライン内のワード位置を示す。一つのキ
ャッシュラインは四つのワードで構成される。
【００４６】図４は、図３のアドレスフォーマットによ
って順次アクセスをする場合のアドレスの変化を示す。
順次アクセスの場合、一つのライン内でワードフィール
ドアドレスA２乃至A３が００，０１，１０及び１１のよ
うな順序に従って変化する。従って、順次的なアクセス
の時、一つのキャッシュラインから他のキャッシュライ
ンへの移動は上位ビットのA４アドレスの変化によって
分かる。現在のアクセスで、A４アドレス値が変化する
ことはキャッシュラインの移動があったということであ
り、A４アドレス値が変化しないことは、現在のアクセ
スはすぐ前のアクセスと同一のラインにあることを意味
する。
【００４７】結果的に、タグスキップ制御器１１４は、
プロセッサ１０４からのアクセスタイプ信号SEQと、セ
ットフィールドのうち最下位ビット（図３のアドレスフ
ォーマットの場合、A４）をモニタする（monitoring）
ことによって、現在アクセスしようとするキャッシュラ
インがすぐ前のアクセスでアクセスされたキャッシュラ
インと同一であるのかを判断する。
【００４８】図５は、図３のアドレスフォーマットを備
えたコンピュータシステムに使用適合したタグスキップ
制御器１１４の一実施形態を示す詳細な構成図である。
図５において、タグスキップ制御器１１４は、プロセッ
サ１０４に接続されたスキップフラグ発生器（skip fla
g generator）１２２、このスキップフラグ発生器１２
２とタグRAM回路１０８a(L１キャッシュメモリ１０８内
に存在する場合)又は１１０a(L２キャッシュメモリ１１
０内に存在する場合)の間に接続されたタグRAMアクセス
制御回路（tag RAM access control logic）１２４、プ
ロセッサ１０４とタグRAM回路１０８a又は１１０aとス
キップフラグ発生器１２２の間に接続されたヒット判別
器（hit discriminator）１２６、このヒット判別器１
２６とデータRAM回路１０８ｂ(L１キャッシュメモリ１
０８内に存在する場合)又は１１０ｂ(L２キャッシュメ
モリ１１０内に存在する場合)の間に接続されたデータR
AMアクセス制御回路（data RAM access control logi
c）１２８で構成される。タグスキップ制御器１１４に
は一対の相補（complement）プロセッサクロック信号の
CLK及び/CLKが印加される。
【００４９】データRAM回路１０８ｂ又は１１０ｂはプ
ロセッサ１０４が要求する情報を貯蔵し、タグRAM回路
１０８a又は１１０aはデータRAM回路１０８ｂ又は１１
０ｂをアクセスするためのタグアドレスを貯蔵する。も
し、プロセッサ１０４によって供給されるタグがタグRA
M回路１０８aに貯蔵されたタグのうち一つと一致すると
ヒットになる。
【００５０】データRAM回路１０８ｂは統合型（unifie
d）キャッシュと分離型(spilt)キャッシュに分かれる。
統合型キャッシュは命令とデータを全部貯蔵できるが、
分離型(spilt)キャッシュは二つのサブ（sub）キャッシ
ュに分かれて、命令とデータを各々貯蔵する。二種類の
キャッシュは性能の効率性のために相違した構造を有す
ることもできる。
【００５１】スキップフラグ発生器１２２は、プロセッ
サ１０４からアクセスタイプ信号SEQと１ビットアドレ
ス信号A４を受け入れて、スキップフラグ信号を/SKPを
発生させる。スキップフラグ発生器１２２は、現在アク
セスしようとするキャッシュラインがすぐ前のアクセス
でアクセスされたキャッシュラインと同一であるのかを
判別する。同一の場合、スキップフラグ発生器１２２は
スキップフラグ信号/SKPを活性化させ、同一ではない場
合、スキップフラグ信号/SKPを非活性化させる。A４ア
ドレス信号は、一つのラインに４ワードデータを備えた
キャッシュライン構造で使用されるメインメモリアドレ
スのセットフィールドのうち最下位ビットである。キャ
ッシュライン構造によってA４アドレスは他のアドレス
に代置され得る。例えば、図３のアドレス構造で一つの
ラインが８ワードで構成された場合、A５アドレス信号
がプロセッサ１０４からスキップフラグ発生器１２２に
供給される。
【００５２】タグRAMアクセス制御回路１２４にスキッ
プフラグ信号/SKPとクロック信号CLKが入力される。ス
キップフラグ信号/SKPが非活性状態（ロジック“１”又
はハイ状態）の場合、制御回路１２４はクロック信号CL
KをタグRAM回路１０８aに供給する。その結果、クロッ
ク信号CLKに同期してタグRAM回路１０８ａがアクセスさ
れるようになる。もし、タグ一致（キャッシュヒット）
が発生すると、タグヒット信号Hit_T０乃至 Hit_Tnのう
ち一つが活性化される。もし、タグ不一致（タグミス）
が発生すると、全てのタグヒット信号Hit_T０乃至 Hit_
Tnは非活性化される。スキップフラグ信号/SKPが活性化
状態（ロジック“０”又はロー状態）の場合、制御回路
１２４はタグRAM回路１０８aへのクロック信号CLKの供
給を遮断する。このようなクロック信号の遮断によって
タグRAM回路１０８aへのアクセスをスキップでき、その
結果、キャッシュメモリでの電力消耗が低減される。
【００５３】ヒット判別器１２６にプロセッサ１０４か
ら発生される動作モード信号（又はリード/ライト信
号）/RW、スキップフラグ発生器１２４からのスキップ
フラグ信号/SKP及びタグRAM回路１０８aからのタグヒッ
ト信号Hit_T０乃至 Hit_Tnが入力される。動作モード信
号/RWはリードサイクルの時、活性化（ロジック“０”
状態）され、ライトサイクルの時、非活性化（ロジック
“１”状態）される。ヒット判別器１２６はタグヒット
信号Hit_T０乃至 Hit_Tn、スキップフラグ信号/SKP及び
動作モード信号/RWに応じてデータRAM回路１０８bへの
アクセスを制御するためのデータヒット信号Hit_D０乃
至 Hit_Dnを発生させる。特に、スキップフラグ信号/SK
Pが活性化される時、データヒット信号Hit_D０乃至 Hit
_Dnの活性及び非活性は、すぐ前のアクセスでのヒット
及びミス結果の信号Hit_D０乃至 Hit_Dnによって決定さ
れ、スキップフラグ信号/SKPが非活性化される時、デー
タヒット信号Hit_D０乃至 Hit_Dnの信号状態は、現在の
アクセスでのタグ比較結果の信号Hit_D０乃至 Hit_Dnに
よって決定される。データヒット信号Hit_D０乃至 Hit_
Dnの活性化によってデータRAM回路１０８ｂへのアクセ
スが実施される。
【００５４】一方、本発明のキャッシュシステムが“ロ
ード-オン-ライト-ミス(load-on-write-miss)”スキー
ムを有すると、ヒット判別器１２６はリード及びライト
情報を示す動作モード信号/RWに関係なく前述の機能を
遂行する。すなわち、ヒット判別器１２６はスキップフ
ラグ信号/SKPの制御を受けて（スキップフラグ信号/SKP
は順次アクセスの有無に対する情報を有する）、スキッ
プフラグ信号/SKPが活性状態の時、即ち、すぐ前のアク
セスと同一のキャッシュラインにアクセスする時、タグ
RAM回路１０８ａへのアクセスなしに、すぐ前のアクセ
スの時のヒットミス結果のデータヒット信号Hit_D０乃
至 Hit_Dnをそのまま新たなデータヒット信号Hit_D０乃
至 Hit_Dnとして出力する。スキップフラグ信号/SKPが
非活性状態の時、即ち、すぐ前のアクセスと同一ではな
いキャッシュラインにアクセスする時は、タグRAM回路
１０８をアクセスしてその結果の新たなデータヒット信
号Hit_Ｔ０乃至 Hit_Ｔnをデータヒット信号Hit_D０乃
至 Hit_Dnとして出力する。
【００５５】データRAMアクセス制御回路（data RAM ac
cess control logic）１２８にデータヒット信号Hit_D
０乃至 Hit_Dnとクロック信号/CLKが入力される。デー
タヒット信号Hit_D０乃至 Hit_Dnのうち一つが活性状態
（ロジック“１”状態）の場合、クロック信号/CLKがデ
ータRAM回路１０８ｂへ伝送され、その結果、データRAM
回路１０８ｂがアクセスされる。これに対して、データ
ヒット信号Hit_D０乃至Hit_Dnが全部非活性状態（ロジ
ック“０”状態）の場合、即ち、キャッシュミスの場
合、制御回路１２８はデータRAM回路１０８ｂのアクセ
スのためのクロック信号/CLKの供給を遮断し、従って、
データRAM回路１０８ｂへのアクセスが遮断される。
【００５６】図６は、図５のタグスキップ制御器１１４
の詳細な回路図である。この回路図に示すように、スキ
ップフラグ発生器１２２は、Ｄ（data）フリップフロッ
プ(edge-triggered D flip-flop)２０２、XORロジック
ゲート(exclusive OR logic gate)２０４及びORロジッ
クゲート２０６を含む。Ｄ フリップフロップ２０２の
クロック入力にプロセッサクロックCLKが、データ入力
ＤにプロセッサのA４アドレスビットが入力され、出力
ＱはXORロジックゲート２０４に接続されている。A４ア
ドレスビットはXORロジックゲート２０４のもう一つの
入力にも供給される。ORロジックゲート２０６はプロセ
ッサ１０４から供給されるアクセスタイプ信号SEQの反
転した（invertered）信号を受け入れる入力段と、XOR
ロジックゲート２０４の出力に接続されたもう一つの入
力段を含む。ORロジックゲート２０６は出力にスキップ
フラグ信号/SKPを導出する。
【００５７】タグＲＡＭアクセス制御回路１２４はスキ
ップフラグ信号/SKPとクロック信号CLKを入力にするAND
ロジックゲート２０８からなる。
【００５８】この実施形態では、説明の便宜のために４
ウェイセット連想キャッシュ（４-way set associative
cache）構造を説明する。タグRAM回路１０８a又は１１
０aは、ANDロジックゲート２０８の出力をクロック入力
に受け入れる４ウェイ(ウェイ０乃至ウェイ３)又は４バ
ンク２１０乃至２１６で構成される。データRAM１０８
ｂ又は１１０ｂも４バンク２５８乃至２６４で構成され
る。バンク２１０乃至２１６とバンク２５８乃至２６４
はクロック入力信号の上昇エッジ（rising edge）でア
クセスされる。
【００５９】図６に示されていないが、タグバンク２１
０乃至２１６の各々はプロセッサ１０４によって発生さ
れるメモリアドレスのタグビットを伝達するための２２
ビット幅のバスに接続され、２２ビットの幅を有する。
これと同様に、データバンク２５８乃至２６４の各々は
命令とかデータを伝達するための３２ビット幅のバスに
接続され、３２×４（ワードの数）ビットの幅を有す
る。更に、タグバンク２１０乃至２１６の各々は個別バ
ンクに既に貯蔵されているタグと新たにアクセスするア
ドレスのタグビットを比較する比較器（図示しない）を
有する。全てのバンク２１０乃至２１６に対するタグの
比較は同時に遂行され、バンクのうち一つでもタグ一致
が発生すると、キャッシュヒットが発生する。
【００６０】順次アクセスにおいて、アクセスタイプ信
号SEQはプロセッサ１０４によってロジック“１”又は
ハイ状態になり、非順次（non-sequential）又はランダ
ム(random)アクセスモードではロジック“０”又はロー
状態になる。
【００６１】Dフリップフロップ２０２はすぐ前のアク
セス時のアドレス信号A4値を貯蔵し、XORロジックゲー
ト２０４は現在のアクセスで、プロセッサ１０４からの
A4アドレス値がDフリップフロップ２０２に貯蔵されたA
4アドレス値と同一であるかを判断する。もし、現在の
アクセスとすぐ前のアクセスの時のA4値が相違すると、
XORロジックゲート２０４はロジック“１”状態の出力
を発生させ、これは現在アクセスしようとするキャッシ
ュラインがすぐ前のアクセスの時のキャッシュラインと
相違することを意味する。これに対して、二つのA4アド
レス値が同一であると、XORロジックゲート２０４はロ
ジック“０”状態の出力を発生させ、これは現在アクセ
スしようとするラインがすぐ前のアクセスの時のキャッ
シュラインと同一である可能性があること（順次タイプ
アクセスの場合だけ、同一のキャッシュラインになる）
を意味する。
【００６２】ORロジックゲート２０６は順次アクセス有
無情報を有するアクセスタイプ信号SEQを根拠にして最
終的に現在アクセスしようとするキャッシュラインがす
ぐ前のアクセスの時のキャッシュラインと同一であるの
かを判断する。もし、同一であると、ORロジックゲート
２０６はロジック“０”の状態の、同一でないと、ロジ
ック“１”の状態のスキップフラグ信号/SKPを発生させ
る。
【００６３】スキップフラグ信号/SKPがロジック“１”
状態であると、タグRAMアクセス制御回路１２４のANDロ
ジックゲート２０８はタグバンク２１０乃至２１６への
アクセスのためのクロック信号CLKがタグバンクに伝達
されるようになる。これに対して、スキップフラグ信号
/SKPがロジック“０”状態であると、ANDロジックゲー
ト２０８はタグバンク２１０乃至２１６へクロック信号
CLKを供給することを遮断する。
【００６４】プロセッサ１０４によって発生される２２
ビットのタグアドレスA１０乃至A３１は全てのタグバン
ク２１０乃至２１６に供給され、全てのバンク２１０乃
至２１６に既に貯蔵されたタグと比較される。全てのバ
ンク２１０乃至２１６のタグ比較は同時に遂行される。
もし、一つの一致タグ（即ち、キャッシュヒット）があ
ると、タグヒット信号Hit_Ｔ０乃至 Hit_Ｔnのうち一つ
が活性化（ロジック“１”状態）される。
【００６５】ヒット判別器１２６は、Dフリップフロッ
プ２１８及び２２２、ORロジックゲート２２０及び２２
６、４つのDフリップフロップ２３０，２３２，２３
４，２３６で実現された４ビットレジスタ２２８、AND
ロジックゲート２２４，２３８，２４０，２４２，２４
４，２４６、そして、２×１マルチプレクサ２４８を含
む。
【００６６】Dフリップフロップ２１８はクロック信号C
LKに同期し、プロセッサ１０４から供給される動作モー
ド信号/RWを入力するための入力段Ｄと、ANDロジックゲ
ート２２４の一入力に接続されている出力段Ｑを有す
る。ORロジックゲート２２０はデータヒット信号Hit_Ｄ
０乃至 Hit_Ｄ３を入力するための４つの入力段を含
む。Dフリップフロップ２２２もクロック信号CLKに同期
し、ORロジックゲート２２０の出力に接続された入力段
Ｄと、ANDロジックゲート２２４のもう一つの入力に接
続されている出力段Ｑを含む。ORロジックゲート２２６
は、Dフリップフロップ２１８出力Ｑの反転信号を受け
入れるための一つの入力段と、ANDロジックゲート２２
４の出力に接続されたもう一つの入力段を有する。
【００６７】Dフリップフロップ２３０乃至２３６はク
ロック信号CLKと同期化し、入力段Ｄはデータヒット信
号Hit_Ｄ０乃至 Hit_Ｄ３を各々受け入れる。
【００６８】ANDロジックゲート２３８は、スキップフ
ラグ信号/SKPの反転信号を入力するための一つの入力
と、ORロジックゲート２２６の出力に接続されたもう一
つの入力を有する。ANDロジックゲート２３８の出力はA
NDロジックゲート２４０乃至２４６の第１入力に共通に
供給される。フリップフロップ２３０乃至２３６の出力
ＱはANDロジックゲート２４０乃至２４６の第２入力に
各々接続される。
【００６９】マルチプレクサ２４８はタグRAM回路１０
８aからのタグヒット信号Hit_T０乃至 Hit_T３を入力す
るための第１入力、ANDロジックゲート２４０乃至２４
６からのヒット予測信号HP０，HP１，HP２，HP３を入力
するための第２入力及びデータヒット信号Hit_Ｄ０乃至
Hit_Ｄ３を導出するための出力を有する。
【００７０】Dフリップフロップ２１８はすぐ前のアク
セスでのリード/ライト情報を貯蔵し、すぐ前のアクセ
スでリード動作が遂行される場合、現在のアクセスの
時、Dフリップフロップ２１８の出力はロジック“０”
状態を出力する。これに対して、すぐ前のアクセスでラ
イト動作が遂行される場合、現在のアクセスの時、Dフ
リップフロップ２１８の出力はロジック“１”状態を出
力する。
【００７１】ORロジックゲート２２０はすぐ前のアクセ
スでキャッシュヒットが発生した場合、ロジック“１”
状態の出力を導出し、すぐ前のアクセスでキャッシュミ
スが発生した場合、ロジック“０”状態の出力を導出す
る。Dフリップフロップ２２２はORロジックゲート２２
０からのキャッシュヒット/ミス情報を貯蔵する。も
し、すぐ前のアクセスでキャッシュヒットが発生する
と、現在のアクセスで、Dフリップフロップ２２２の出
力はロジック“１”状態になる。これに対して、すぐ前
のアクセスでキャッシュミスが発生すると、現在のアク
セスで、Dフリップフロップ２２２の出力はロジック
“０”状態になる。
【００７２】ANDロジックゲート２２４は、すぐ前のア
クセスでライト動作が遂行され、キャッシュヒットが発
生した時だけ、ロジック“１”状態の出力を導出し、そ
のほかの場合はロジック“０”状態の出力を導出する。
【００７３】ORロジックゲート２２６は、すぐ前のアク
セスでリード動作が遂行される時、又は、すぐ前のアク
セスでライト動作が遂行され、キャッシュヒットが発生
する時、ロジック“１”状態の出力を発生させる。即
ち、ORロジックゲート２２６はすぐ前のアクセスが図２
のPS５の状態で終了される時、ロジック“１”の信号を
出力する。他の場合には、ORロジックゲート２２６がロ
ジック“０”状態の出力を発生させる。
【００７４】レジスタ２２８は、マルチプレクサ２４８
から供給されるすぐ前のアクセスのデータヒット信号Hi
t_Ｄ０乃至 Hit_Ｄ３を貯蔵し、貯蔵された信号は現在
のアクセスで使用される。言い換えれば、レジスタ２２
８はすぐ前のアクセスで、ウェイ０乃至ウェイ３のうち
どれがヒットしたのかに対する情報を貯蔵する。
【００７５】ANDロジックゲート２３８はORロジックゲ
ート２０６及び２２６の出力が各々“０”と“１”の場
合、ロジック“１”状態の出力を発生させる。これは現
在のアクセスが図２のCS１状態に該当し、すぐ前のアク
セスでアクセスされたキャッシュラインと同一のキャッ
シュラインにアクセスされることを意味し、即ち、現在
アクセスしよとするキャッシュラインが既にキャッシュ
メモリに貯蔵されていることを意味する。
【００７６】ANDロジックゲート２３８は、すぐ前のア
クセスでライト動作が遂行され、キャッシュミスが発生
する時（同一ライン有無とは関係なく、同一ラインの場
合には図２のCS２状態になる）、又は、すぐ前のリード
/ライトアクセスでアクセスされたラインと相違したラ
インへ現在アクセスする時（図２のCS３状態）、ロジッ
ク“０”信号を出力する。
【００７７】ANDロジックゲート２４０乃至２４６は、D
フリップフロップ２３０乃至２３６の出力ＱとANDロジ
ックゲート２３８の出力を各々組合せて、ヒット予測信
号HP０乃至HP３を発生させる。
【００７８】マルチプレクサ２４８はスキップフラグ発
生器１２２から供給されるスキップフラグ信号/SKPによ
って制御される。スキップフラグ信号/SKPがロジック
“１”状態の場合、マルチプレクサ２４８はタグRAM回
路１０８aから出力されるタグヒット信号Hit_T０乃至 H
it_T３をデータヒット信号Hit_Ｄ０乃至 Hit_Ｄ３とし
て選択する。スキップフラグ信号/SKPがロジック“０”
状態の場合、マルチプレクサ２４８はANDロジックゲー
ト２４０乃至２４６から出力されるヒット予測信号HP０
乃至HP３をデータヒット信号Hit_Ｄ０乃至 Hit_Ｄ３と
して選択する。
【００７９】データRAMアクセス制御回路１２８はANDロ
ジックゲート２５０，２５２，２５４，２５６を含む。
ANDロジックゲート２５０乃至２５６の第１入力として
はクロック信号/CLKが共通に入力され、第２入力として
はデータヒット信号Hit_Ｄ０乃至 Hit_Ｄ３が供給され
る。データヒット信号Hit_Ｄ０乃至 Hit_Ｄ３のうち一
つが活性状態（ロジック“１”状態）の場合、即ち、キ
ャッシュヒットが発生すると、ANDロジックゲート２５
０乃至２５６のうち一つは、データバンク２５８乃至２
６４のうち該当するバンクがアクセスされ得るようにク
ロック信号/CLKを伝達する。データヒット信号Hit_Ｄ０
乃至 Hit_Ｄ３の全部が非活性（ロジック“０”状態）
の場合、即ち、キャッシュミスが発生すると、ANDロジ
ックゲート２５０乃至２５６はデータバンク２５８乃至
２６４へのクロック信号/CLKの伝達を遮断し、その結
果、全てのバンクへのアクセスが遮断される。ここで、
クロック信号/CLKは、CLKクロック信号と位相が反対で
ある。これは二つの信号が相補的にクロッキング（cloc
king）動作を遂行することを意味する。
【００８０】前述のように、本発明のキャッシュシステ
ムがロードオンライトミス機能を有し、この機能によっ
て、キャッシュアクセスがいつもヒット状態になる場合
には、ヒット判別器１２６はリード及びライト情報を示
す動作モード信号/RWの制御を受けないで実現すること
ができる。その場合は、図６のヒット判別器１２６で、
リード/ライト情報に関する制御ロジックのORロジック
ゲート２２０及び２２６、ANDロジックゲート２２４及
び Dフリップフロップ２１８及び２２２を省略し、AND
ロジックゲート２３８をスキップフラグ信号/SKPだけを
入力するインバータに代置すればよい。又、ヒット判別
器１２６はスキップフラグ信号/SKPの制御によって（ス
キップフラグ信号は順次アクセスの有無に対する情報を
有する）、スキップフラグ信号/SKPが活性状態の場合、
即ち、すぐ前のアクセスと同一のキャッシュラインにア
クセスする時は、タグRAM回路１０８ａへのアクセスな
しに、すぐ前のアクセスの時のヒットミス結果信号でレ
ジスタ２２８に貯蔵されているデータヒット信号Hit_Ｄ
０乃至 Hit_Ｄnをそのまま新たなデータヒット信号Hit_
Ｄ０乃至 Hit_Ｄnとして出力し、スキップフラグ信号/S
KPが非活性状態の場合、即ち、すぐ前のアクセスと同一
ではないキャッシュラインにアクセスする時は、レジス
タ２２８のデータがアクセスされるのをブロッキング
（blocking）させ、その代わりに、タグRAM回路１０８
ａにアクセスして、その結果の新たなタグヒット信号Hi
t_Ｔ０乃至 Hit_Ｔnをデータヒット信号Hit_Ｄ０乃至 H
it_Ｄnとして出力する。
【００８１】幾つかの実施形態を参照して本発明を説明
したが、このような実施形態は本発明の理解のためだけ
であり、本発明の範囲が上記実施形態から限定されるこ
とはない。実施形態に対する様々な変形、修正、追加、
改善が可能である。例えば、図６に４ウェイセット連想
方式のキャッシュメモリが説明されたが、他の方式のキ
ャッシュメモリでもよい。そして、本発明の思想は適切
なキャッシュ戦略によって様々なシステムに適用され得
る。特に、本発明の実施形態がコンピュータシステムに
関して説明されたが、本発明の原理はTLB(translation
lookaside buffer)、ルータ(router)及びスイッチ(swit
ch)のような比較のためのメモリブロック（即ち、キャ
ッシュのタグ）を使用する他のシステム分野に適用され
得る。
【００８２】
【発明の効果】前述のような本発明によると、順次キャ
ッシュアクセスの間、すぐ前のアクセスと現在のアクセ
スが同一のキャッシュラインにあるかを速く、容易に、
検出して、タグへの不要なアクセスを防止することによ
って、タグアクセスによる電力消耗を低減させ得るの
で、大容量及び低電力を要求するキャッシュ応用分野に
効率的に利用され得る。
【図面の簡単な説明】
【図１】本発明によるコンピュータシステムの構成図で
ある。
【図２】メモリ参照サイクルで、タグアクセスをスキッ
プできる場合を説明する状態構成図である。
【図３】本発明によるメインメモリアドレスフォーマッ
トの一例を示す図である。
【図４】図３のアドレスフォーマットによる順次アクセ
スの一例を示す図である。
【図５】図３のアドレスフォーマットを備えたシステム
に使用適合した図１のタグスキップ制御器の一実施形態
を説明する詳細な構成図である。
【図６】図５のタグスキップ制御器の詳細な回路図であ
る。
【符号の説明】
１０４ プロセッサ １０８a，１１０a タグRAM回路 １０８ｂ，１１０ｂ データ RAM回路 １１４ タグスキップ制御器 １２２ スキッフラグ発生器 １２４ タグRAMアクセス制御回路 １２６ ヒット判別器 １２８ データRAMアクセス制御回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 デジタルデータプロセッサと、 このプロセッサから供給されたセットフィールド及びタ
    グフィールドを含むメインメモリアドレスに応じて、前
    記プロセッサによって処理される命令とデータを貯蔵す
    るためのメインメモリと、 このメインメモリに貯蔵された前記命令及び/又はデー
    タのうち頻繁にアクセスされる部分を貯蔵するデータRA
    M、そして、このデータRAMへのアクセスのためのタグを
    貯蔵し、貯蔵された前記タグと前記メインメモリの前記
    タグフィールドとを比較してキャッシュヒット/ミス信
    号を発生させるタグRAMを含むキャッシュメモリと、 前記タグRAMへの第１アクセスに関したアクセスタイプ
    及びキャッシュヒット/ミスに対する状態情報を貯蔵
    し、前記状態情報と第２アクセスのためのメインメモリ
    アドレスの一部を根拠にして、前記第１アクセスのすぐ
    後の前記タグRAMへの前記第２アクセスを制御する制御
    器とで構成されることを特徴とするデジタルデータ処理
    システム。
  2. 【請求項２】 前記制御器は、前記状態情報と前記第２
    アクセスのための前記メインメモリアドレスの一部を根
    拠にして、前記第２アクセスが前記第１アクセスでアク
    セスされたキャッシュラインに同一に適用され得るのか
    を判断することを特徴とする請求項１に記載のデジタル
    データ処理システム。
  3. 【請求項３】 前記制御器は、前記第２アクセスでアク
    セスしようとするキャッシュラインが前記第１アクセス
    でアクセスされたキャッシュラインと同一の場合、前記
    タグRAMへのアクセスがスキップされ得ることを特徴と
    する請求項２に記載のデジタルデータ処理システム。
  4. 【請求項４】 前記制御器は、前記メインメモリアドレ
    スの一部を利用して、前記第１及び２アクセスが順次的
    な方法で実施されるのかを判断することを特徴とする請
    求項１に記載のデジタルデータ処理システム。
  5. 【請求項５】 前記メインメモリアドレスの一部は前記
    セットフィールドの最下位ビットを含むことを特徴とす
    る請求項４に記載のデジタルデータ処理システム。
  6. 【請求項６】 デジタルデータ処理システムで、プロセ
    ッサとメインメモリの間に接続される集積回路キャッシ
    ュメモリ装置において、 前記プロセッサから供給されるメインメモリアドレスの
    一部に応じて、前記プロセッサによって処理される命令
    とデータを一時的に貯蔵するデータRAM回路と、 前記データRAM回路へのアクセスのためのタグを貯蔵
    し、前記貯蔵されたタグを前記メインメモリアドレスの
    タグフィールドと比較することによって、複数のタグヒ
    ット信号を発生させるタグRAM回路と、 前記プロセッサから供給されるアクセスタイプ信号及び
    前記メインメモリアドレスのセットフィールドアドレス
    信号に応じて、スキップフラグ信号を発生させるための
    スキップフラグ発生器と、 前記フラグ信号に応じて前記タグRAM回路へのアクセス
    を制御するための第１RAMアクセス制御ロジックと、 前記プロセッサからの動作モード信号、前記スキップフ
    ラグ信号及び前記タグヒット信号に応じて、複数のデー
    タヒット信号を発生させるためのヒット判別器と、 前記データヒット信号に応じて前記データRAM回路への
    アクセスを制御するための第２RAM制御ロジックとで構
    成されることを特徴とする集積回路キャッシュメモリ装
    置。
  7. 【請求項７】 前記スキップフラグ発生器は、前記プロ
    セッサから供給される前記アクセスタイプ信号及び前記
    メインメモリアドレスの前記セットフィールドアドレス
    信号をチェックして、前記タグRAM回路への現在のアク
    セスが、前記タグRAM回路へのすぐ前のアクセスの時ア
    クセスされたキャッシュラインに同一に適用され得るの
    かを判断するための、そして、現在とすぐ前のアクセス
    で同一のキャッシュラインにアクセスする場合、スキッ
    プフラグ信号を活性化させるための手段を含むことを特
    徴とする請求項６に記載の集積回路キャッシュメモリ装
    置。
  8. 【請求項８】 前記第１RAMアクセス制御ロジックは、
    前記スキップ信号が活性化される時、前記タグRAM回路
    への前記現在のアクセスがスキップされ得るように前記
    タグRAM回路へのクロック信号を遮断することを特徴と
    する請求項７に記載の集積回路キャッシュメモリ装置。
  9. 【請求項９】 前記第２RAMアクセス制御ロジックは、
    前記データヒット信号に応じて前記データRAM回路のア
    クセスのためのクロック信号が前記データRAM回路へ伝
    達されるようにすることを特徴とする請求項７に記載の
    集積回路キャッシュメモリ装置。
  10. 【請求項１０】 デジタルデータプロセッサ、メインメ
    モリ及びタグRAM回路を含むキャッシュメモリで構成さ
    れたデジタルデータ処理システムにおいて、 前記タグRAM回路への現在のアクセスがすぐ前のアクセ
    スでアクセスされたキャッシュラインと同一であるのか
    を判断する第１段階と、 前記現在のアクセスが前記すぐ前のアクセスでアクセス
    されたキャッシュラインに同一に適用される時、前記タ
    グRAM回路への前記現在のアクセスが容易にスキップさ
    れ得るようにする第２段階とで構成されることを特徴と
    するキャッシュメモリの動作方法。
  11. 【請求項１１】 前記第１段階は、 前記キャッシュメモリへの現在のアクセスのために、す
    ぐ前のアクセスから前記現在のアクセスが順次アクセス
    であることを示す順次アクセス信号と第１メインメモリ
    アドレスを発生させる段階と、 前記順次アクセス信号の活性化を感知し、前記現在のア
    クセスアドレスのうち一つのビットが前記すぐ前のアク
    セスの時の該当ビットアドレスと同一であるのかを判断
    する段階と、 前記順次アクセス信号が活性化され、かつ前記アクセス
    アドレスのうち一つのビットが前記すぐ前のアクセスの
    時の該当ビットと同一である時、スキップフラグ信号を
    発生させる段階とを含むことを特徴とする請求項１０に
    記載のキャッシュメモリの動作方法。
  12. 【請求項１２】 前記第２段階は、 クロック信号を供給する段階と、 前記スキップフラグ信号が活性化される時、前記タグRA
    M回路の動作を制御する前記クロック信号の供給を遮断
    することによって、前記タグRAM回路が動作しないよう
    にする段階とを含むことを特徴とする請求項１１に記載
    のキャッシュメモリの動作方法。
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