KR100301791B1 - 선택적제어가가능한직/병렬캐시구조를갖는캐시시스템 - Google Patents

선택적제어가가능한직/병렬캐시구조를갖는캐시시스템 Download PDF

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Abstract

본 발명은 직렬 방식 캐시 구조와 병렬 방식 캐시 구조를 수용하는 캐시 시스템에서 히트(hit)율을 평가하고 평가된 히트율에 따라 병렬 또는 직렬 캐시 구조를 선택적으로 사용하는 캐시 시스템에 관한 것이다. 종래 기술의 직렬 방식 캐시 구조는 캐시에 먼저 접근하여 캐시 미스(miss)가 발생하면, 그때 다시 주 메모리 접근 싸이클을 시작하므로 데이터 억세스(access)시간이 증가하는 결점이 있으며, 병렬 방식 캐시 구조는 캐시와 주 메모리를 동시에 접근할 때 버스가 타 마스터 장치에 의해서 점유 중인 경우에 CPU는 주 메모리로 접근할 수 없으므로 버스 점유가 종료되기를 기다려서 해당 작업을 수행해야 하는 결점이 있다. 그러나, 본 발명에서는 평가된 히트 율에 따라 직렬 방식의 캐시 또는 병렬 방식의 캐시 구조를 선택함으로써, 시스템 전체의 성능을 높일 수 있다.

Description

선택적 제어가 가능한 직/병렬 캐시 구조를 갖는 캐시 시스템{CACHE SYSTEM WHICH IS CAPABLE OF ALTERNATIVE CONTROLLING EITHER PARALLEL OR SERIAL CACHE STRUCTURE}
본 발명은 직렬 방식 캐시 구조와 병렬 방식 캐시 구조를 수용한 캐시 시스템에 관한 것으로서, 특히, 캐시 제어부에서 히트(hit)율을 평가하고 평가된 히트 율에 따라 병렬 방식 캐시 구조 또는 직렬 방식 캐시 구조를 선택하여 사용하는 캐시 시스템에 관한 것이다.
일반적으로, 컴퓨터 시스템은 중앙 처리 장치(Central Processing Unit, 이하 CPU라 약칭함)의 처리 속도에 비해 상대적으로 현저하게 접근 속도가 느린 주 메모리의 단점을 보완하여 시스템 전체의 성능을 향상시키기 위하여 데이터 접근 속도가 빠른 캐시를 이용한다. 캐시는 CPU와 주 메모리 사이에 배치되고 주 메모리의 데이터 중에서 CPU에 의해 자주 사용되는 일부의 데이터를 저장한다. 이러한 구성에 의해 CPU는 속도가 빠른 캐시에서 데이터를 우선적으로 가져다 사용할 수 있게 되어 CPU의 데이터 처리 속도가 증가하고 궁극적으로는 시스템 전체의 성능이 향상된다.
캐시 시스템에서 사용되는 캐시 구성은 CPU가 캐시와 주 메모리를 직렬로 억세스(access)하는 방법과 병렬로 억섹스하는 방식으로 구분된다. 병렬 방식의 캐시 시스템은 CPU에서 원하는 데이터를 읽기 위해 시스템 버스를 점유하고 캐시와 주 메모리에 대한 읽기 동작이 동시에 진행된다. 캐시 히트가 발생하면, CPU는 캐시로 접근하여 원하는 데이터를 읽어온다. CPU가 캐시로부터 원하는 데이터를 읽어오면 주 메모리로의 접근 싸이클은 종료된다. 원하는 데이터를 찾지 못한 캐시 미스가 발생하면, CPU는 주 메모리 접근 싸이클을 계속 진행시켜 원하는 데이터를 주 메모리로부터 읽어온다. 병렬 방식은 캐시와 시스템 버스를 통하여 주 메모리를 동시에 접근하기 때문에, 캐시 미스가 발생하면 주 메모리에서 원하는 데이터를 읽어올 수 있는 장점이 있으나, 히트 또는 미스인 경우 모두 CPU가 시스템 버스를 점유하여야 하므로 다른 마스터 장치가 버스를 점유할 수 없다는 결점이 있다.
이와 반대로, 직렬 방식의 캐시 시스템은 CPU에서 요구된 데이터가 캐시에서 먼저 검색된다. 만약, CPU가 원하는 데이터가 캐시에 있으면, 캐시 히트로서 CPU는 시스템 버스의 점유 없이 캐시로부터 데이터를 읽어온다. 반면에 CPU가 원하는 데이터가 캐시에 없는 캐시 미스가 발생하면 CPU는 주 메모리 접근 사이클을 시작하여 시스템 버스를 점유한 후 주 메모리에서 데이터를 읽어온다. 직렬 방식은 캐시 히트 시에 시스템 버스를 점유하지 않고도 캐시로부터 데이터를 빠른 속도로 읽어올 수 있으므로, 다른 마스터 장치가 시스템 버스를 점유하여 사용할 수 있는 장점이 있다. 그러나, 캐시 미스 시에는, 주 메모리 접근 싸이클을 시작하여야 하므로 CPU가 필요한 데이터를 독취하는데 상당한 시간이 소요된다는 문제가 있다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 직렬 방식의 캐시 구조와 병렬 방식의 캐시 구조를 수용하는 캐시 시스템에서 캐시 히트 율에 따라 접근 속도가 상대적으로 빠른 캐시 구조를 선택하여 캐시 시스템 전체의 성능을 향상시키는 캐시 시스템의 캐시 제어 장치를 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은, 캐시 시스템에 있어서, 데이터 요청 신호를 출력하며, 출력된 데이터 요청 신호에 대응하는 데이터를 수신하는CPU)와, 시스템 버스를 통하여 요청된 데이터 요청 신호에 대응하는 데이터를 제공하는 주 메모리와, 주 메모리 내의 정보 중 일부를 저장하고, 데이터 요청 신호에 대응하는 데이터를 제공하는 캐시와, 캐시에 대한 히트/미스를 판단하여 선택 신호를 제공하며, 제공한 선택 신호에 대응한 직렬/ 병렬 모드로 구동하며, 직렬 모드로 구동 시에 상기 데이터 요청 신호에 대응한 데이터를 캐시 또는 주 메모리로부터 순차 검색하여 출력하고, 병렬 모드로 구동 시에 데이터 요청 신호에 대응한 데이터를 캐시로부터 검색하여 출력하는 캐시 제어부와; CPU 및 캐시 제어부 사이에 접속되며, 선택 신호에 따라 구동하여 CPU 및 캐시 제어부간의 데이터 요청 신호 및 상기 데이터의 전송을 중재하는 직렬 방식용의 제 1 버퍼와; CPU, 캐시 제어부 및 시스템 버스 사이에 접속되며, 선택 신호에 따라 구동하여 CPU로부터의 데이터 요청 신호를 캐시 제어부 및 시스템 버스에 제공하고, 캐시 제어부 또는 시스템 버스로부터의 데이터를 CPU에 제공하는 병렬 방식용의 제 2 버퍼를 구비한다.
도 1은 본 발명에 따른 캐시 시스템 블록 구성도,
도 2는 도 1에 도시된 캐시 제어부와 캐시 제어부에 연결된 주변 장치의 연결 상태를 도시한 블록 구성도.
＜도면의 주요부분에 대한 부호의 설명＞
102 : CPU 104 : 제 1 버퍼
106 : 캐시 제어부 108 : 제 2 버퍼
110 : 캐시 112 : 주 메모리
114 : DMA 118 : 시스템 버스
202 : CPU 정합부 204 : 히트 율 평가부
206 : 직/병렬 제어부 208 : 태그 램 제어부
210 : 데이터 램 제어부 212 : 버퍼 제어부
214 : 주 메모리 정합부
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1에는 본 발명에 따른 캐시 시스템의 블록도가 도시되어 있다. 도 1은 본 발명에 따른 캐시 시스템의 블록 구성도를 도시한다.
본 발명의 캐시 시스템은 CPU(102)를 구비하며, CPU(102)는 그 작동 시에 필요한 데이터를 주 메모리(112) 및 캐시(110)로부터 독출하여 사용한다. CPU(102)는 주 메모리(112) 또는 캐시(110)로부터 필요한 데이터를 독출하기 위하여 주메모리(112) 및 캐시(110)에 데이터 요청 신호를 제공하며, 후술하는 바와 같이 주 메모리(112) 및 캐시(110)는 데이터 요청 신호에 대응하는 데이터를 독출하여 CPU(102)에 제공한다.
CPU(102)로부터의 데이터 요청 신호는 제 1 버퍼(104) 및 제 2 버퍼(108)에 제공되며, 제 1 버퍼(104) 및 제 2 버퍼(108)는 후술하는 바와 같이 캐시 제어부(106)로부터의 선택 신호에 따라 역 구동한다. 캐시 제어부(106)는 로직 하이 또는 로우의 선택 신호를 제공하며, 예컨데 제 1 및 제 2 버퍼(104,108)가 로직 하이의 선택 신호에 의하여 인에이블 된다고 가정하면, 제 1 버퍼(104)에는 인버터(105)에 의하여 반전된 캐시 제어부(106)의 로직이 제공되므로 제 1 버퍼(104)와 제 2 버퍼(108)는 역구동한다.
제 1 버퍼(104)로부터 CPU(102)의 데이터 요청 신호가 캐시 제어부(106)에 제공되면, 캐시 제어부(106)는 직렬 모드로 작동한다. 즉, 캐시 제어부(106)는 먼저, 캐시(110)에 데이터 요청 신호를 제공하여, 캐시 히트 시에 즉, 캐시(110) 내에 해당 데이터가 존재하면, 캐시(110)의 데이터를 독출하고, 독출된 데이터는 제 1 버퍼(104)를 경유하여 CPU(102)에 제공한다. 그러나, 캐시 미스 즉, 캐시(110) 내에 해당 데이터가 존재하지 않는 경우에는 시스템 버스(118)를 통하여 주 메모리(112)에 데이터 요청 신호를 제공함으로써 주 메모리(112)에 저장되어 있는 데이터를 독출하고, 독출된 데이터는 제 1 버퍼(104)를 경유하여 CPU(102)에 제공한다.
한편, 제 1 버퍼(104)가 디스에이블 상태이고 제 2 버퍼(108)가 인에이블 상태인 경우에 CPU(102)로부터의 데이터 요청 신호는 제 2 버퍼(108)를 통하여 캐시 제어부(106) 및 시스템 버스(118)에 제공된다. 즉, 제 2 버퍼(108)가 인에이블 상태에서 본 발명의 장치는 병렬 모드로 작동하는 것이다. 이 경우, 캐시 제어부(106)는 캐시(110)에 데이터 요청 신호를 제공하여 캐시(110)로부터 데이터를 독출하고자 할 것이며, 시스템 버스(118)에 제공된 데이터 요청 신호는 소정 접근 사이클에서 주 메모리(112)에 제공될 것이다. 데이터 요청 신호에 대응한 데이터가 주 메모리(112)보다 캐시(110)에서 먼저 독출되는 경우에는 즉, 캐시 히트의 경우에는 캐시(110)내의 데이터는 제 2 버퍼(108)를 경유하여 CPU(102)에 제공되며, 이 경우, CPU(102)는 시스템 버스(118)를 통한 주 메모리(112)로의 억세스를 종료하게 될 것이다. 그러나, 캐시 미스의 경우에는 시스템 버스(118)를 통하여 제공되는 데이터 요청 신호에 의하여 주 메모리(112)는 해당 데이터를 독출하여 CPU(102)에 제공한다.
한편, 상술한 바와 같이 캐시 제어부(1120는 선택 신호를 제공하며, 선택 신호에 의하여 제 1 버퍼(104) 또는 제 2 버퍼(108)가 선택적으로 작동한다. 이와 같이 제 1 버퍼(104) 또는 제 2 버퍼(108)를 선택적으로 작동시키는 선택 신호는 후술하는 바와 같이 캐시(110)에 대한 히트 율에 따라 선택하게 된다. 즉, 캐시(110)에 대한 히트 율이 기 설정된 기준 값 이상인 경우에는 제1 버퍼(104)를 인에이블 시킴으로써 본 발명의 장치를 직렬 모드 방식으로 작동시키나, 히트 율이 기 설정된 기준 값 이하인 경우에는 제 2 버퍼(108)를 인에이블 시킴으로써 본 발명의 장치를 병렬 모드 방식으로 작동시킨다.
이와 같이 제 1 버퍼(104) 및 제 2 버퍼(108)를 선택적으로 구동시키기 위한 캐시 히트 율을 감시하는 캐시 제어부(106)의 상세 블록도가 도 2에 도시되어 있다.
도시된 바와 같이 캐시 제어부(106)는 CPU 정합부(202), 히트 율 평가부(204), 직/병렬 제어부(206), 태그 램 제어부(208), 데이터 램 제어부(210), 버퍼 제어부(212), 주 메모리 정합부(214)를 포함한다.
캐시 시스템이 초기 동작하기 전에 제 1 버퍼(104) 또는, 제 2 버퍼(108)는 선택적으로 디스에이블 또는 인에이블로 설정된다. 본 발명의 바람직한 실시예에서, 캐시 시스템은 제 1 버퍼(104)가 인에이블, 제 2 버퍼(108)가 디스에이블되어 직렬 방식 캐시 구조로 설정되어 있다는 가정 하에 설명한다.
태그 램 제어부(208)는 CPU(102)에서 찾고자하는 어드레스가 캐시(110)의 태그 램 영역에 있는지 검색한다. 검색 결과, CPU(102)에서 찾고자하는 어드레스가 태그 램 영역이 있으면, 태그 램 제어부(208)는 히트로 판단하고, 히트를 나타내는 히트 상태 신호를 히트 율 평가부(204)로 제공하는 동시에 캐시(110)내의 해당 태그 램 영역에 해당하는 데이터를 데이터 램 제어부(210), CPU 정합부(202), 제 1 버퍼(104)를 통해 CPU(102)로 전송한다.
그러나, 검색 결과 태그 램 제어부(208)에서 CPU(102)에서 찾고자하는 어드레스가 캐시(110)의 태그 램에 없다면, 캐시 미스로 판단하고 CPU 정합부(202), 제 1 버퍼(104)를 통하여 CPU(102)에 캐시 미스임을 알리며, 캐시 미스를 나타내는 미스 상태 신호를 히트 율 평가부(204)에 제공한다. 그 후 CPU(102)는 필요로 하는데이터를 주 메모리(112)에서 찾는다. 주 메모리(112)에서 검색된 데이터는 시스템 버스(118), 주 메모리 정합부(214), CPU 정합부(202) 및 제 1 버퍼(104)를 통하여 CPU(102)로 전송된다.
상술한 과정은 CPU(102)가 캐시(110)로 접근할 때마다 반복되며, 히트 율 평가부(204)에서는 히트 또는 미스 등을 알리는 정보를 태그 램 제어부(208)로부터 수신하여 미스인 경우에는 미스 카운트를 "1" 증가시키고, 히트인 경우에는 히트 카운트를 "1" 증가시킨다. 상술한 과정이 반복되어 일정한 기간이 되면, 히트 율 평가부(204)에서는 미스 카운트와 히트 카운트의 정보를 이용하여 히트 율을 계산한다.
히트 율 평가부(204)에서 구한 히트 율은 직/병렬 제어부(206)로 전송되며, 직/병렬 제어부(206)는 히트 율 평가부(204)에서 제공된 히트 율이 기 설정된 비율보다 큰지 또는 작은지를 판단한다.
일 예로, 기설정 비율이 "0.9"이고, 히트 율 평가부(204)에서 계산된 히트 율이 0.9이상이라고 가정하면, 직/병렬 제어부(206)는 계산된 히트 율과 기 설정 비율을 비교하여 계산된 히트 율이 기 설정 비율보다 크거나 같은 경우, 직렬 방식 캐시 구조를 선택하는 신호를 버퍼 제어부(212)로 송신한다. 버퍼 제어부(212)는 직렬 방식 선택 신호에 응답하여 캐시 시스템을 직렬 방식으로 전환하기 위하여 디스에이블 신호를 생성한다. 디스에이블 신호는 제 2 버퍼(108)로 입력되는 한편 인버터(105)를 통하여 인에이블 신호로 제 1 버퍼(104)로 입력된다. 따라서, 제 1 버퍼(104)가 인에이블 되고 제 2 버퍼(108)가 디스에이블 됨으로써, 직렬 방식 구조의 경로가 형성된다.
그러나, 히트 율 평가부(204)에서 계산된 히트 율이 기설정 비율보다 작다면, 직/병렬 제어부(206)는 병렬 방식 캐시 구조를 선택하는 신호를 버퍼 제어부(212)로 송신한다. 버퍼 제어부(212)는 병렬 방식 선택 신호에 응답하여 캐시 시스템을 병렬 방식 구조로 전환하기 위하여 인에이블 신호를 제 2 버퍼(108)로 송신하고 인버터(105)를 통과하여 형성된 디스에이블 신호를 제 1 버퍼(104)로 송신한다. 따라서, 제 2 버퍼(108)가 인에이블되고 제 1 버퍼(104)가 디스에이블됨으로서, CPU(102)와 캐시(110) 사이의 병렬 방식 구조의 경로가 형성된다.
이상 설명한 바와 같이, 본 발명은 히트 율에 따라 직렬 방식의 캐시와 병렬 방식의 캐시 구조를 선택함으로써, 시스템 전체의 성능을 높일 수 있는 효과가 있다.

Claims (3)

  1. 캐시 시스템에 있어서,
    데이터 요청 신호를 출력하며, 출력된 데이터 요청 신호에 대응하는 데이터를 수신하는 CPU(102)와;
    시스템 버스(118)를 통하여 요청된 데이터 요청 신호에 대응하는 데이터를 제공하는 주 메모리(112)와;
    상기 주 메모리(112)내의 정보 중 일부를 저장하고, 데이터 요청 신호에 대응하는 데이터를 제공하는 캐시(110)와;
    상기 캐시(110)에 대한 히트/미스를 판단하여 선택 신호를 제공하며, 상기 제공한 선택 신호에 대응한 직렬/ 병렬 모드로 구동하며, 상기 직렬 모드로 구동 시에 상기 데이터 요청 신호에 대응한 데이터를 상기 캐시(110) 또는 주 메모리(112)로부터 순차 검색하여 출력하고, 상기 병렬 모드로 구동 시에 상기 데이터 요청 신호에 대응한 데이터를 상기 캐시(110)로부터 검색하여 출력하는 캐시 제어부(106)와;
    상기 CPU(102) 및 상기 캐시 제어부(106)사이에 접속되며, 상기 선택 신호에 따라 구동하여 상기 CPU(102) 및 상기 캐시 제어부(106) 간의 데이터 요청 신호 및 상기 데이터의 전송을 중재하는 상기 직렬 방식용의 제 1 버퍼(104)와;
    상기 CPU(102), 상기 캐시 제어부(106) 및 시스템 버스(118) 사이에 접속되며, 상기 선택 신호에 따라 구동하여 상기 CPU(102)로부터의 데이터 요청 신호를상기 캐시 제어부(106) 및 상기 시스템 버스(118)에 제공하고, 상기 캐시 제어부(106) 또는 상기 시스템 버스(118)로부터의 데이터를 상기 CPU(102)에 제공하는 상기 병렬 방식용의 제 2 버퍼(108)를 구비하는 선택적 제어가 가능한 직/병렬 캐시 구조를 갖는 캐시 시스템.
  2. 제 1 항에 있어서,
    상기 캐시 제어부는:
    상기 CPU에 의해 억세스되는 상기 캐시 미스 및 캐시에 대한 히트를 판단하는 태그 램 제어부와;
    상기 태그 램 제어부로부터 상기 히트/미스를 나타내는 히트/미스 상태 신호를 이용하여 히트 율을 계산하는 히트 율 평가부와;
    상기 히트 율 평가부에서 계산된 상기 히트 율을 기설정 비율과 비교하여 상기 히트 율이 기설정 비율보다 크거나 같을 때 직렬 방식 선택 신호를 생성하고, 상기 히트 율이 기설정 비율보다 작을 때 병렬 방식 선택 신호를 생성하는 직/병렬 제어부와;
    상기 직/병렬 제어부에서 생성된 상기 직렬 방식 선택 신호에 따라 상기 제 1 버퍼로 인에이블 신호를 제공하고 상기 직/병렬 제어부에서 생성된 병렬 방식 선택 신호에 따라 상기 제 2 버퍼로 인에이블 신호를 제공하는 버퍼 제어부를 포함하는 것을 특징으로 하는 캐시 시스템.
  3. 제 2 항에 있어서, 상기 시스템은:
    상기 제 1 버퍼와 상기 제 2 버퍼가 상반된 동작을 수행하도록 상기 캐시 제어부에서 발생된 인에이블 신호를 반전시켜 상기 제 1 버퍼 또는 상기 제 2 버퍼로 제공하는 인버터를 더 포함하는 것을 특징으로 하는 캐시 시스템.
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KR1019980020029A KR100301791B1 (ko) 1998-05-30 1998-05-30 선택적제어가가능한직/병렬캐시구조를갖는캐시시스템

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