KR880000858A - 멀티 프로세서의 레벨 변경 동기 장치 - Google Patents

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KR880000858A
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Abstract

내용 없음

Description

멀티 프로세서의 레벨 변경 동기 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 장치를 포함하는 시스템의 블록선도. 제2도는 본 발명 장치를 포함하는 중앙보조시스템의 블록선도. 제3도 및 3b도는 제2도의 중앙보조시스템의 인터페이스 영역을 구체적으로 도시하는 도면.

Claims (20)

  1. 다른 버스 작동 사이클 동안 복수의 처리 유니트와 그 각각의 복수의 유니트장치 사이에서 인터럽트 요구를 비동기적으로 전송하기 위하여 시스템 버스에 공통으로 결합된 복수의 인터럽트 유니트와 복수의 처리 유니트를 구비하는데, 상기 각각의 복수의 처리 유니트는 상기 버스에 결합되어 상기 처리 유니트에 승인된 버스 동작 사이클동안 상기 버스에 명령을 인가하기 위한 명령 발생 수단과: 상기 버스에 결합되어 다수의 인터럽트 레벨중 어느 하나를 특정하는 인터럽트 신호를 포함하는 상기 인터럽트 요구를 수신하기 위한 인터럽트 처리 유니트와: 상기 인터럽트 유니트에 결합되어 상기 처리 유니트로부터의 요구에 응답하여 상기 버스상에 신호를 발생하기 위한 응답수단을 포함하는데, 상기 응답수단은 상기 버스에 결합된 해독 수단을 포함하고, 상기 해독수단은 출력신호를 발생하도록 인터럽트 레벨의 변화를 특정하는 상기 버스동작 사이클중 하나 동안 상기 버스에 인가된 상기 처리 유니트의 어느 하나로부터의 명령에 응답하여 동작하며, 상기 인터럽트 처리 유니트는 상기 버스에 결합되고 현재의 인터럽트 레벨과 인터럽트 유니트로부터의 인터럽트 레벨신호를 비교하기 위한 비교수단을 갖는 현재의 인터럽트 레벨 기억용 수단을 포함하는데, 상기 기억용 수단은 시스템 버스에 결합된 다른 처리 유니트로부터의 간섭없이 처리장치의 인터럽트 레벨이 변화되게 하는 상기 기억용 수단에의 상기 레벨변경 명령의 일부로서 포함된 상기 버스로부터의 상기 새로운 인터럽트 레벨에 대응하는 상기 신호를 로우드하도록 상기 출력신호에 의해 조절되는 것을 특징으로 하는 데이터 처리 시스템.
  2. 제1항에 있어서, 상기 각 처리 유니트는 상기 시스템 버스상의 상기 각 장치의 위치에 의해 지정된 우선 순위에 따라서 버스 사이클의 승은 신호를 전송하기 위한 수단을 포함하는 것을 특징으로하는 시스템.
  3. 제1항에 있어서, 상기 해독수단은 상기 시스템 버스에 결합되어 상기 처리 유니트에 할당된 채널 번호가 상기 처리장치 중 어느 하나에 의해 상기 버스에 결합되었음을 검출하자마자 신호를 발생하기 위한 채널 번호 해독 수단을 포함하며, 상기 명령은 상기 각 처리장치에 할당된 상기 채널번호를 포함하도록 코드화된 어드레스부를 포함하고 상기 명령에 응답하는 상기 채널번호 해독수단은 상기 출력 신호로 하여금 상기 인터럽트 레벨의 변화를 생성하기 위하여 상기 인터럽트 처리 유니트에 인가되게 하는 것을 특징으로 하는 시스템.
  4. 제3항에 있어서, 상기 처리 유니트중 어느 하나는 상기 각 처리 유니트에 해당하고 상기 채널 번호는 유니트 자체의 채널번호에 해당하는 것을 특징으로 하는 시스템.
  5. 제3항에 있어서, 상기 처리 유니트중 어느 하나는 상기 각 처리 유니트 이외의 처리 유니트에 해당하는 것을 특징으로 하는 시스템.
  6. 제1항에 있어서, 상기 명령은 상기 인터럽트 레벨의 변경을 특징하도록 코드화된 명령부를 포함하며, 상기 명령에 응답하는 상기 각 인터럽트 유니트는 차후의 버스 작동 사이클 동안 추가 인터럽트 요구의 전송을 가능케하는 정상 작동을 개시하도록 통보 받게 되는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서, 상기 인터럽트 처리 유니트는 상기 버스 및 상기 기억용 수단에 결합된 인터럽트 표시 회로 수단을 구비하는데, 상기 인터럽트 표시회로 수단은 상기 명령에 의해 특정된 바와 같은 상태, 즉상기 인터럽트 처리 장치가 인터럽트를 인가하는 것을 금지하는 제1상태와 상기 인터럽트 처리장치가 인터럽트를 인가할 수 있게하는 제2상태에서 절환하도록 상기 출력신호에 의해 조절되는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서, 상기 명령은 상기 인터럽트 표시 회로 수단의 상태 변화를 특정하도록 코드화된 어드레스부를 포함하는 것을 특징으로 하는 시스템.
  9. 제7항에 있어서, 상기 인터럽트 처리 유니트는 상기 시스템 버스와 상기 기억용 수단사이에 결합된 레지스터 수단을 구비하는데, 상기 레지스터 수단은 상기 버스 작동 사이클중 하나 동안 인에이블되어 상기 기억용 수단으로 인가하기 위해 상기 현재의 인터럽트 레벨에 대응하는 신호를 기억하게 되는 것을 특징으로 하는 시스템.
  10. 제8항에 있어서, 상기 명령은 데이터부를 포함하며, 상기 인터럽트 처리유니트는 상기 버스에 결합되어 상기 출력신호, 즉 상기 명령의 상기 명령 및 어드레스 부를 수신하기 위한 레지스터 수단을 구비하는데, 상기 명령 및 어드레스부에 응답한 상기 레지스터 수단은 상기 명령의 각각의 상기 데이터 및 어드레스부에 의해 특정된 바와 같은 상기 인터럽트 레벨 및 상태를 변화시키도록 각각 상기 기억용 수단과 상기 인터럽트 표시회로 수단을 조절하기 위한 제1 및 제2상보 출력신호를 발생하는 것을 특징으로 하는 시스템.
  11. 비동기적으로 발생된 다른 버스 작동 사이클 동안 복수의 유니트들간의 요구를 비동기적으로 전송하기 위하여 시스템 버스에 공통으로 결합된 복수의 유니트를 구비하는데, 상기 복수의 유니트의 다른 것들은 각각 상기 버스에 결합되어 상기 유니트에 승인된 버스 작동 사이클 동안 상기 버스에 명령을 인가하기 위한 명령 발생 수단과 : 상기 버스에 결합되어 다수의 상태 레벨 중 어느 하나를 특정하는 신호를 포함하는 상기 요구를 수신하기 위한 레벨 처리 수단과 : 상기 레벨 수단에 결합되어 상기 유니트로부터의 요구에 응답하여 상기 버스상에 신호를 발생하기 위한 응답수단을 포함하는데, 상기 응답수단은 상기 버스에 결합된 해독수단을 포함하고, 상기 해독수단은 출력신호를 발생하도록 상태 레벨의 변화를 특정하는 상기 버스 작동 사이클중 하나동안 상기 버스에 인가된 상기 유니트의 상기 다른 것 중 하나로부터의 명령에 응답하여 작동되며, 상기 레벨 처리 수단은 상기 버스에 결합되고 현재의 상태 레벨과 인터럽팅 장치로부터의 상태 레벨 신호를 비교하기 위한 비교수단을 갖는 현재의 상태 레벨 기억용 수단을 포함하는데, 상기 기억용 수단은 상기 시스템 버스에 결합된 어떤 다른 유니트로부터의 간섭없이 장치의 상태 레벨이 변화되게 하는 상기 기억용 수단으로의 상기 상태변화 명령의 일부로서 포함된 상기 버스로부터의 상기 새로운 상태 레벨에 대응하는 상기 신호를 로우드하도록 상기 출력 신호에 의해 조절되는 것을 특징으로 하는 데이터처리시스템.
  12. 제11항에 있어서, 상기 각 유니트는 상기 시스템 버스상의 상기 각 유니트의 위치에 의해 특정된 우선순위에 따라서 버스 사이클의 승인 신호를 전송하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  13. 제11항에 있어서, 상기 해독 수단은 상기 시스템 버스에 결합되어 상기 장치에 할당된 채널번호가 상기 유니트의 어느 하나에 의해 상기 버스에 인가되었다는 것을 검출하자마자 신호를 발생하기 위한 채널번호 유니트의 수단은 구비하며, 상기 명령은 상기 각 유니트에 할당된 상기 채널 번호를 포함하도록 코드화된 어드레스부를 포함하며, 상기 명령에 응답한 상기 채널 번호 해독수단은 상기 인터럽트 레벨의 변화를 생성하기 위하여 상기 인터럽트 처리 유니트에 상기 출력신호가 인가되게 하는 것을 특징으로 하는 시스템.
  14. 제13항에 있어서, 상기 유니트 중 어느 하나는 각 유니트 이외의 유니트에 해당하는 것을 특징으로 하는 시스템.
  15. 13항에 있어서, 상기 유니트 중 어느 하나는 상기 각 유니트 이외의 유니트에 해당하는 것을 특징으로 하는 시스템.
  16. 제11항에 있어서, 상기 명령은 상기 상태 레벨의 변화를 특정하도록 코드화된 명령부를 포함하며, 상기 명령에 응답하는 상기 각 인터럽트 장치는 차후의 버스 작동 사이클 동안 추가 요구의 전송을 가능케하는 정상작동을 개시하도록 통보받는 것을 특징으로 하는 시스템.
  17. 제16항에 있어서, 상기 레벨 처리 수단을 상기 버스 및 상기 기억용 수단에 결합되는 표시회로 수단을 아울러 포함하는데, 상기 표시 회로수단은 상기 명령에 의해 특정된 상태, 즉 상기 레벨 처리 수단이 요구를 인가하는 것을 금지하는 제1상태와 상기 레벨 처리 수단이 요구를 인가할 수 있게 하는 제2상태에서 절환하도록 상기 출력 신호에 의해 조절되는 것을 특징으로 하는 시스템.
  18. 제17항에 있어서, 상기 명령은 상기 표시 회로 수단의 상태 변화를 특정하도록 코드화된 어드레스부를 포함하는 것을 특징으로 하는 시스템.
  19. 제17항에 있어서, 상기 레벨 처리 수단은 상기 시스템 버스와 상기 기억용 수단 사이에 결합된 레지스터 수단을 구비하는데, 그 레지스터 수단은 상기 기억용 수단에 인가하기 위한 상기 현재의 상태 레벨에 대응하는 신호를 기억하도록 상기 버스 작동 사이클 중 상기 하나 동안 인에이블되는 것을 특징으로 하는 시스템.
  20. 비동기적으로 발생된 상이한 버스작동 사이클동안 복수의 유니트간의 요구를 비동기적으로 전송하기 위하여 시스템 버스에 공통으로 결합되는 상기 복수의 유니트중 어느 하나의 작동상태를 변화시키는 방법으로서, 상기 복수의 유니트의 다른 것들은 각각 상기 버스에 결합되어 상기 버스에 명령을 인가하기 위한 명령발생 수단과, 상기 버스에 결합되어 다수의 상태 레벨 중 어느 하나를 특정하는 신호를 포함하는 상기 요구를 수신하기 위한 것으로서 현재상태 기억용 수단 및 현재의 상태와 인터럽팅 유니트로부터의 상태 레벨 신호를 비교하기 위한 비교 수단을 가지는 작동 레벨 처리 수단과, 상기 레벨 처리 수단에 결합되어 상기 유니트로부터의 요구에 응답하여 상기 버스상에 신호를 발생하기 위한 응답수단을 구비하고 있는 방법에 있어서, (a) 버스작동 사이클을 요구하는 단계, (b) 상기 명령 발생수단에 의해 상기 복수의 유니트중 하나의 작동상태 변화를 특정하는 것으로서 상태 변화를 특정하도록 코드화된 제1부분과 새로운 작동상태를 특정하도록 코드화된 제2부분을 포함하는 명령을 발생하는 단계, (c) 단계(a)에 응답하여 승인된 버스 작동 사이클동안 상기 명령을 상기 버스에 전송하는 단계, (d) 상기 응답수단내에 해독수단을 포함하여 상기 장치에 어드레스 지정된 상기 명령의 상기 명령부에 응답하여 상태 변화를 지시하는 출력신호를 발생하는 단계, (e) 상기 시스템 버스에 결합된 어떤 다른 유니트로부터의 간섭없이 상기 명령의 상기 제2부분에 의해 특정된 상기 새로운 작동상태로 상기 유니트의 작동 상태를 절환하도록 상기 출력 신호에 응답하여 상기 기억용 수단을 조절하는 단계, (f) 동일한 버스 작동 사이클동안 정상 작동의 개시를 가능케하는 작동상태가 발생하였음을 나머지 유니트에 통보하는 단계를 포함하는 것을 특징으로 하는 작동상태를 변화시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0668735B2 (ja) * 1987-02-09 1994-08-31 日本電気アイシーマイコンシステム株式会社 キヤツシユメモリ−
US4833601A (en) * 1987-05-28 1989-05-23 Bull Hn Information Systems Inc. Cache resiliency in processing a variety of address faults
US5291581A (en) * 1987-07-01 1994-03-01 Digital Equipment Corporation Apparatus and method for synchronization of access to main memory signal groups in a multiprocessor data processing system
US4969117A (en) * 1988-05-16 1990-11-06 Ardent Computer Corporation Chaining and hazard apparatus and method
US4935849A (en) * 1988-05-16 1990-06-19 Stardent Computer, Inc. Chaining and hazard apparatus and method
DE68924306T2 (de) * 1988-06-27 1996-05-09 Digital Equipment Corp Mehrprozessorrechneranordnungen mit gemeinsamem Speicher und privaten Cache-Speichern.
US5101497A (en) * 1988-09-09 1992-03-31 Compaq Computer Corporation Programmable interrupt controller
US5163142A (en) * 1988-10-28 1992-11-10 Hewlett-Packard Company Efficient cache write technique through deferred tag modification
US4980819A (en) * 1988-12-19 1990-12-25 Bull Hn Information Systems Inc. Mechanism for automatically updating multiple unit register file memories in successive cycles for a pipelined processing system
US5125083A (en) * 1989-02-03 1992-06-23 Digital Equipment Corporation Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system
US5222224A (en) * 1989-02-03 1993-06-22 Digital Equipment Corporation Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
WO1991003785A1 (en) * 1989-09-11 1991-03-21 Wang Laboratories, Inc. Apparatus and method for maintaining cache/main memory consistency
US5012408A (en) * 1990-03-15 1991-04-30 Digital Equipment Corporation Memory array addressing system for computer systems with multiple memory arrays
JP2822588B2 (ja) * 1990-04-30 1998-11-11 日本電気株式会社 キャッシュメモリ装置
US5611070A (en) * 1990-05-10 1997-03-11 Heidelberger; Philip Methods and apparatus for performing a write/load cache protocol
US5249284A (en) * 1990-06-04 1993-09-28 Ncr Corporation Method and system for maintaining data coherency between main and cache memories
US5195101A (en) * 1990-06-28 1993-03-16 Bull Hn Information Systems Inc. Efficient error detection in a vlsi central processing unit
US5404482A (en) * 1990-06-29 1995-04-04 Digital Equipment Corporation Processor and method for preventing access to a locked memory block by recording a lock in a content addressable memory with outstanding cache fills
US5404483A (en) * 1990-06-29 1995-04-04 Digital Equipment Corporation Processor and method for delaying the processing of cache coherency transactions during outstanding cache fills
US5276835A (en) * 1990-12-14 1994-01-04 International Business Machines Corporation Non-blocking serialization for caching data in a shared cache
US5313609A (en) * 1991-05-23 1994-05-17 International Business Machines Corporation Optimum write-back strategy for directory-based cache coherence protocols
US5353426A (en) * 1992-04-29 1994-10-04 Sun Microsystems, Inc. Cache miss buffer adapted to satisfy read requests to portions of a cache fill in progress without waiting for the cache fill to complete
US5821940A (en) * 1992-08-03 1998-10-13 Ball Corporation Computer graphics vertex index cache system for polygons
US5598551A (en) * 1993-07-16 1997-01-28 Unisys Corporation Cache invalidation sequence system utilizing odd and even invalidation queues with shorter invalidation cycles
US5530933A (en) * 1994-02-24 1996-06-25 Hewlett-Packard Company Multiprocessor system for maintaining cache coherency by checking the coherency in the order of the transactions being issued on the bus
US6076150A (en) * 1995-08-10 2000-06-13 Lsi Logic Corporation Cache controller with improved instruction and data forwarding during refill operation
US6032226A (en) * 1997-04-14 2000-02-29 International Business Machines Corporation Method and apparatus for layering cache and architectural specific functions to expedite multiple design
US6061755A (en) * 1997-04-14 2000-05-09 International Business Machines Corporation Method of layering cache and architectural specific functions to promote operation symmetry
US6061762A (en) * 1997-04-14 2000-05-09 International Business Machines Corporation Apparatus and method for separately layering cache and architectural specific functions in different operational controllers
US5937172A (en) * 1997-04-14 1999-08-10 International Business Machines Corporation Apparatus and method of layering cache and architectural specific functions to permit generic interface definition
US6134632A (en) * 1998-01-26 2000-10-17 Intel Corporation Controller that supports data merging utilizing a slice addressable memory array
US6212616B1 (en) * 1998-03-23 2001-04-03 International Business Machines Corporation Even/odd cache directory mechanism
US6519682B2 (en) * 1998-12-04 2003-02-11 Stmicroelectronics, Inc. Pipelined non-blocking level two cache system with inherent transaction collision-avoidance
US6618048B1 (en) 1999-10-28 2003-09-09 Nintendo Co., Ltd. 3D graphics rendering system for performing Z value clamping in near-Z range to maximize scene resolution of visually important Z components
US7119813B1 (en) 2000-06-02 2006-10-10 Nintendo Co., Ltd. Variable bit field encoding
US6980218B1 (en) 2000-08-23 2005-12-27 Nintendo Co., Ltd. Method and apparatus for efficient generation of texture coordinate displacements for implementing emboss-style bump mapping in a graphics rendering system
US7034828B1 (en) 2000-08-23 2006-04-25 Nintendo Co., Ltd. Recirculating shade tree blender for a graphics system
US6811489B1 (en) 2000-08-23 2004-11-02 Nintendo Co., Ltd. Controller interface for a graphics system
US6825851B1 (en) 2000-08-23 2004-11-30 Nintendo Co., Ltd. Method and apparatus for environment-mapped bump-mapping in a graphics system
US6707458B1 (en) 2000-08-23 2004-03-16 Nintendo Co., Ltd. Method and apparatus for texture tiling in a graphics system
US7061502B1 (en) 2000-08-23 2006-06-13 Nintendo Co., Ltd. Method and apparatus for providing logical combination of N alpha operations within a graphics system
US7576748B2 (en) 2000-11-28 2009-08-18 Nintendo Co. Ltd. Graphics system with embedded frame butter having reconfigurable pixel formats
US6937245B1 (en) 2000-08-23 2005-08-30 Nintendo Co., Ltd. Graphics system with embedded frame buffer having reconfigurable pixel formats
US7002591B1 (en) 2000-08-23 2006-02-21 Nintendo Co., Ltd. Method and apparatus for interleaved processing of direct and indirect texture coordinates in a graphics system
US7184059B1 (en) 2000-08-23 2007-02-27 Nintendo Co., Ltd. Graphics system with copy out conversions between embedded frame buffer and main memory
US7538772B1 (en) 2000-08-23 2009-05-26 Nintendo Co., Ltd. Graphics processing system with enhanced memory controller
US6636214B1 (en) 2000-08-23 2003-10-21 Nintendo Co., Ltd. Method and apparatus for dynamically reconfiguring the order of hidden surface processing based on rendering mode
US6867781B1 (en) 2000-08-23 2005-03-15 Nintendo Co., Ltd. Graphics pipeline token synchronization
US6700586B1 (en) 2000-08-23 2004-03-02 Nintendo Co., Ltd. Low cost graphics with stitching processing hardware support for skeletal animation
KR100872414B1 (ko) * 2007-08-07 2008-12-08 정근석 온수순환장치
US9940258B2 (en) * 2015-11-09 2018-04-10 International Business Machines Corporation Implementing hardware accelerator for storage write cache management for merging data with existing data on fast writes to storage write cache

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3771137A (en) * 1971-09-10 1973-11-06 Ibm Memory control in a multipurpose system utilizing a broadcast
US3723976A (en) * 1972-01-20 1973-03-27 Ibm Memory system with logical and real addressing
US4084234A (en) * 1977-02-17 1978-04-11 Honeywell Information Systems Inc. Cache write capacity
US4156906A (en) * 1977-11-22 1979-05-29 Honeywell Information Systems Inc. Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands
US4161024A (en) * 1977-12-22 1979-07-10 Honeywell Information Systems Inc. Private cache-to-CPU interface in a bus oriented data processing system
US4245304A (en) * 1978-12-11 1981-01-13 Honeywell Information Systems Inc. Cache arrangement utilizing a split cycle mode of operation
US4314331A (en) * 1978-12-11 1982-02-02 Honeywell Information Systems Inc. Cache unit information replacement apparatus
US4349874A (en) * 1980-04-15 1982-09-14 Honeywell Information Systems Inc. Buffer system for supply procedure words to a central processor unit
US4415970A (en) * 1980-11-14 1983-11-15 Sperry Corporation Cache/disk subsystem with load equalization
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
JPS58102381A (ja) * 1981-12-15 1983-06-17 Nec Corp バツフアメモリ
US4494190A (en) * 1982-05-12 1985-01-15 Honeywell Information Systems Inc. FIFO buffer to cache memory
US4472774A (en) * 1982-09-27 1984-09-18 Data General Corp. Encachement apparatus
JPS6093563A (ja) * 1983-10-27 1985-05-25 Hitachi Ltd バツフア記憶制御方式
EP0159712B1 (en) * 1984-04-27 1991-01-30 Bull HN Information Systems Inc. Control means in a digital computer
CA1241768A (en) * 1984-06-22 1988-09-06 Miyuki Ishida Tag control circuit for buffer storage
US4695943A (en) * 1984-09-27 1987-09-22 Honeywell Information Systems Inc. Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization

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Publication number Publication date
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