KR880000861A - 처리판독 메모리장치 - Google Patents

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KR880000861A
KR880000861A KR1019870006637A KR870006637A KR880000861A KR 880000861 A KR880000861 A KR 880000861A KR 1019870006637 A KR1019870006637 A KR 1019870006637A KR 870006637 A KR870006637 A KR 870006637A KR 880000861 A KR880000861 A KR 880000861A
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더블유·키레이 제임스
제이·바로우 죠지
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루이스 피·엘빈저
허니웰 뷸 인코오포레이티드
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Abstract

내용 없음

Description

처리판독 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 장치를 구비하는 시스템의 블럭선도를 나타내는 도면. 제 2 도는 본 발명에 따라 구성된 제 1 도의 중심 서브 시스템중의 일예를 나타내는 블럭선도. 제 3 도는 제 2 도의 파이프라인단에 대한 세부 상세회로도를 나타낸 도면.

Claims (28)

  1. 주메모리와 복수의 처리 유니트가 비동기 시스템버스에 공통적으로 결합되어 있고, 각 처리 유니트는, 이들의 처리 유니트들에 의해 상기 시스템 버스상에 전달된 요구들 및 데이타에 응답하여 코히어런트 주메모리 데이타를 고속으로 억세스하기 위한 캐쉬 유니트를 각각 포함하고 있으며, 각 요구는, 상기 처리 유니트들중의 하나에 의해 발생된 캐쉬 메모리 어드레스의 제 1 어드레스부와 제 2 어드레스부로 각각 이루어져 있는 멀티프로세싱 시스템에 있어서, 상기 캐쉬 유니트가 디렉토리 기억수단을 포함하는 제 1 단과 데이타 기억수단을 포함하는 제 2 단으로 이루어지는데, 상기 디렉토리 기억수단은, 관련된 처리 유니트에 의해 발생된 메모리 판독 요구의 제 1 어드레스부를 각각 저장하기 위한 기억 로케이션들의 군들로 각각 이루어지는 복수의 레벨로 구성되고, 상기 각 로케이션 군은, 서로 다른 제 2 어드레스부에 의해 각각 한정되며, 상기 데이타 기억수단은, 상기 디렉토리 기억수단내의 로케이션군 레벨의 수와 동일한 수의 레벨로 구성되고, 상기 각 데이카 기억 레벨은 서로 다른 상기 제 2 어드레스부에 의해 각각 억세스되며, 상기 제 1 및 제 2 캐쉬 단중 하나의 단에는 처리 판독(RIP)메모리 수단이 포함하는 데, 상기 RIP메모리 수단은 복수의 로케이션을 포함하고, 각 로케이션은 서로 다른 상기 제 2 어드레스부에 의해 각각 억세스되며, 상기 디렉트로 기억 수단과, 상기 RIP메모리 수단 및 상기 데이타 기억수단에는 디코드 및 제어수단이 결합되는데, 상기 디코드 및 제어수단은, 상기 데이타 기억수단에 기억되어 있지 않은 데이타에 대한 상기 각 처리 유니트로부터의 각 요구에 응답하여, 캐쉬 할당 사이클 동안, 상기 제 2 어드레스부로 지정된 로케이션을 상기 RIP메모리 수단내에 배치시키기 위한 신호를 미리 결정된 상태로, 즉 사전에 할당된 데이타 기억 케이션을 식별하기 위한 상태로 발생시키도록 동작되며, 상기 RIP메모리 수단과 상기 디코드 및 제어수단에는 제어수단이 결합되는 데, 상기 제어수단은 캐쉬 업 데이타 사이클동안, 상기 RIP 메모리 수단이 신호를 발생할때, 사전에 할당된 상기 데이타 기억수단의 일부 내용이 업데이트되어 요구된 데이타의 수신에 앞서 코히어런시를 유지하도록, 상기 미리 결정된 상태로 스위치되는 조건이 상기 디코드 및 제어수단에 의해 결정되고, 상기 요구된 데이타의 가장 최근에 변환을 상기 처리 유니트로 전송하기 위하여, 상기 데이타 기억수단을 결정하도록 동작되는 것을 특징으로 하는 멀티프로세싱 시스템.
  2. 제 1 항에 있어서, 상기 디렉토리 기억수단은, 요구된 데이타가 상기 캐쉬데이타 기억수단내에 기억되어 있는지의 여부를 나타내는 복수의 히트 신호를 발생하기 위한 수단을 포함하는 것을 특징으로 하는 캐쉬 유니트.
  3. 제 2 항에 있어서, 상기 RIP메모리 수단은 상기 제 1 단에 포함되고, 상기 디코드 및 제어수단으로부터의 상기 신호들은, 장기 제 2 어드레스부에 의해 지정된 상기 로케이셔이 상기 할당 사이클 동안 메모리 판독 요구가 처리중임을 나타내는 신호와, 상기 로케이션이 사전에 할당되어 있는 레벨을 지정하기 위해 코드화된 레벨번호 신호들을 기억하도록, 상기 로케이션을 조건화하는 것을 특징으로 하는 캐쉬 유니트.
  4. 제 3 항에 있어서, 상기 디코드 및 제어 수단은 상기 RIP메모리 수단 및 상기 히트 신호 발생수단에 결합된 프로그램 가능 로직여레이(PLA)회로수단을 포함하는데, 상기 PLA회로수단은 상기 복수의 히트 신호와, 상기 레벨번호 신호 및 상기 메모리 판독요구가 처리중임을 나타내는 신호 사이의 일치를 검출하였을 때, 상기 제어수단을 상기 미리 규정된 상태로 스위치시키기 위한 출력 히트 제어 신호를 발생하도록 동작되는 것을 특징으로 하는 캐쉬 유니트.
  5. 제 2 항에 있어서, 상기 제 2 캐쉬단은, 상기 스스템버스와 상기 데이타 기억수단 및 상기 처리 유니트에 결합된 입력 데이타레지스터 수단을 추가로 구비하는 데, 상기 입력 데이타 처리 수단은, 상기 요구들에 응답하며, 상기 시스템 버스로부터 상기 데이타 기억수단으로 기입됨은 물론 상기 처리 유니트로 전달되는 데이타를 수신하고, 상기 입력 데이타 레지스터 수단에는 상기 제어 수단이 결합되는데, 상기 제어 수단은, 상기 입력 데이타 레지스터 수단과 상기 데이타 기억수단을 선택적으로 조건화하여, 상기 요구된 데이타의 가장 최근의 코히어런트 변환을 상기처리 유니트에 전달하도록 동작하는 것을 특징으로 하는 캐쉬 유니트.
  6. 제 2 항에 있어서, 상기 RIP메모리 수단은 상기 제 2 단에 포함되는데, 상기 RIP메모리 수단은 상기 디렉토리 기억수단내의 로케이션군 레벨의 수와 동일한 수의 레벨로 구성되고, 각 로케이션은 최소한 하나의 비트 위치를 포함하며, 상기 히트 신호들은 특정한 상기 신호들의 군과 상기 개퀴 어드레스의 상기 제 2 어드레스부에 의해 지정되는 상기 비트 위치를 조건화하여, 상기 할당 사이클 동안, 상기 비트 위치와 메모리 판독요구처리중임을 나타내는 신호를 기억하도록 하는 것을 특징으로 하는 캐쉬 유니트.
  7. 제 6 항에 있어서, 상기 디코드 및 제어수단은 상기 RIP 메모리 수단 및 상기 히트 신호발생수단에 결합된 프로그램가능 로직여레이(PLA)회로수단을 포함하는데, 상기 PLA회로수단은, 상기 복수의 히트신호에 응답하여, 상기 RIP메모리 수단이 상기 메모리 판독요구처리중임을 나타내는 상기 신호를 기억하고, 상기 업데이트 사이클동안, 상기 제어수단을 상기 미리 규정된 상태로 스위치하기 위한 상기 신호를 독출하도록 동작되게끔, 복수의 히트신호와 함께 상기 RIP메모리 수단을 조건화 하기 위한 히트 신호를 발생하도록 동작되는 것을 특징으로 하는 캐쉬 유니트.
  8. 제 7 항에 있어서, 상기 제어 수단은 쌍안정 수단을 포함하는데, 상기 쌍안정 수단은 상기 데이타 기억 수단에 결합되는 출력과, 상기 히트 신호를 수신하도록 상기 RIP메모리 수단에 결합되는 세트 입력과, 상기 디코드 및 재어수단에 결합되는 리세트 입력을 가지며, 상기 디코드 및 제어수단은, 상기 할당 사이클 동안에는 상기 쌍안정 수단을 초기상태로 스위치하도록 동작되고, 상기 업데이타 사이클동안에는 상기 히트 신호에 응답하여 상기 쌍안정 수다을 인에이블 시킴으로써 상기 쌍안정 수다이 상기 미리 규정된 상태 스위치되도록 동작하는 것을 특징으로 하는 캐쉬 유니트.
  9. 제 1 항에 있어서, 상기 캐쉬 유니트는, 상기 시스템 버스와 상기 제 1 단과, 상기 디코드 및 제어수단에 결합된 FIFO청취 수단을 구비하는 데, 상기 FIFO 청취 수단은, 상기 주메모리에 의해 확인되지 않은 다른 처리 유니트로 부터 상기 시스템 버스로 인가되는 각 메모리 기입 요구에 응답하여, 상기 업데이타 사이클 동안, 상기 디렉토리 기억수단 및 상기 RIP메모리 수단에 대한 각 메모리 기업요구의 상기 제1 및 제 2 어드레스수브를 기억함을 존재시키도록 함으로써, 상기 버스로부터 비동기적으로 발생된 요구들을 상기 쉬 유니트를 사이클링과 동기로 수신하도록 동작되는 것을 특징으로 하는 캐쉬 유니트.
  10. 제 2 항에 있어서, 상기 디렉토리 기억수단은, 복수의 우수 어드레스를 기억하기 위한 복수의 로케이션을 갖는 우수 디렉토리 메모리와, 복수의 기수어드레스를 기억하기 위한 복수의 로케이션을 갖는 기수 디렉토리 메모리를 포함하고, 상기 버퍼 메모리 수단은, 복수의 우수 어드레스의 각각에 관련되는 복수의 기억 로케이션을 갖는 우서 버퍼메모리와, 복수의 기수 어드레스의 각각에 관련되는 복수의 기억 로케이션을 갖는 기수 버퍼 메모리를 포함하며, 상기 RIP메모리 수단은, 상기 제 1 캐쉬단에 포함될 때에는, 상기 우수 디렉토리 메모리 및 상기 기수 디렉토리 메모리와 각각 관련되고, 상기 제 2 개쉬 단에 포함될 때에는, 상기 우수 버퍼 메모리 및 상기 기수 버퍼 메모리와 각각 관련되는 우수 RIP 메모리 및 기수 RIP메모리를 포함하는 것을 특징으로 하는 캐쉬 유니트.
  11. 비동기 시스템에 공동으로 결합된 복수의 처리 서브시스템 및 주 메모리를 구비하는데, 상기 각 처리 서브시스템은 그 처리 서브시스템에 의해 상기 시스템버스상에 전송된 메모리 요구에 응답하여 다수의 처리 유니트에 의한 고속 억세스를 코히어런트 주메모리에 제공하기 위한 캐쉬 유니트를 구비하며, 각 메모리 요구는 상기 처리 서브시스템중 하나에 의해 발생된 캐쉬 메모리 어드레스의 제1 및 제 2 어드레스부를 포함하고 있는 멀티프로세싱 시스템에 있어서, 상기 캐쉬 유니트는 기억 로케이션 군을 포함하는 복수의 레벨로 조직된 디렉토리 기억수단을 갖는데, 메모리 판독 요구의 상기 제 1 어드레스부를 기억하기 위한 각 장소는 그와 관련된 상기 복수의 처리 유니트중 하나에 의해 발생되고 상기 디렉토리 기억수단내의 각각의 다른 기억 로케이션 군은 상기 제 2 어드레스부의 다른 것에 의해 정의되는 제 1 캐쉬 단과 : 상기 디렉토리 기억수단에서처럼 상기 기억장소 그룹의 동수의 레벨과 상기 제 2 어드레스부의 다른 것에 의해 정의되는 데이타 기억수단 레벨내의 각각의 다른 기억장소 그룹으롤 조직된 데이타 기억수단과, 상기 버스, 상기 데이타 기억 수단 및 상기 처리 유니트에 결합되어 상기 데이타 기억수단에 기업되어 상기 요구에 응답하여 상기 처리 유니트로 전송될 데이타를 수신하기 위한 입력데이타 레지스터 수단과, 상기 제 2 어드레스부의 다른것에 의해 정의되는 복수의 기억 로케이션을 갖는 처리판독(RIP)메모리 수단을 포함하는 제 2 캐쉬 단과 : 상기 디렉토리 기억수단, 상기 RIP메모리 수단, 상기 데이타 기억수단, 상기 입력 데이타 레지스터 수단에 결합되어 상기 신호의 어떤것에 의해 지정된 상기 RIP메모리 수단에 그 장소를 두기 위한 신호를 발생하도록 상기 데이타 기억수단에 기억되지 않은 데이타와 사전에 할당된 데이타 기억 장소를 식별하기 위한 소정의 상태의 상기 제 2 어드레스부에 대하여 상기 복수의 처리장치중 상기 것으로부터 수신된 각 요구에 응답하여 할당 사이클동안 동작되는 디코드 및 제어수단과 : 상기 RIP메모리수단, 상기 디코드 및 제어수단에 결합되어 상기 미리 할당된 데이타 기억장소의 데이타 내용의 일부가 동일 데이타 기억장소에 기억될 요구데이타의 수신전에 갱신되고 있음을 상기 RIP메모리 수단이 알릴때 상기 디코드 및 제어수단에 의해 상기 소정의 상태로 절환하도록 조절되는 제어수단을 구비하는데, 상기 제어수단은 상기 요구된 데이타의 가장 최근에 코히어런트벼전을 상기 처리 유니트의 상기 것에 전송하기 위하여 제 2 반부의 버스 사이클동안 상기 압력 데이터 레지스터 수단과 상기 데이타 기억수단을 선택적으로 조절하도록 동작되는 것을 특징으로 하는 멀티프로 세싱 시스템.
  12. 제11항에 있어서, 상기 제 1 캐쉬단은 상기 제 2 어드레스부의 다른것에 의해 정의되는 복수의 기억 장소를 포함하는 제 2 반부 버스 사이클 처리(SIP)메모리수단을 아울러 포함하며, 상기 디코드 및 제어수단은 상기 SIP메모리 수단에 결합되고, 미리 할당되었던 상기 데이타 기억장소를 식별하기 위하여 상기 소정의 상태에서 상기 제 2 어드레스부에 의해 특정된 상기 SIP메모리 수단에 그 기억장소를 위치시키기 위한 신호를 발생하도록 상기 데이타기억수단에 기억되지 않은 데이타에 대하여 상기 복수의 처리 유니트중 하나로부터 수신된 상기 각 요구에 응답하여 상기 할당 사이클 동안 동작되멸, 상기 디코드 및 제어수단은 캐쉬 기억부내의 상기 미리 할당된 장소로부터 상기 다른 처리 장치로의 데이타 전송을 금지하도록 상기 처리 유니트중 다른 하나로부터의 메모리 요구에 응답하여 발생된 차후의 할당 사이클동안 판독되어 나온 상기 장소의 내용에 응답하여 동작함으로써 상기처리 유니간의 데이타 간섭성을 유지하도록 하는 것을 특징으로 하는 멀티프로세싱 시스템.
  13. 제12항에 있어서, 상기 디코드 및 제어수단으로부터의 상기 신호는 메모리 판독 요구가 처리중에 있다는 것을 지시하는 신호와 함께 상기 장소가 미리 할당되었던 레벨을 특정하도록 코드화된 레벨수 신호를 기억하도록 상기 할당 사이클동안 상기 캐쉬 어드레스의 상기 제 2 어드레스부에 의해 특정된 상기 SIP메모리 수단내의 상기 장소를 조절하는 것을 특징으로 하는 캐쉬 유니트.
  14. 제13항에 있어서, 상기 디코드 및 제어수단은 상기 SIP메모리 수단과 상기 발생용 수단에 결합된 프로그래가능한 논리 배열(PLA)회로 수단을 구비하는 데, 상기 PLA회로수단은 상기 다른 처리 유니트로부터의 상기 메모리 요구, 상기 레벨 수 신호 및 상기 메모리 요구가 상기 전송을 금지하도록 출력 히트제어 신호를 발생하도록 처리중임을 지시하는 상기 신호에 응답하여 발생된 상기 복수의 히트 신호 사이의 일치를 검출하자마자 동작되는 것을 특징으로하는 캐쉬 유니트.
  15. 제11항에 있어서, 상기 RIP메모리는 상기 디렉토리 기억수단에서 처럼 상기 기억장소 그룹의 도수의 레벨로 조직되며, 각 기억장소는 적어도 하나의 비트 위치를 포함하고, 상기 신호는 상기 소정의 상태를 나타내는 신호를 기억하도록 상기 할당 사이클동안 상기 신호의 어떤것에 의해 특정된 상기 비트 기억장소와 상기 캐쉬 어드레스의 상기 제 2 어드레서부를 조절하는 것을 특징으로 하는 캐쉬 유니트.
  16. 제15항에 있어서, 상기 디코드 및 제어수단은 상기 RIP메모리 수단 및 상기 발생용 수단에 결합된 프로그램가능한 논리 배열(PLA)회로수단을 구비하는데, 그 PLA회로 수단은 상기 소정의 상태를 지시하는 상기 신호를 기억하도록 상기 RIP메모리 수단을 조절하기 위한 히트 신호와 함께 복수의 히트 수 신호를 발생하도록 상기 복수의 히트 신호에 응답하며, 상기 갱신 사이클 동안의 상기 RIP메모리 수단은 상기 제어 수단을 상기 소정의 상태로 절환하기 위하여 상기 신호를 판독 해내도록 동작하는 것을 특징으로하는 캐쉬 유니트.
  17. 제16항에 있어서, 상기 제어수단은, 상기데이타 기억수단에 결합된 출격과, 상기 신호를 수신하도록 상기 RIP메모리 수단에 결합된 세트 입력과, 상기 디코드 및 제어수단에 결합된 리세트입력을 갖는 쌍안정 수단을 포함하는데, 상기 디코드 및 제어수단은, 상기 할당 사이클 동안에는 상기 쌍안정 수단이 초기 상태로 스위치 되도록 동작하고, 상기 업 데이타 사이클 동안에는 상기 신호에 응답하여, 상기 쌍안정 수단이 상기 규정된 상태로 스위치되도록 동작되는 것을 특징으로하는 캐쉬 유니트.
  18. 제11항에 있어서, 상기 캐쉬 유니트는, 상기 시스템 버스와 상기 제 1 단과, 상기 디코드 및 재어수단에 결합된 FIFO정취수단을 구비하는데, 상기 FIFO청취 수단은, 상기 주메모리에 의해 확인되지 않은 다른 처리 유니트로부터 상기 시스템 버스소 인가되는 각 메모리 기억 요구에 응답하여, 상기 업데이트 사이클 동안, 상기 디렉토리 기억수단 및 상기 RIP메모리 수단에 대한 각 메모리 기입 요구의 상기 제1 및 제2어드레스부를 기억함을 존재시키도록 함으로써, 상기 버스로부터 비동기적으로 발생된 요구들을 상기 캐쉬 유니트의 사이클링과 동기로 수신하도록 동작되는 것을 특징으로 하는 캐쉬 유니트.
  19. 제12항에 있어서, 상기 디렉토리 기억수단은, 복수의 우수 어드레스를 기억하기 위한 복수의 로케이션을 갖는 우수 디렉토리 이 수단은 캐쉬 할당 사이클동안 상기 프로세싱 유니트들중 한 유니트로부터 수신된 각 요구에 응답해서, 상기 데이타 기억수단에 데이타가 기억되어 있지 않은동안 신호를 생성하여 상기 RIP메모리 수단내의 상기 제 2 어드레스부에 의해 정해진 위치에 기설정된 상태로 배치시키고, 미리 할당된 데이타 기억위치를 식별해내며, 상기 RIP메모리 수단과 상기 디코드 및 제어수단에 결합된 제어수단을 구비하는데, 상기 제어수단은 사용되지 않은 할당된 시간 슬롯 간격과 일치하는 캐쉬 갱신 사이클동안 상기 디코드 및 제어수단에 의해 동작되며, 즉 상기 RIP메모리 수단이 신호를 전송했을 때 상기 기설정된 상태로 스위치하도록 동작되며, 미리 할당된 상기 데이타 기억 위치내의 내용이 상기와 동일한 데이타 위치에 기억된 요구 데이타를 수령하기 전의 코히어런시를 유지하게끔 갱신되며, 상기 제어수단은 상기 요구된 데이타의 최신 버전을 상기 메모리와, 복수의 기수 어드레스를 기억하기 위한 복수의 로케이션을 갖는 기수 디렉토리 메모리를 포함하고, 상기 버퍼메모리 수단은, 복수의 우수 어드레스의 각각에 관련되는 복수의 기억 로케이션을 갖는 우스 버퍼 메모리와, 복수의 기수 어드레스의 각각에 관련되는 복수의 기억 로케이션을 갖는기수 버퍼 메모리를 포함하며, 상기 SIP메모리 수단은, 상기 우수 디렉토리 메모리 및 상기 기수 디렉토리 메모리와 각각 관련되는 우수 SIP메모리와 기수 SIP메모리를 포함하고, 상기 RIP메모리 수단은, 상기 우수 버퍼 메모리 및 상기 기수 버퍼메모리와 각각 관련되는 우수 RIP메모리 및 기수 RIP메모리를 포함하는 것을 특징으로하는 캐쉬 유니트.
  20. 복수개의 데이타 처리 시스템들과 비동기 시스템버스에 공동으로 결합된 적어도 한개의 주메모리 서브시스템을 구비하고, 상기 각 데이타 처리 스시템이 복수개의 프로세싱 유니트들을 포함하고, 상기 각 프로세싱 유니트들을 어드레스를 갖는 데이타용 메모리 요구들을 생성하도록 동작하며, 상기 데이타 요구들을 수신하기 위해 상기 각 프로세싱 유니트에 결합된 파이프라인 캐쉬 메모리 서브시스템을 구비하는 멀티프로세싱 시스템에 있어서, 사기 캐쉬 서브시스템은 할당된 시간 슬롯 간격동안 상기 프로세싱 유니트들중 한 유니트의 요구 어드레스를 선택하기 우한 입력 선택수단과, 상기 입력 선택 수단에 결합된 제 1 파이프라인 캐쉬단을 구비하는 데, 상기 파이프라인 캐쉬단은 기억위치들 그룹을 포함하는 복수개의 레벨들로 구성된 디렉토리 기억수단을 포함하며, 각 위치에는 할당된 시간 슬롯 간격동안 상기 프로세싱 유니트들중 한 유니트에 의해 생성된 메모리 판독 요구의 제 1 어드레스부가 기억되고, 상기각 디렉토리기억 레벨들내의 각 위치 그룹은 상기 제 2 어드레스부들중 하나에의해 액세스되며, 데이타 기억 수단을 갖는 제 2 캐쉬 파이프라인단을 구비하는데, 상기 데이타 기억수단은 상기 디렉토리 기억수단에서와 같이 위치 그룹에 의해 동일한 레벨들로 구성되고, 상기 데이타 기억 레벨들내의 각 위치그룹은 연속시간 슬롯간격동안 상기 제 2 어드레스부들 중 한 어드레스부에 의해 액세스 가능하고 상기 데이타 내용을 상기 프로세싱 유니트들중 요청된 한 유니트에 전송시키며, 상기 제1 및 제 2 캐쉬단들 중 한 캐쉬단에 내장된 라인인 프로세스(RIP)메모리를 구비하는데, 상기 RIP메모리수단은 제 2 어드레스부들중 하나에 의해 액세스되는 위치를 복수개 가지며, 상기 디렉토리 기억수단, 상기 RIP, 메모리 수단 및 상기 데이타 기억수단에 결합된 디코드 및 제어수단을 구비하는데, 요구된 프로세싱 유니트에 전송하기 위해 상기 데이타 기억수단의 조건을 선택적으로 동작시키는 것을 특징으로 하는 멀티프로세싱 시스템.
  21. 제20항에 있어서, 상지 제 1 파이프라인 캐쉬단은 제 2 어드레스부들중 한 어드레스부에 의해 정해지는 위치를 다수개 갖는 제 2 하프 버스 사이클 인 프로세스(SIP)메모리 수단과, 상기 SIP메모리 수단에 결합된 상기 디코드 및 제어수단을 포함하는데, 상기 수단은 상기 할당 사이클동안 상기 복수개의 프로세싱 유니트들중 한 유니트로부터 수신된 각 요구에 응답하도록 동작하며, 즉 상기 데이타 기억수단내에 데이타가 기억되어 있지 않은 동안 신호를 생성하여 상기 SIP메모리 수단내의 상기 제 2 어드레스부에 의해 정해진 SIP메모리 수단내의 위치에 배치시키며, 미리 할당된 데이타 기억위치를 식별해내며, 상기 디코드 및 제어수단은 상기 프로세싱 유니트들중 다른 유니트로부터출력된 메모리 요구에 응답해서 발생된 다음 할당 사이클동안 판독된 상기 위치에 내용에 응답하여, 상기 캐쉬 기억 수단내의 미리 할당된 위치로부터 상기 다른 프로세싱 유니트로 데이타의 전송을 금지시키므로써 상기 복수개의 프로세싱 유니트들간의 데이타 코히어런시를 유지하는 것을 특징으로 하는 멀티프로세싱 시스템.
  22. 제21항에 있어서, 상기 디코드 및 제어수단의 출력신호들은 레벨을 규정하는 코드화 레벨번호 신호들을 기억하기 위해 SIP메모리 수단내의 위치를 상기 할당사이클 동안 상기캐쉬 어드레스의 제 2 어드레스부에 의해 규정하고, 상기 위치는 처리중의 메모리 판독요구를 지시하는 신호와 함께 미리 할당되는 것을 특징으로 하는 캐쉬서브시스템.
  23. 제22항에 있어서, 상기 디코드 및 제어수단은 상기 RIP메모리 수단과 상기 생성 수단에 결합된 프로그래머블 로직 어레이(PLA)를 포함하고, 상기 PLA회로 수단은 상기 다른 프로세싱유니트로부터의 메모리요구, 상기 레벨번호 신호들 및 상기 신호에 응답해서생성된 복수개의 히트신호들간의 일치가 검출될때 동작하여, 상기 메모리 판독요구가 상기 데이타 전송을 금지시키는 히트 출력제어신호를 생성하기 위해 처리중임을 알리는 것을 특징으로 하는 캐쉬 서브시스템.
  24. 제20항에 있어서, 상기 RIP메모리 수단은 상기 디렉토리 기억수단에서와 같이 위치그룹에 대해 동일 번호 레벨들고 구성되고, 상기 각 위치는 적어도 1비트 위치를 포함하며, 상기 신호들은 할당 사이클 동안 상기 신호들중 어떤 한신호와 상기 캐쉬어드레스의 제 2 어드레스부에 의해 규정된 상기 비트 위치에 기설정된 상태를 갖는 신호를 기억하게 하는 것을 특징으로 하는 캐쉬 서브시스템.
  25. 제24항에 있어서, 상기 디코드 및 제어수단은 상기 RIP메모리 수단과 상기 생성수단에 결합된 프로그래머블 로직 어레이(PLA)를 포함하고, 상기 PLA회로 수단을 상기 복수개의 히트 신호들에 응답해서 복수개의 히트 번호 신호들과 히트 신호를 함께 생성하게끔 동작하여, 상기 RIP메모리 수단이 상기 기설정된 상태를 나태는 상기 신호를 기억하고, 상기 갱신 사이클동안 상기 신호를 판독해서 상기 제어수단을 기설정된 상태로 스위치하게끔 동작하는 것을 특징으로 하는 캐쉬 서브시스템.
  26. 제25항에 있어서, 상기 제어수단은 사기 데이타 기억수단에 결합된 출력과, 상기 신호를 수신하기 위해 상기 RIP메모리수단에 결합된 세트입력과, 상기 디코드 및 제어수단에 결합된 리세트입력을 갖는 쌍안정 수단을 포함하고, 상기 디코드 및 제어수단은 상기 할당 사이클 동안 상기 쌍안정 수단을 초기상태로 동작시켜, 상기 쌍안정 수단이 상기 갱신 사이클 동안 상기 상호에응답해서 기설정된 상태로 스위치되는 것을 특징으로 하는 캐쉬 서브시스템.
  27. 제20항에 있어서, 상기 캐쉬 유니트는 상기 시스템비사, 상기 제 1 파이프라인 캐쉬단 및 상기 디코드 및 제어수단에 결합된 FIFO리스너 수단을 포함하는데, 상기 FIFO리스너수단은 다를 프로세싱유니트데 의해 상기 시스템에 공급되고 상기주메모리에 의해 수령된 각 메모리 기입 요구에 응답해서, 상기 갱신 사이클 동안 상기 디렉토리 기억수단과 상기 RIP메모리 수단에대한 각 메모리기입 요구의 제1 및 제 2 루분을 기억해서, 상기 비스로부터의 비동기적으로 생성된 수령신호와 상기 캐쉬 서브시스템의 사이클링을 동기화하는 것을 특징으로하는 캐쉬 서브시스템.
  28. 제20항에 있어서, 상기 디렉토리 기억수단은 복수개의 어드레스를 기억하기 위해 복수 위치를 갖는 우수 디렉토리 메모리와 복수개의 기수 어드레스를 기억하기 위해 복수위치를 갖는 기수 디렉토리 메모리를 포함하고, 상기 버퍼 메모리 수단은 복수개의 우수 어드레스들중 한 어드레스에 결합된 복수개의 기억 위치를 갖는 우수 버퍼메모리와 복수개의 기수 어드레스들중 한 어드레스에 결합된 복수개의 기억 위치를 갖는 기수 버퍼메모리를 포함하고, 상기 SIP메모리수단은 우수 SIP메모리와 상기 우수 디렉토리메모리와 상기 기수 디렉토리 메모리에 각기 결합된 기수 SIP메모리를 포함하고, 상기 RIP메모리 수단은 우수 RIP메모리와 상기 우수 버퍼 메모리와 상기기수 버퍼 메모리에 각기 결합된 기수 RIP메모리를 포함하는 것을 특징으로 하는 캐쉬 서브시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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