KR880014474A - 어드레스 고장처리용 캐쉬 메모리 장치 - Google Patents

어드레스 고장처리용 캐쉬 메모리 장치 Download PDF

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KR880014474A
KR880014474A KR1019880006358A KR880006358A KR880014474A KR 880014474 A KR880014474 A KR 880014474A KR 1019880006358 A KR1019880006358 A KR 1019880006358A KR 880006358 A KR880006358 A KR 880006358A KR 880014474 A KR880014474 A KR 880014474A
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제이. 바로우 조오지
더블유.킬리 제임스
엠. 나이비 쥬니어 체스터
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루이스 피 엘빈저
허니웰 뷸 인코포오레이티드
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Abstract

내용 없음

Description

어드레스 고장처리용 캐쉬 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 장치를 구비한 시스템의 블록도, 제2도는 본 발명에 따라 구성된 제1도의 중앙부 시스템중 하나에 대한 블록도, 제3도는 제2도의 파이프라인 단의 상세 회로도.

Claims (21)

  1. 제1 및 제2어드레스 부분을 갖는 각각의 메모리 요구의 처리 동안 탐지된 다른 형태의 어드레스 고장의 발생시 일치성을 유지하기 위한 회복성 캐쉬 메모리에 있어서, 디렉토리 기억장치를 포함하되, 상기 디렉토리 기억장치는, 상기 요구를 수신하기 위한 입력 레지스터 ; 상기 메모리 요구의 제1어드레스 부분에 대응하는 수를 기억하기 위한 단 그룹의 기억위치를 포함하며, 상기 디렉토리 메모리내의 각기 다른 그룹의 위치는 상기 제2어드레스 부분의 다른 하나에 의해 액세스 될 수 있도록 되어 있는 복수의 레벨 ; 제1형태의 어드레스 고장에 대한 탐지를 나타내기 위한 제1갯수의 에러신호 발생수단 ; 제2형태의 어드레스 고장의 탐지를 나타내기 위해 복수의 제2어드레스 에러신호를 발생하도록 작동되는 상기 입력 레지스터에 결합된 어드레스 검출수단 ; 상기 디렉토리 기억장치와 동수의 레벨인 상기 제2어드레스 부분에 의해 액세스 될 수 있는 그룹의 위치를 갖는 데이타 기억장치 ; 상기 디렉토리 메모리에 결합되어 상기 요구에 응답하여 상기 캐쉬 메모리에 의해 실행할 수 있는 다른 형태의 캐쉬 사이클을 나타내는 신호를 수신하고, 상기 데이타 기억장치가 정상 캐쉬 사이클의 연속 동작 동안 서서히 충진되는 반면, 계속된 캐쉬 동작으로 인한 캐쉬 일치성을 유지시키기 위해 상기 제1 및 제2어드레스 신호의 작용으로서 상기 디렉토리 메모리의 사이클 플러슁이 얻어짐을 나타내는 출력신호를 발생시키도록 상기 캐쉬 사이클 신호에 응답하는 프로그램 가능 제어회로를 구비하는 것을 특징으로 하는 캐쉬 메모리.
  2. 제1항에 있어서, 상기 메모리 시스템이 히트를 수신하기 위한 디렉토리 상기 기억장치 및 상기 어드레스 검출수단에 결합되어, 상기 메모리 요청에 응답하여 시작되는 후속 캐쉬 사이클 작동을 우회시키기 위해 적어도 하나의 혼성 캐쉬 에러신호를 발생하기 위한 상기 제1 및 제2어드레스 신호 결합시키는 히트 디코드 회로수단을 추가로 구비하는 것을 특징으로 하는 캐쉬 메모리.
  3. 제1항에 있어서, 상기 메모리는 디렉토리 클리어 수단 및 출력 논리수단을 추가로 포함하는데, 상기 디렉토리 클리어 수단은 상기 캐쉬 동작시 발생하는 복수의 다른 시스템 사건을 나타내는 신호를 수신 및 기억하고, 상기 출력 논리수단은 상기 디렉토리 메모리의 각각의 레벨, 상기 프로그램 가능회로 수단 및 상기 디렉토리 클리어 수단에 결합되어 상기 디렉토리 클리어 수단으로부터의 신호나 상기 제2프로그램 가능 제어회로 수단으로부터의 출력신호중 하나에 응답하여, 상기 각각의 레벨내의 상기 기억위치를 동시에 리세팅함으로서 상기 제1어드레스 부분을 무효로 함에 의해서 상기 디렉토리 메모리는 플러슁하는 것을 특징으로 하는 캐쉬 메모리.
  4. 제3항에 있어서, 상기 복수의 사건이 동작에서의 타임아웃, FIFO 오버플로우 사이클 및 제3파티버스 에러를 포함하는 것을 특징으로 하는 캐쉬 메모리.
  5. 제1항에 있어서, 상기 프로그램 가능 제어회로 수단은 제1 및 제2클록식 프로그램 가능 논리 배열(PLA)회로를 포함하는데, 상기 제1PLA회로는 상기 다른 형태의 캐쉬 사이클을 나타내는 신호를 수신하도록 결합되어, 상기 캐쉬 메모리에 의해 실행되는 캐쉬 사이클의 형태를 나타내기 위한 복수의 신호를 발생시키고, 상기 제2PLA회로는 상기 제1PLA회로에 결합되어 캐쉬 일치성을 유지하도록 상기 디렉토리 메모리가 상기 제1 및 제2어드레스 에러신호에 의해 플러슁되는지 여부를 나타내기 위한 출력신호를 발생하는 것을 특징으로 하는 캐쉬 메모리.
  6. 제5항에 있어서, 상기 다른 형태의 사이클은 CPU판독 사이클, 디렉토리 할당 사이클, 록노사이클, 갱신 사이클 및 메모리 제2하프 버스 사이클을 포함하는 것을 특징으로 하는 캐쉬 메모리.
  7. 제1항에 있어서, 상기 메모리는 상기 디렉토리 메모리에 결합된 할당 해지 회로 수단 및 상기 할당 해지 회로수단에 결합되어 다른 형태의 제2동작 사이클 및 다른 형태의 에러 상태의 발생을 나타내는 신호를 수신하기 위한 프로그램가능 제어회로 수단을 추가로 포함하는데, 상기 제어회로 수단은 소정 형태의 제2버스 사이클 동안 상기 에러 상태중 임의의 한 에러 발생을 탐지하고, 상기 할당 해지 회로수단으로 하여금 상기 캐쉬 메모리 일치성을 유지하기 위해서 상기 메모리 요구의 초기처리의 한 부분으로서 할당된 상기 제2하프 버스 사이클의 실행시 상기 디렉토리 메모리 기억위치의 부적당한 한 상태에 리세트 하도록 야기시키는 것을 특징으로 하는 캐쉬 메모리.
  8. 복수의 처리부 시스템 및 메인 메모리를 구비하고 각각의 처리부 시스템은 상기 처리 시스템에 의해 상기 시스템 버스에 전달된 메모리 요구에 응답하여 메인 메로리의 일치성을 유지하기 위해 다수의 처리 유니트에 의해 고속의 액세스를 제공하기 위한 캐쉬 메모리를 포함하며, 상기 메모리 요구는 상기 처리부 시스템중 하나에 의해 발생된 캐쉬 메모리의 제1 및 제2어드레스 부분을 포함하는 다중처리 시스템에서, 상기 캐쉬 메모리는, 상기 각각의 요구를 수신하기 위한 입력 레지스터 ; 일단의 기억 위치를 포함하는 복수의 레벨로 구성되어, 상기 각각의 위치는 상기 각각의 위치와 관련하여 상기 처리 유니트중 하나에 의해 발생된 메모리 판독 요구의 제1어드레스 부분과 상기 제2어드레스 부분의 다른 하나에 의해 형성된 상기 디렉토리 기억장치의 각기 다른 그룹의 위치를 기억하고, 상기 디렉토리 기억장치는 상기 기억된 제1어드레스 부분과 상기 요구의 제1부분 사이에 순수한 비교를 나타내기 위한 복수의 히트 신호 및 제1형태의 어드레스 고장의 탐지를 나타내기 위한 제1복수의 에러신호를 발생시키는 장치를 포함하는 디렉토리 기억장치 ; 상기 입력 레지스터에 결합되어 제2형태의 어드레스 고장의 탐지를 나타내기 위한 복수의 제2어드레스 에러신호를 발생하도록 동작하는 어드레스 검사수단 ; 상기 디렉토리 메모리에 결합되어 상기 요구에 응답하여 상기 캐쉬 메모리에 의해 실행될 수 있는 다른 형태의 캐쉬 사이클을 나타내는 신호를 수신하는 제1프로그램 가능 제어회로 수단을 포함하는 제1캐쉬단과, 상기 제2어드레스 부분의 다른 하나에 의해 형성된 상기 데이터 기억 레벨내의 상기 디렉토리 기억장치와 각기 다른 그룹의 위치와 같은 상기 그룹의 위치와 동수의 레벨로 구성된 데이타 기억장치 ; 상기 디렉토리 메모리 및 상기 제1프로그램 가능회로 수단에 결합되어, 상기 제2의 동작시 제1 및 제2어드레스 에러신호의 작용에 따라 상기 디렉토리 메모리의 플러슁이 어떤 사이클에서 발생되는지를 나타내는 다수의 출력신호를 발생시키는 상기 제1프로그램 가능 회로수단으로부터의 신호에 응답하여, 상기 데이타 기억장치가 순수한 비교가 없음을 나타내는 신호를 발생하기 위한 상기 수단에서 연속적인 정상 사이클을 통해서 서서히 충진되는 반면 계속된 캐쉬 동작에서 나타내는 캐쉬 일치성을 유지하는 제2프로그램 가능 수단을 포함하는 제2캐쉬수단을 구비하는 것을 특징으로 하는 다중처리 시스템.
  9. 제8항에 있어서, 상기 캐쉬 메모리의 상기 제2단은 상기 히트 및 제1 및 제2어드레스 에러신호를 수신하기 위한 상기 디렉토리 기억장치 및 상기 어드레스 검출수단에 결합되어 히트 디코드 회로수단을 추가로 포함하는데, 상기 히트 디코드 회로수단은 상기 메모리 요구에 응답하여 시작되는 투수 캐쉬 사이클 동작을 우회시키기 위해 적어도 한 성분의 캐쉬 에러신호를 발생하기 위한 상기 제1 및 제2어드레스 신호를 합성하는 것을 특징으로 하는 다중처리 시스템.
  10. 제8항에 있어서, 상기 캐쉬 메모리의 상기 제1단은 디렉토리 클리어 수단 및 출력 논리수단을 추가로 포함하는데, 상기 디렉토리 클리어 수단은 상기 캐쉬 동작시 발생하는 복수의 다른 시스템 사건을 나타내는 신호를 수신 및 기억하고, 상기 출력 논리수단은 상기 디렉토리 메모리의 각각의 레벨, 상기 프로그램 가능 회로 수단 및 상기 디렉토리 클리어 수단에 결합되어 상기 디렉토리 클리어 수단으로부터의 신호나 상기 제2프로그램 가능 제어회로 수단으로부터의 출력신호중 하나에 응답하여, 상기 각각의 레벨내의 상기 기억 위치를 동시에 리세팅함으로서 상기 제1어드레스 부분을 무효로 함에 의해 상기 디렉토리 메모리를 풀러슁하는 것을 특징으로 하는 다중처리 시스템.
  11. 제1항에 있어서, 상기 캐쉬 메모리 상기 복수의 사건은 동작에서의 타임아웃, FIFO 오버플로우 사이클 및 제3파티 버스 에러를 포함하는 것을 특징으로 하는 다중처리 시스템.
  12. 제8항에 있어서, 상기 캐쉬 메모리의 상기 제1 및 제2프로그램 가능 제어회로 수단은 각각 제1 및 제2클록식 프로그램 가능 논리 배열(PLA)회로를 포함하는데, 상기 제1PLA회로는 다른 형태의 캐쉬 사이클 및 제1단 동작에 대한 시간 간격을 형성하는 타이밍 신호를 나타내는 신호를 수신하도록 접속되어 상기 캐쉬 메모리에 의해 실행되는 캐쉬 사이클의 형태를 나타내기 위한 복수의 신호를 발생하고, 상기 제2PLA회로는 제2단 동작에 대한 연속 간격을 형성하는 타이밍 신호를 수신하도록 상기 제1PLA회로에 결합되어, 상기 디렉토리 메모리가 고레벨의 실행을 유지하는 방식으로 캐쉬 일치성을 유지하기 위해 상기 제1 및 제2어드레스 에러신호의 발생시의 상기 연속 간격동안 플러슁되는지 여부를 나타내기 위해 상기 수의 출력신호를 발생시키는 것을 특징으로 하는 다중처리 시스템.
  13. 제12항에 있어서, 상기 캐쉬 메모리의 상기 다른 형태의 사이클은 CPU판독 사이클 디렉토리 할당 사이클, 록노사이클, 갱신 사이클 및 메모리 제2하프 버스 사이클을 포함하는 것을 특징으로 하는 다중처리 시스템.
  14. 제8항에 있어서, 상기 캐쉬 메모리의 상기 제1단은 상기 디렉토리 메모리에 결합된 할당 해지 회로수단 및 상기 할당 해지 회로수단에 결합되어 다른 형태에 제2동작 사이클 및 다른 형태의 에러상태의 발생을 나타내는 신호를 수신하기 위한 프로그램 가능 제어회로 수단을 포함하는데, 상기 제어회로 수단은 소정 형태의 제2버스 사이클 동안 상기 에러상태중 임의의 한 에러발생을 탐지하고, 상기 할당 해지 회로수단으로 하여금 상기 캐쉬 메모리 일치성을 유지하기 위해서 상기 메모리 요구의 초기 처리의 한 부분으로서 할당된 상기 제2하프 버스 사이클의 실행시 상기 디렉토리 메모리 기억위치의 부적당한 한 상태에 리세트 하도록 야기시키는 것을 특징으로 하는 다중처리 시스템.
  15. 복수의 데이터 처리부 시스템과 비동기식 시스템 버스에 공통으로 결합한 최소한 하나의 메인 메모리부 시스템을 구비하는 다중처리 시스템으로서, 각 데이타 처리 세부시스템은 복수의 처리 유니트를 포함하고, FIFO 버퍼부 시스템은 상기 시스템 버스에 결합하며, 파이프라인 캐쉬 메모리부 시스템은 상기 처리 유니트와 상기 FIFO 버퍼부 시스템에 결합하고, 각 처리 유니트는 상기 캐쉬부 시스템의 데이타를 갱신 및 대체하기 위해 상기 캐쉬부 시스템에 요구들을 발생시키기 위한 데이타와 상기 FIFO에 대해 상기 캐쉬부 시스템을 응답하는 메모리를 발생시키도록 작동하며, 각 요구가 어드레스를 포함하는 다중처리 시스템에 있어서, 캐쉬부 시스템은 미리 할당된 시간 슬롯 인터벌 동안 상기 처리 유니트부 시스템중 하나로부터 요구 어드레스를 선택하기 위한 입력선택 수단과 ; 상기 입력 선택수단에 결합된 제1파이프라인 캐쉬단을 구비하는데, 상기 파이프단은 상기 각 요구를 수용하기 위해 입력 레지스터와 ; 기억 할당 그룹을 포함하는 복수의 레벨로 형성된 디렉토리 기억장치로서, 메모리 판독 요구의 상기 제1어드레스부를 기억시키기 의한 각 할당은 유니트들 사이에 결합된 상기 다수의 처리 유니트들 중 하나에 의해 발생되고, 디렉토리 레벨내의 각각 다른 할당 그룹은 상기 제2어드레스부들 중 다른 하나에 의해 형성되며, 상기 디렉토리 기억은 상기 기억된 제1어드레스부와 제1어드레스 고장형태의 검출을 지시하기 위해 상기 요구와 제1복수의 에러신호들의 제2어드레스부 사이에 확실한 비교를 지시하도록 복수의 히트신호들을 발생시키기 위한 수단을 포함하는 디렉토리 기억부와 ; 상기 입력 레지스터에 결합된 어드레스 검사수단으로서, 제2어드레스 고장형태의 검출을 지시하도록 제2복수의 어드레스 에러신호들을 발생시키기 위해 작동하는 어드레스 검사수단과 ; 상기 디렉터리 메모리와 상기 요구들에 응답하여 상기 캐쉬 메모리에 의해 실행 가능한 캐쉬 사이클의 여러 형태들을 지시하는 신호들을 수신하기 위해 결합된 제1프로그램 가능한 제어회로 수단을 포함하고, 제2캐쉬 파이프라인단은 상기 데이타 기억 레벨이 상기 제2어드레스부중 상이한 하나에 의해 형성된 내에 각각의 상이한 할당 그룹과 상기 디렉토리 기억부에서와 같은 다수의 상기 할당 그룹의 레벨로 형성된 데이타 기억장치와 ; 상기 디렉토리 기어와 상기 제1프로그램 가능한 회로수단에 결합한 제2프로그램 가능한 회로수단으로서, 상기 제1프로그램 가능한 회로수단으로부터 사이클이 상기 디렉토리 기억장치의 플싱인 것을 지시하는 다수의 출력신호를 발생시킬 때까지 상기 데이타 기억부가 상기 순수한 비교가 없음을 나타내는 신호를 발생시키기 위해 상기 수단에서 연속적인 정상 사이클을 통해 서서히 재충진될 동안 연속적인 작동을 초래하는 캐쉬 일치성을 유지하기 위해 상기 제1 및 제2어드레스 에러신호들의 기능으로서 발생하도록 신호에 응답하는 제2프로그램 가능한 회로수단을 구비하는 것을 특징으로 하는 다중처리 시스템.
  16. 제15항에 있어서, 상기 캐쉬부 시스템의 상기 제2단은 상기-하트 및 제1 및 제2어드레스 에러신호를 수신하기 위한 상기 디렉토리 기억장치 및 상기 어드레스 검출수단에 결합된 히트 디코드 회로수단을 추가로 포함하는데, 상기 히트 디코드 회로수단은 상기 메모리 요구에 응답하여 시작되는 후수 캐쉬 사이클 동작을 우회시키기 위해 적어도 한 성분의 캐쉬 에러신호를 발생하기 위한 상기 제1 및 제2어드레스 신호를 합성하는 것을 특징으로 하는 다중처리 시스템.
  17. 제15항에 있어서, 상기 캐쉬부 시스템의 상기 제1단은 디렉토리 클리어 수단 및 출력 논리수단을 추가로 포함하는데, 상기 디렉토리 클리어 수단은 상기 캐쉬 동작시 발생하는 복수의 다른 시스템 사건을 나타내는 신호를 수신 및 기억하고, 상기 출력 논리수단은 상기 디렉토리 메모리의 각각의 레벨, 상기 프로그램 가능 회로수단 및 상기 디렉토리 클리어수단에 결합되어 상기 디렉토리 클리어 수단으로부터의 신호나 상기 제2프로그램 가능 제어회로 수단으로부터의 출력 신호 중 하나에 응답하여, 상기 각각의 레벨내의 상기 기억 위치를 동시에 리세팅함으로서 상기 제1어드레스 부분을 무효로 함에 의해 상기 디렉토리 메모리를 플러슁하는 것을 특징으로 하는 다중처리 시스템.
  18. 제17항에 있어서, 상기 복수의 사건은 동작에서의 타임 아웃, FIFO 오버플로우 사이클 및 제3파티버스 에러를 포함하는 것을 특징으로 하는 다중 처리 시스템.
  19. 제15항에 있어서, 상기 캐쉬부 시스템의 상기 제1 및 제2프로그램 가능 제어회로 수단은 각각 제1 및 제2클록식 프로그램 가능 논리배열(PLA)회로를 포함하는데, 상기 제1PLA회로는 다른 형태의 캐쉬 사이클 및, 제1단 동작에 대한 시간 간격을 형성하는 타이밍 신호를 나타내는 신호를 수단하도록 접속되어 상기 캐쉬 메모리에 의해 실행되는 캐쉬 사이클의 형태를 나타내기 위한 복수의 신호를 발생하고, 상기 제2PLA회로는 제2단 동작에 대한 연속 간격을 형성하는 타이밍 신호를 수신하도록 상기 제1PLA회로에 결합되어, 상기 디렉토리 메모리가 고레벨의 실행을 유지하는 방식으로 캐쉬 일치성을 유지하기 위해 상기 제1 및 제2어드레스 에러신호의 발생시의 상기 연속 간격 동안 플러쉬되는지 여부를 나타내기 위해 상기 수의 출력신호를 발생시키는 것을 특징으로 하는 다중 처리 시스템.
  20. 제19항에 있어서, 상기 다른 형태의 사이클은 CPU판독 사이클 디렉토리 할당 사이클, 록노사이클, 갱신 사이클 및 메모리 제2하프 버스 사이클을 포함하는 것을 특징으로 하는 다중처리 시스템.
  21. 제15항에 있어서, 상기 캐쉬부 시스템의 상기 메모리는 상기 디렉토리 메모리에 결합된 할당 해지 회로수단 및 상기 할당 해지 회로수단에 격합되며 다른 형태의 제2동작 사이클 및 다른 형태의 에러형태의 발생을 나타내는 신호를 수신하기 위한 프로그램 가능 제어회로 수단을 추가로 포함하는데, 상기 제어회로 수단은 소정 형태의 제2버스 사이클 동안 상기 에러 상태중 임의의 한 에러발생을 탐지하고, 상기 할당 해지 회로 수단으로 하여금 상기 캐쉬 메모리 일치성을 유지하기 위해서 상기 메모리 요구의 초기 처리의 한 부분으로서 할당된 상기 제2하프 버스 사이클의 실행시 상기 디렉토리 메모리 기억위치의 부적당한 한 상태에 리세트하도록 야기시키는 것을 특징으로 하는 다중처리 시스템.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880006358A 1987-05-28 1988-05-28 어드레스 고장처리용 캐쉬 메모리장치 KR920007276B1 (ko)

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