JPH05334170A - デュアルポートメモリ用制御回路 - Google Patents

デュアルポートメモリ用制御回路

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JPH05334170A
JPH05334170A JP4112597A JP11259792A JPH05334170A JP H05334170 A JPH05334170 A JP H05334170A JP 4112597 A JP4112597 A JP 4112597A JP 11259792 A JP11259792 A JP 11259792A JP H05334170 A JPH05334170 A JP H05334170A
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JP
Japan
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entry
control circuit
port
memory
bit
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Application number
JP4112597A
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Inventor
Bahador Rastegar
ラステガー バハドール
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 装置のスヌープポート上でキャッシュヒット
が発生する場合にキャッシュタグメモリ内にスヌープ有
効ビットをリセットさせる回路を提供する。 【構成】 デュアルポートキャッシュタグメモリに使用
する制御回路が、ポートのうちの一つを介してアドレス
されるエントリに対するスヌープ有効ビット２０をリセ
ットするために使用される。この様なポートは、メイン
メモリバスをスヌープし、メインメモリバスへの書込み
動作期間中にこの様なポートに対するキャッシュタグヒ
ットが、スヌープ有効ビットがリセットされるべきであ
ることを表わす。信号伝搬遅延に起因して発生すること
のあるスヌープ有効ビットのリセットにおけるエラーを
回避するために、本制御回路は、予め選択した内部的遅
延期間の後にのみスヌープ有効ビットをリセットする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路メモリ
装置に関するものであって、更に詳細には、スヌープ有
効ビットを使用するデュアルポートキャッシュタグメモ
リにおいてデータの不正確な書込みを防止する回路及び
方法に関するものである。
【０００２】
【従来の技術】コンピュータシステムにおいて使用され
る一つのタイプのメモリはキャッシュメモリである。こ
れは、中央プロセサとメインシステムメモリとの間にお
いてシステム内に存在する比較的小型で且つ高速のメモ
リである。キャッシュメモリは、システムメモリからキ
ャッシュされたデータを格納するためのデータメモリフ
ィールドを有すると共に、データキャッシュ内に格納さ
れたデータに対応するアドレスを格納するためのタグメ
モリフィールドを有している。
【０００３】例えば、本願出願人に譲渡されている発明
者Ａ． Ｄａｌｙ及びＲ． Ｔｕｔｔｌｅの「デュアル
ポートキャッシュタグメモリ（ＤＵＡＬ−ＰＯＲＴ Ｃ
ＡＣＨＥ ＴＡＧ ＭＥＭＯＲＹ）」という名称の１９
９０年１月３１日付で出願した米国特許出願第４７３，
３２９号に記載される如く、幾つかのキャッシュタグメ
モリ装置は、非同期的にメモリアレイをアクセスするこ
とが可能な二つのポートを有している。特にキャッシュ
タグメモリとして使用するために構成された装置におい
ては、データポートのうちの一つがアレイ内のエントリ
の単一ビットに対してデータを書込むことが可能であ
る。このビットは、当該技術分野においては、「スヌー
プ有効ビット」として知られており、且つローカルプロ
セサキャッシュメモリの内容がコンピュータシステムに
おけるどこか他の所で発生する処理により無効とされて
いることを表わすために使用される。システム内の別の
プロセサ又はその他の装置がローカルプロセサキャッシ
ュ内に格納されているメモリ位置へデータを書込む場合
には、そのエントリはもはやカレントなものではない。
従って、そのエントリに対するスヌープ有効ビットをゼ
ロへリセットすることにより、そのエントリは無効なも
のとして印が付けられる。
【０００４】上述した特許出願により使用されるような
構成においては、エントリに対するスヌープ有効ビット
は、メインメモリバスをスヌープ即ち偵察するポートに
よってのみ０へリセットさせることが可能であり、且つ
一度リセットされると、そのエントリが後に新たな値で
再ロードされるまで、再度１の値へセットすることは不
可能である。従って、エントリの無効化は不可逆的動作
である。無効化が不正確に発生すると、有効なキャッシ
ュエントリが無効なものとして印が付けられ、次にこの
様なエントリが参照される場合にキャッシュミスを発生
させる。
【０００５】上掲した特許出願に記載される如く、より
幅広のエントリを与えるためにキャッシュタグメモリチ
ップが接続される場合、一致を表わす信号がチップ間で
通信されねばならない。この信号が寄生容量によりスヌ
ープビット無効化回路に到達することが遅延される場合
には、そのスヌープ有効ビットは誤って０へリセットさ
れる場合がある。従って、スヌープ有効ビットが誤って
０へリセットされることがないことを確保するデュアル
ポートキャッシュタグメモリ用制御回路を提供すること
が所望されている。更に、この様な制御回路が製造が容
易であり、且つメモリ用のメモリサイクルに対し複雑性
を付加するようなものでないことが望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、装置のスヌ
ープポート上でキャッシュヒットが発生する場合にキャ
ッシュタグメモリ内にスヌープ有効ビットをリセットさ
せる回路を提供することである。本発明の別の目的とす
るところは、構成が簡単で且つ複雑なサイクルタイミン
グを必要とすることのないその様な回路を提供すること
である。本発明の更に別の目的とするところは、装置に
対するメモリサイクルへ外部的に見られる複雑性を付加
するものではなく且つ二つ又はそれ以上のメモリサイク
ルが一体的に使用される場合にサイクル時間を増加させ
ることのないその様な回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、デュア
ルポートキャッシュタグメモリと共に使用する制御回路
が、ポートのうちの一つを介してアドレスされたエント
リに対するスヌープ有効ビットをリセットするために使
用される。この様なポートは、メインメモリバスをスヌ
ープ即ち偵察し、且つメインメモリバスへの書込み動作
期間中にこの様なポートに対するキャッシュタグヒット
はそのスヌープ有効ビットをリセットすべきであること
を表わす。信号伝搬遅延のために発生することのあるス
ヌープ有効ビットをリセットする場合のエラーを回避す
るために、本制御回路は、予め選択した内部的遅延期間
の後にのみスヌープ有効ビットをリセットする。
【０００８】
【実施例】図１は、本発明のパリティチェック方法を使
用するのに適したキャッシュタグメモリのブロック図で
ある。好適実施例の装置１０は、コンピュータキャッシ
ュシステムに使用するのに適したデュアルポートキャッ
シュタグメモリである。この装置は、該メモリ内の各エ
ントリに対し、スヌープ（ｓｎｏｏｐ）有効ビットと呼
ばれる１個のビットを有している。このスヌープ有効ビ
ットは、ローカルプロセサ以外のシステム内の別の装置
がキャッシュ内に格納されているメモリ位置へデータを
書込む場合には、エントリが有効なものではないことを
表わすためにリセットされる。この様なキャッシュタグ
メモリの付加的な詳細、及びマルチプロセサコンピュー
タシステムにおいてのその使用状態については、上掲し
た米国特許出願第４７３，２３９号に記載されている。
【０００９】本装置１０はメモリアレイ１２を有してい
る。好適実施例においては、メモリアレイ１２は１２ビ
ット幅であるが、当業者にとって明らかな如く、本発明
の原理に基づいて種々の寸法のアレイ１２を使用するこ
とが可能である。
【００１０】好適実施例においては、９ビットのタグデ
ータ１４がアレイ内の各エントリに対して格納されてい
る。アレイ１２内の各エントリは、更に、有効ビット１
６と、パリティビット１８と、スヌープ有効ビット２０
とを有している。
【００１１】有効ビット１６は、全メモリアレイ１４を
リセットするためにシステムにより使用される。有効ビ
ットフィールド１６においてエントリが０の値を有する
場合には、そのエントリは無効であると考えられる。当
該技術分野において公知の原理に従い、全メモリアレイ
１２のクリア動作は、該アレイ内の全てのエントリに対
し有効ビット１６の全てを同時的にリセットすることに
より達成され、その際に単一のメモリサイクルにおいて
全てのキャッシュエントリを無効化させる。この動作
は、しばしば、「フラッシュクリア」と呼ばれる。メモ
リがクリアされると、タグデータフィールド１４内のど
のメモリ位置もリセットされることはない。
【００１２】図１の構成において、メモリアレイ１２は
デュアルポートメモリである。このことは、それが、二
つの異なったポートにより同時的に且つ非同期的にアク
セスすることが可能であることを意味している。ポート
Ａはローカルプロセサへ接続されており、且つローカル
プロセサによりアドレスされて、アクセスされるべきメ
モリ位置がキャッシュメモリ内に含まれているか否かを
判別する。ポートＢはシステムバスへ接続されており、
且つシステムバス上に書込まれるデータを「スヌープ」
するために装置１０により使用される。
【００１３】ローカルプロセサによりアクセスされてい
るアドレスがデータキャッシュ内に含まれるものである
か否かを判別するために、ローカルアドレスの最小桁ビ
ットが、当該技術分野において公知の如く、メモリアレ
イ１２のポートＡへ印加される。アレイ１２内へインデ
ックスするために使用される最小桁アドレスビットの数
はアレイ１２内のエントリ数により決定される。一つの
エントリがポートＡ最小桁アドレスビットによりアドレ
スされると、タグデータフィールド１４はデータキャッ
シュ（不図示）内の対応する位置に格納されているアド
レス位置の最大桁ビットを有している。これらの最大桁
ビットは信号線２２上にメモリアレイ１２から読出さ
れ、且つ比較器２４においてポートＡアドレスの最大桁
ビットと比較される。ポートＡアドレスの最大桁ビット
が信号線２２上のデータと一致する場合には、ポートＡ
上でアドレスされるメモリ位置のデータが現在装置１０
に対応するデータキャッシュ内に存在している。この様
な一致が存在するか否かの表示は信号線２６上に発生さ
れる。有効ビット１６又はスヌープ有効ビット２０の何
れかが０の値を有する場合には、そのエントリは無効で
ある。
【００１４】システムバスから供給されるポートＢを介
して装置１０へ供給されるアドレスに対しても同一の処
理が行なわれる。ポートＢアドレスの最小桁ビットがメ
モリアレイ１２へ印加され、且つ対応するタグデータフ
ィールド１４が信号線２８上に読出される。信号線２２
における場合と同様に、信号線２８はタグデータフィー
ルド１４内のビット数＋有効ビット、パリティビット及
びスヌープ有効ビットに等しい個別的なラインの数を表
わしている。信号線２８上の値は、比較器３０におい
て、ポートＢアドレスの最大桁ビットと比較され、且つ
一致が見付かったか否かを表わす信号が信号線３２上に
発生される。前と同様に、タグデータフィールド１４の
内容に拘わらず、有効ビット又はスヌープ有効ビットの
何れかが０の値を有する場合には一致の信号が発生され
ることはない。ポートＢの場合には、比較器３０におい
て一致が見出だされる場合には、ポートＢアドレスの最
小桁ビットによりアドレスされるタグメモリエントリに
対応するスヌープ有効ビット２０が０の値へリセットさ
れる。システムメモリバス書込サイクル期間中にこの様
な一致が発生する場合にのみスヌープ有効ビット２０が
リセットされる。
【００１５】キャッシュメモリ内の新たなメモリ位置へ
のローディングに対応して、ポートＡからメモリアレイ
１２内へ新たな値が格納される場合には、パリティ発生
器３４が残りのビットに対応する適宜のパリティビット
を発生する。一つのエントリがメモリ１２内に書込まれ
る場合には、そのエントリに対するスヌープ有効ビット
２０は、常に、１の値にセットされる。有効ビット１６
は、通常、何らかの特別な条件がその他のことを補償し
ない限り、新たなエントリをアレイ１２内に書込む場合
に、ユーザにより１にセットされる。新たなエントリ
は、ローカルプロセサに接続されているポートＡを介し
てのみ、メモリアレイ１２内に書込むことが可能であ
る。
【００１６】ポートＡを介して比較が行なわれている場
合には、パリティ検出回路３６が、有効ビット１６、パ
リティビット１８及びスヌープビット２０を包含するエ
ントリの全てのビットを読取り、且つそのパリティがそ
のエントリに対して有効であるか否かを表わす信号をラ
イン３８上に発生する。パリティエラーが発生すると、
システムにより種々の回復技術を実施することが可能で
ある。
【００１７】ポートＡを介してのみデータをメモリアレ
イ１２内に書込むことが可能であるので、ポートＢに対
してはパリティ発生回路は必要ではない。しかしなが
ら、パリティ検出回路４０は、ポートＢを介してアドレ
スされるエントリに対するパリティをチェックすること
が必要とされる。従って、ポートＢを介してアドレスさ
れたエントリに対してパリティが有効であるか否かを表
わす信号がライン４２上に与えられる。
【００１８】ポートＢは、システムバス上でアクセスさ
れているメインメモリ位置を「スヌープ」即ち偵察する
ために使用される。システムバス上でメモリ位置がアク
セスされる毎に、対応するエントリがメモリアレイ１２
から読取られ且つそのアドレスの最大桁ビットに対して
比較される。一致が見出だされる場合には、システムバ
スを介してアクセスされているメモリ位置がローカルプ
ロセサキャッシュ内に格納される。
【００１９】読取り動作がシステムバス（ポートＢ）上
で実施されている場合には、何ら競合が発生することは
なく、且つキャッシュタグメモリ内において何も行なわ
れることはない。しかしながら、データがシステムバス
上の一致するメインメモリ位置へ書込まれている場合に
は、キャッシュメモリ内に格納されているデータはもは
や有効なものではない。この場合には、ポートＢを介し
て選択されるエントリに対してのスヌープ有効ビットが
０の値へリセットされる。この０の値は、そのエントリ
が無効であることを表わし、且つこの様なエントリは、
ポートＡ又はポートＢの何れかを介して後にアクセスさ
れる場合に、キャッシュミスを発生する。このスヌープ
有効ビットのリセット動作は、ポートＢがメモリアレイ
１２へデータを書込むことが可能な唯一の場合である。
【００２０】図２は、ポートＢを介してのスヌープ有効
ビットのリセットを行なうための好適な制御回路を示し
ている。比較器３１は、ポートＢ上でアドレスされたエ
ントリに対するタグデータ１４とポートＢアドレスの最
大桁ビットとを比較する。該エントリに対する有効ビッ
ト１６は比較器３１においてチェックされ、それが１の
値を有することを確保する。該アレイ内のエントリが一
致する場合に論理１が比較器３１により発生され、該キ
ャッシュ内に格納されているエントリがシステムバスを
介してアクセスされていることを表わす。
【００２１】比較器３１の出力端はＡＮＤゲート５０へ
接続されている。ポートＢ上でアドレスされたエントリ
に対するスヌープ有効ビット２０もＡＮＤゲート５０へ
接続、即ち供給される。ＡＮＤゲート５０の出力端は、
上述したライン３２上にＭＡＴＣＨ（一致）Ｂ信号を供
給する。このＭＡＴＣＨ Ｂ信号はＡＮＤゲート５２の
入力端へ接続即ち供給される。ＡＮＤゲート５２の他方
の入力端は遅延回路６４の出力端へ接続されている。遅
延回路６４は、信号線６６上に供給される制御信号に対
し予め選択された遅延期間を与え、且つ当該技術分野に
おいて公知の如く、簡単なインバータ遅延チェーンを有
することが可能である。この制御信号は、好適には、シ
ステム書込み信号から派生される。システムバス書込み
サイクルが完了すると、ライン６６上の信号が短い期間
の間で論理０から論理１へ移行し、次いで０へ復帰す
る。システムバス読取りサイクル期間中に、ライン６６
上の信号は低状態を維持する。
【００２２】ゲート動作されるバッファ６０は、ＡＮＤ
ゲート５２の出力端へ接続される制御入力端６２を有し
ている。ゲート動作されるバッファ６０は、その制御入
力端６２が１の値を有する場合にイネーブルされ、且つ
そうでない場合にはディスエーブルされる。バッファ６
０がイネーブルされると、それは信号線６８を介して現
在アドレスされているエントリに対し論理０をスヌープ
有効ビット２０内に書込む。ディスエーブルされると、
バッファ６０はスヌープ有効ビット２０の値に関し何ら
影響を与えるものではない。
【００２３】動作について説明すると、図２に示した回
路は、システム読取りサイクル期間中に、現在アドレス
されているエントリに対しスヌープ有効ビット２０に関
して何ら影響を有するものではない。システム書込みサ
イクル期間中、キャッシュミスが発生すると、ゲート動
作されるバッファ６０がディスエーブルされる。この様
なミスが発生する場合としては、タグＲＡＭデータフィ
ールド１４内に格納されているアドレスが一致しない
か、又はアドレスされたエントリに対するスヌープ有効
ビット２０が前に無効なものとして印が付けられたなど
の場合である。従って、バッファ６０は、キャッシュヒ
ットが発生されるシステムバス書込みサイクル期間中に
のみイネーブルされる。バッファ６０は、回路６４によ
り発生される遅延により制御されて、システムバスメモ
リサイクルの終了時にイネーブルされる。高速の装置の
場合、単に数ナノ秒の遅延が必要とされるに過ぎない場
合がある。最小の必要とされる遅延は、少なくとも、一
致信号の発生に影響を与えることのある全ての信号の予
測される最悪の場合の遅延程度の大きさである。一致信
号の論理状態を決定するために幾つかの別々のチップが
接続されることが予定される場合には、オフチップの伝
搬遅延が考慮に入れられなければならない。
【００２４】好適実施例においては、メモリアレイ１２
はＳＲＡＭメモリアレイである。この様なメモリは高速
であり、且つリフレッシュさせる必要はない。当該技術
分野において公知の如く、ＳＲＡＭメモリは、通常、ア
レイ内に書込むべき信号の真及び補元の両方を必要とす
る。従って、公知の原理を使用して、ゲート動作される
バッファ６０は、実際に、アレイ内に値を書込むために
二つの相補的な信号を発生する。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明に基づく制御回路を使用することの可
能なキャッシュタグメモリを示した概略ブロック図。
【図２】 図１のキャッシュタグメモリと共に使用する
本発明に基づいて構成された好適なスヌープ有効ビット
制御回路を示した概略ブロック図。
【符号の説明】
１２ メモリアレイ １４ タグデータ １６ 有効ビット １８ パリティビット ２０ スヌープ有効ビット ３１ 比較器 ６４ 遅延回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数個のエントリを持ったデュアルポー
    トメモリ用制御回路において、エントリとシステムバス
    上のアドレスとの間の一致を検知する手段、第一の予め
    選択した値を入力値と一致するエントリの一つの選択し
    たビットへ書込むためのバッファ、前記バッファのイネ
    ーブル入力端へ接続されておりシステムバス書込み期間
    中に一致するエントリが検知された場合にのみ前記バッ
    ファがエントリを書込むことをイネーブルさせる制御
    器、を有することを特徴とする制御回路。
  2. 【請求項２】 請求項１において、前記制御器が、バス
    書込みサイクルの開始から予め選択した遅延の後に前記
    バッファをイネーブルさせる遅延手段を有することを特
    徴とする制御回路。
  3. 【請求項３】 請求項１において、前記選択したビット
    がスヌープ有効ビットであり、且つこの様な選択された
    ビットは、それが第二の予め選択した状態を有する場合
    にエントリが有効であり且つそれが第一の予め選択した
    状態を有する場合には無効であることを表わすことを特
    徴とする制御回路。
  4. 【請求項４】 請求項１において、システムバスアドレ
    スの最小桁ビットを使用してエントリをアドレスし、且
    つ前記検知手段が、バスアドレスの最大桁ビットを前記
    バスアドレス最小桁ビットによりアドレスされたエント
    リと比較する比較器を有することを特徴とする制御回
    路。
  5. 【請求項５】 請求項４において、前記選択されたビッ
    トが第一の予め選択した値を有する場合にのみ一致が検
    知されることを特徴とする制御回路。
  6. 【請求項６】 請求項１において、前記検知手段が第一
    メモリポート上のアドレスを検知し、且つ前記バッファ
    及び制御器が前記第一メモリポートと関連しており、且
    つ第二メモリポートが全エントリ内にデータを書込むこ
    とが可能であることを特徴とする制御回路。
  7. 【請求項７】 請求項６において、第二メモリポートを
    介して読取られるエントリが、前記選択したビットが第
    一の予め選択した値を有する場合には、無効なものとし
    て取扱われることを特徴とする制御回路。
  8. 【請求項８】 複数個のエントリを持ったメモリアレイ
    においてデータを取扱う方法において、システムバスア
    ドレスの最小桁ビットを使用してアレイエントリを選択
    し、前記選択したエントリの値を前記システムバスアド
    レスの最大桁ビットと比較し、前記比較ステップがシス
    テムバス書込みサイクル期間中に一致を表わす場合に前
    記選択したエントリの選択したビット位置を第一状態へ
    設定する、上記各ステップを有することを特徴とする方
    法。
  9. 【請求項９】 請求項８において、前記比較ステップ
    が、前記選択されたビット位置が前記第一状態と相補的
    な第二状態を有する場合にのみ一致を表示することを特
    徴とする方法。
  10. 【請求項１０】 請求項８において、前記設定するステ
    ップが、システムバス書込みサイクルの開始後の所定期
    間遅延されることを特徴とする方法。
  11. 【請求項１１】 請求項８において、前記メモリアレイ
    が第一及び第二入力／出力ポートを有しており、且つ前
    記選択、比較及び設定ステップが前記第一入力／出力ポ
    ートと関連しており、且つ、前記第二ポートを介しての
    み前記アレイ内に新たなデータエントリを書込むステッ
    プを有することを特徴とする方法。
  12. 【請求項１２】 請求項１１において、読取りエントリ
    に対して選択されたビット位置が第二状態を有するもの
    でない限り、何れかのポートにより読取られた場合に、
    アレイ内のエントリが有効なものではないことを特徴と
    する方法。
  13. 【請求項１３】 請求項１２において、第二ポートによ
    りエントリが書込まれる場合に、その書込まれたエント
    リに対する選択されたビット位置が第二状態へ設定され
    ることを特徴とする方法。
  14. 【請求項１４】 各エントリがタグデータフィールドと
    選択されたビット位置とを有する複数個のエントリを持
    ったデュアルポートメモリ用制御回路において、入力ア
    ドレスの最小桁ビットを使用して選択されたエントリに
    対するタグデータフィールドを入力アドレスの最大桁ビ
    ットと比較する手段、前記比較手段が一致を検知し且つ
    前記選択されたエントリに対する選択されたビット位置
    が第一状態を有する場合に一致信号を発生する論理回
    路、前記選択されたエントリに対する選択されたビット
    位置内に第二状態を書込むための書込みバッファ、前記
    一致信号がシステムバス書込みサイクル期間中に発生さ
    れる場合にのみ前記選択されたエントリ内へ書込みを行
    なうために前記書込みバッファをイネーブルさせるイネ
    ーブル回路、を有することを特徴とする制御回路。
  15. 【請求項１５】 請求項１４において、前記論理回路
    が、前記アレイの選択されたビット位置へ接続されてお
    り且つ前記比較手段からの出力端へ接続されているＡＮ
    Ｄゲートを有することを特徴とする制御回路。
  16. 【請求項１６】 請求項１４において、前記イネーブル
    回路が、前記一致信号及びシステムバス書込みサイクル
    を表わす信号に接続されるＡＮＤゲートを有することを
    特徴とする制御回路。
  17. 【請求項１７】 請求項１６において、更に、システム
    バス書込みサイクルが開始した後の所定の遅延期間の後
    にシステムバス書込みサイクルを表わす信号を発生する
    遅延回路が設けられていることを特徴とする制御回路。
  18. 【請求項１８】 請求項１４において、前記比較手段、
    論理回路、書込みバッファ及びイネーブル回路が第一メ
    モリポートと関連しており、且つ第二メモリポートが全
    エントリを前記メモリアレイへ書込むことが可能である
    ことを特徴とする制御回路。
  19. 【請求項１９】 請求項１８において、前記第二ポート
    が選択されたエントリを入力アドレスに対して比較する
    ことが可能であり、且つ前記選択されたビット位置が第
    二状態を有する場合にエントリが無効なものとして取扱
    われることを特徴とする制御回路。
  20. 【請求項２０】 請求項１９において、各エントリが第
    二の選択されたビット位置を有しており、且つ前記第二
    の選択されたビット位置が第二状態を有する場合に前記
    第一及び第二ポートによりエントリが無効なものとして
    取扱われることを特徴とする制御回路。
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