JPS60235262A - バツフアメモリ障害制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の屈する技術分野 本発明は、バッファメモリ障害制御装置に関し、特に、
主記憶装置の内容の写しをブロックｒＩｔ位で保持する
バッファメモリの読出しデータにエラーが発生したとき
の処理に関する。

従来接衝 データ処理システムにおいて、Ｌ記ｔＦｔ装置の内容の
写しをブロック単位でバッフアメ千り１−に保持してお
き、アクセス要求元か主記憶装置へのアクセス要求を出
した時に、上記八ツファメ千りに必要なデータがあると
きは該バッファメモリからデータを読出し、必要なデー
タが無いときは主記ｔα装置ｉ’７にアクセスして必要
なデータを含むＩブロック分のデータを上記バッファメ
モリに格納して次のアクセス時の便に供するようにして
いる。しかし、バッファメモリの容量に制限があるため
、＋ｔｉｆ記バッファメモリに新たなブロックデータを
格納するときは、該パックアメモリに格納されているデ
ータのうち、最近において最もアクセスされなかったブ
ロックデータを抹消し、その位置に新たなブロックデー
タを格納するというリプレース制御が行なわれる。

一方、バッファメモリから読出されたデータにエラーが
検出された場合は、エラー検出制御回路からアクセス要
求元と診断処理装置に障害が報告され、診断処理装置が
バッファメモリのエラーを発生した位置またはエラー発
生位置を含むレベル領域を不使用状態に設定し、アクセ
ス要求元はりＩ・ライ処理で／ヘツファメモリ全体を無
効化して改めて処理を開始するようにしている。従って
、前記バッファメモリのエラーを含まない領域も全部無
効となり、リトライ処理で主記憶装置に多くアクセスさ
れることになり、リトライ処理にｌｉ時間を要するとい
う欠点がある。

発明の目的 本発明の目的は、に述の従来の欠点を解決し、バッファ
メモリ障害時に、読出しエラーが発生したブロックを含
むレベル領域のみを無効化し、かつ不使用状態とするこ
とにより、すＩ・ライ時のバッファメモリ全体の無効化
を避けることができるバッファメモリ障害制御装置を１
ｐ供することにある。

発明の構成 本発明のバッファメモリ障害制御装置は、Ｃカラム×Ｌ
レベルの領域に分割されたそれぞれの領域にブロック４
４位で主記憶装置の写しを格納するバッファメモリと、
該バッファメモリに格納された各ブロックデータのブロ
ックアドレスおよびその有効ピッＩ・をそれぞれＣカラ
ムＸ　１．レベルの対応する領域に記憶するアドレスア
【７４部と、１１にアドレスアレイ部の１つのカラムか
ら一斉に、読出されたＬレベル分のブロックアドレスと
アクセスされたアドレス情報とをそれぞれ比較し一致し
たレベル情報を保持するアドレス比較回路と、前記バッ
ファメモリからの読出しデータにエラーが検出されたと
き前記アドレス比較回路の出力中の誤りレベルｔ＋’ｔ
　Ｎをセットするためのエラーレベルレジスタを内蔵（
７たエラー検出制御回路と、上記エラーｌ／ベルレジス
タにセットされた誤りレベル情報に対ｊ４−する前記ア
ドレスアレイ部の全カラムの有効ビットを無効化するバ
ッファメモリクリア制１Ｊ１１回路と、前記エラーレベ
ルレジスタの出力する１ｊ（リレベル幀板を累積して蓄
積するレジスタを内蔵し該レジスタに蓄積されたレベル
を使用しないでリプレース制御を行なうバッファリプレ
ース制御回路とを備えたことを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、バッファメモリ３２と、該バッファメモリ３
２に格納されたブロックデータのブロックアドレスとそ
の有効ビットを格納するアｌ”　ｌ／７７１７４部２５
と、アドレス比較回路２６と、エラー検出制御回路４０
と、バッファメモリクリア制御回路ｌＯと、バッファリ
プレース制御回路５ｏと、バッファアクセス制御回路６
ｏ、メモリアクセス制御回路７０等で構成される。

バッファメモリ３２およびアドレスアレイ部？Ｒ２５は
、それぞれＣカラム×Ｌレベルの領域に分割されている
。例えば第２図に示すように、カラト方向に６４．レベ
ル方向に１６の領域に分割され、バッファメモリ３２の
１つの領域には−に記イ、α装置８ｏから読出されたｌ
ブロック分のデータが格納され、アドレスアレイ部２５
の対応する領域には、上記ブロックデータのブロックア
ドレスとその有効ビットとが格納される。なお、主記憶
装置８ｏからバッファメモリ３２にデータを転送すると
きは、１つの約束がとられていて、主記憶装置８０１−
で１つの縦列（カラム）に存在するブロック中位情＋Ｕ
がバッファメモリ３２に転送される場合は、同じ１つの
縦列］−に保持されるものとする。また、パックァメモ
リ３２のアドレスは、ブロックアドレスと、カラムアド
レスと、ブロック内アドレス指定とで構成される。また
、アドレス比較回路２６は、第２図に示すように、１６
個の比較器と、該比較器の出力を格納する１６ビツトの
レジスタ２７とから構成され、アクセス要求元から入力
されたアドレス情報０１のカラムアＩ・レスで指定され
たアドレスアレイ部２５の対応するカラムから一斉に読
出された（１６レベル）１６個分のブロックアドレスお
よびその有効ビットか、１．記各比較器によってアドレ
ス情報０１のブロックアドレスと比較され、一致を検出
した前記比較器の出力により、レジスタ２７の対応する
ビットが゛°１パにセットされる。ただし、有効ビット
が１″でない場合はセットされない。

従って、レジスタ２７には、アクセスされたブロックデ
ータか格納されているバッファメモリ３２のレベル情報
がセットされる。

レジスタ２７の出力は、セレクタ３３を介してバッファ
メモリ３２およびエラー検出制御回路４０内のエラーレ
ベルレジスタ４１に供給される。バッファメモリ３２は
、セレクタ２！を介して入力されるアドレスｆａ　ｔｆ
ｒＪ　ＯＩをセラＩ・したアドレス情＋ｔａレジスタ３
１の出力と、セレクタ３３の出力で指定されたレベル情
報によって指定されたアドレスからデータを読出し、読
出しデータは、セ１／クタ３４を介１７て要求元に送出
すると同時に、エラー検出制御回路４０によってエラー
チェックされる。エラー検１１１制御回路４０は、エラ
ーを検ｌｉｔすると、エラー信１）Ｅを信号線４２を介
して要求元に送り、信号線４４によって７へラフアリプ
レース制御回路５０に、信＋３１Ｊ４５によって／へソ
ファアクセス制御回路８０にエラー検出な通知すると共
に、セレクタ３３の出力をエラーレベルレジスタ４１に
セットする。従って、エラー１７へルレジスタ４１には
、エラーを発生したバッファメモリ３２のエラーレベル
情十υがセットされる。

エラーレベルレジスタ４！の出力は、バッファリプレー
ス制御回路５０に送られ、オア回路５１を介してレジス
タ５２にセラＩ・される。レジスタ５２には、使用すべ
きでないレベルの情報が、累積して蓄積され、バッファ
リプレース制御回路５０は、リプレース動作時に該レジ
スタ５２に保持されたレベルは使用しないようにする。

エラーレベルレジスタ４１の出力はまた、セレクタ２４
を介してアドレスアレイ部２５にレベル選ＩＲ情報とし
て供給される。

バッファメモリクリア制御回路１０は、セレクタ２１を
介して入力されるアドレス情報０１を、セレクタ１１を
介してアドレスレジスタ１２に保持し、アドレスレジス
タ１２の出力は、セレクタ２１を介してアドレスアレイ
部２５のカラムアドレスとして供給することができる。

また、エラー検出制御回路４０からエラー信号が人力さ
れたときは、アドレスレジスタ１２のカラムアドレス部
は“０″にセットされ、アドレスレジスタ１２の出力す
るカラムアドレスはアダー１３によって順次＋１加算さ
れてセレクタ１１を通して再入力される。従って、アド
レスレジスタ１２は０〜１５のカラムアドレスを順次出
力してア１ζレスアレイ部２５に供給する。

バッファリプレース制御回路５０は、オア回路５１、レ
ジスタ５２およびレジスタ５３と、図示されないリプレ
ースアルゴリズムのパターンを格納するメモリを内蔵し
ており、アドレスアレイ部２５力臼ろ読出された１力ラ
ム１６レベル分の’ｔｆ効ピッＩ・を１／ジスタ５３に
格納し、１／ジスタ５３およびレジスタ２７を参照して
最近最も使用されなかったレベルを割出して、該レベル
情報を信号線５４を介してセ１／クタ２４に供給する。

ただし、レジスタ５２に蓄積保持されたレベルについて
は使用しない。

バッファアクセス制御回路６０ｔ」、要求元からのメモ
リアクセス要求を受け、また、１−記各部からの報告等
により各部の動作を制御する。また、メモリアクセス制
御回路７０は、要求されたデータがバッファメモリ３２
に保持されていない場合に、−「記憶装置にアクセスす
るための回路である。

次に、本実施例の動作について説ＩＪｌｉする。先ず、
アクセス要求元が主記憶装置にアクセス［７たい場合、
アクセス信号がバッファアクセス制御回路６０に入力さ
れ、同時にアドレス情報０１がセレクタ２１を介してア
ドレス情報レジスタ３１にセットされる。アドレス情報
Ｏ１中のカラムアドレスは、セレクタ２１を介してアド
レスアレイ部２５に供給され、アドレスアレイ部２５の
該当するカラムのレベル０−１５の内容が一斉に読出さ
れてアドレス比較回路２６に入力される。アドレス比較
回路２６は、内蔵する１６個の比較器で、アドレスアレ
イ部２５から入力された１６個のブロックアドレスをセ
レクタ２１から人力されたブロックアドレスと比較する
。いずれかの比較器でブロックアドレスが一致し、かつ
その有効ビットが°゛ｌ″であるときは、その比較器の
出力によってレジスタ２７の対応するビットが“ｔ　”
にセットされる。すなわち、レジスタ２７には、要求さ
れたデータが格納されているバッファメモリ３２のレベ
ル情報がセットされる。ブロックアドレスの一致が検出
されないときは、レジスタ２７の全ビットは“°Ｏ”で
あり、要求データがバッファメモリ３２に保持されてい
ないことを示す。

要求データがバッファメモリ３２に保持されているとき
は、レジスタ２７の出力がセレクタ３３を介してバッフ
ァメモリ３２およびエラーレベルレジスタ４１に供給さ
れる。バッファメモリ３２は、アドレス情＋ｌｊレジス
タ３１にセットされているアドレス情報１ （カラムアドレスおよびブロック内アト１／スを含む）
と、レジスタ２７から供給された１／ベル情報とによっ
て必要なデータを読ｊ１１シ、セレクタ３４を介して要
求元に送出する。一方バッファアクセス制御回路６０は
、アドレス比較回路２６から信ｔ″′、線２８を介して
報告されるヒツト情報によって次の受旧けを制御する。

エラー検出制御回路４０でエラー検１１１したときの動
作については、後述する。

要求データがバッファメモリ３２に保持されていないと
きは、レジスタ２７のどのビットにも“１”がセットさ
れず、アト１／ス比較回路２６から信り一線２９を介し
てメモリアクセス制御回路７０に報告され、メモリアク
セス制御回路７０は、主記憶装置にアクセスする。そ１
７て、主記憶装置から所Ｑ７のデータを含む１つのブロ
ックデータが読出されてバッファメモリ３２に供給され
、また、セレクタ３４を介して所望のデータが選択され
て要求元へ送出される。このときは、バッファリプレー
ス制御回路５０が動作して、最近において最も使用され
なかった１つのブロック情報が、アドレスアレイ部２５
２ およびバッファメモリ３２から抹消されて、その位「ｌ
に１−記ブロックロードされてきた１つのブロックデー
タが格納される。そのために、バッファリプレース制御
回路５０は、アドレスアレイ部２５から読出された１６
個のブロックアドレスの有効ビットを格納した１／ジス
タ５３の内容と、レジスタ２７の出力（今オール゛°０
″である）を参照して図示されないリプレースアルコリ
ズムのパターンに従って、耐近最も使用されていないレ
ベルを割出して、これをリプレースレベル情報として信
号線５４を介してセレクタ２４およびセレクタ３３に入
力させる。なお、バッファリプレース制御回路５０には
、要求されたデータがバッファメモリ３２に保持されて
いるときにおいても、レジスタ５３に入力される各レベ
ルの有効ビット等の情報から、リプレースアルゴリズム
のパターンを常に更新している。また、レジスタ５２に
蓄積されたレベル情報により、そのレベル領域はリプレ
ースに使用しないように制御する。

バッファメモリ３２は、セレクタ３３を介して入力され
たリプレースレベル情報と、アト１／ス情報１／ジスタ
３１にセットされたアドレス情報のカラ１、アドレスと
で示された領域に、前記主記憶装置からブロックロード
された１ブロック分のデータを格納し、アドレスアレイ
部２５は、セ１／クタ２４を介して入力されるリプレー
ス１／ベル情報と、セ１／クタ２１から供給されるカラ
ムアドレスによって１１１定された栄域に、アドレスレ
ジスタ１２に保［νされている当該ブロックのブロック
アドレスおよびその有効ビットを格納する。有効ビット
は、バッファアクセス制御回路６０から信号線０４を介
してレジスタ２３に“１”がセットされて準備されてい
る。以−１＝の動作によってリプレース制御が完−ｒす
る。

次に、バッファメモリ３２の読出しデータが、エラー検
出制御回路４０によってエラー検出された場合について
説明する。今、第２図に示すように、バッファメモリ３
２のカラム２のレベルｌに格納されたブロックデータ（
×印で示す）が読出され、第１図のエラー検出制御回路
４０によってエラー検出されたものとする。この場合、
従来は、アクセス要求元と診断処理装置に障害が報告さ
れ、リトライ処理で当該エラーを発生したブロックを含
むレベル領域を使用しないように、診断処理装置が、レ
ジスタ５２にデータをセットし、以後バッファリプレー
ス制御回路５ｏは当該レベル位置（第２図のバッファメ
モリ３２およびアドレスアレイ部２５に斜線で示した部
分）を使用しないようにする。

そして、アクセス要求元が、命令リトライのとき、−用
１バッファメモリ全体を無効にする要求を出した後に、
改めてアクセス要求を出していた。

従って、エラーを含まない部分のデータ要求に対しても
、再度主記憶装置に要求されて、バッファメモリ３２に
再度ブロックデータを格納するという無駄な動作が行わ
れていた。

しかし、本実施例においては、エラー検出制御回路４０
はエラーを検出すると、セレクタ３３の出力をエラーレ
ベルレジスタ４１にセットすることによって当該エラー
ブロックの格納されたレベル情報すなわち、エラーレベ
ル情報として保持する。該エラーレベル情報は、セレク
タ２４を介してアドレスアレイ部２５に供給され、また
、オア回路５Ｉを介してレジスタ５２に蓄ｌ晶される。

また、信号線４２によって要求元にエラー信号Ｅを送り
、信号線４３でバッファメモリクリア制御回路１０に、
信号線４４でバッファリプレース制御回路５０に、信号
１ａ４５によってバッファアクセス制御回路６０にそれ
ぞれエラーの発生を通知する。

バッファメモリクリア制御回路ＩＯは、エラーが通知さ
れると、アドレスアレイ部２５の１−記レベルの全カラ
ムの内容を無効にするように働く。すなわち、アドレス
レジスタ１２のカラムアドレス部を“０”として、セレ
クタ２１を介して７１１７７１７１部２５にカラムアド
レスを供給し、アドレスアレイ部２５の前記レベルのカ
ラム“０”の有効ピッＩ・をリセットする。今、レジス
タ２３には、バッファアクセス制御回路６０の制御によ
って０”がセットされて準備されているから、アドレス
アレイ部２５は、セレクタ２４の出力するエラーレベル
のカラムＯの有効ビットを°゛０”とする。その後、ア
ドレスレジスタ１２のカラムアドレスがアダー！３によ
５ って＋１加算されて逐次歩進されてアドレスアレイ部２
５に送られ、アドレスアレイ部２５の前記エラーレベル
の全カラムＯ〜６３の有効ビットが全部リセットされて
無効とされる。従って、バッファメモリ３２の′８該エ
ラーレベル位置に格納されたデータが読出されることは
ない。バッファメモリクリア制御回路１０は、エラーレ
ベルレジスタ４１にセットされたエラーレベルの全カラ
ムの有効ビットのリセットが終了すると、信号線１４を
介してバッファアクセス制御回路ＢＯに報告する。これ
によって、バッファアクセス制御回路６０はアクセス要
求元からの要求信号の受付は処理を再開する。

また、オア回路５１を介してレジスタ５２に蓄積された
レベル情報によって、バッファリプレース制御回路５０
は以後のリプレース制御において、当該エラーレベルを
使用しないように制御し、読出しエラーを検出したブロ
ック位置を含むレベル領域を不使用状態に設定する。

本実施例においては、読出しエラーを発生したデータが
格納されていたバッファメモリ３２の工６ ラーレベル領域以外に格納されているデータ１」、その
まま有効であり、１メ後のアクセス時において使用する
ことができるという効果がある。

発明の効果 以−にのように、本発明においては、バッファメモリの
読出しデータにエラーが発生したとき１；１、当該デー
タが格納されていた位置を含むエラーレベル領域に格納
されたブロックデータのみを無効とし、かつ以後のリプ
１／−ス制御においてｔ；１１−記エラーレベルを使用
しないように構成１．たから、エラー発生時に、バッフ
ァメモリの他のレベル領域に格納されているブロックデ
ータは、そのまま使用できるという効果がある。従って
、リトライ時における主記憶装置へのアクセス回数を減
少することが可能であり、迅速なりトライ処理がＴ＋ｌ
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例のバッファメモリ、アドレスアレイ部および
アドレス比較回路等の詳細を示す図である。 図において、１０：バッファメモリクリア制御回路、１
１：セレクタ、１２ニアドレスレジスタ、Ｉ３：アダー
、目：信号線、２１：セレクタ、２３，２４：レジスタ
、２５ニアドレスアレイ部、２６：アドレス比較回路、
２７：レジスタ、２８，２１１：信号線、３１ニアドレ
ス情すＵレジスタ、３２ニバツフアメモリ、３３　、３
４　：セレクタ、４０：エラー検出制御回路、４１：エ
ラーレベルレジスタ、４２〜４５　、５４　：信号線、
５０：バッファリプレース制御回路、５１：オア回路、
５２，５３：レジスタ、６０：バッファアクセス制御回
路、７０：メモリアクセス制御回路、８０：主記憶装置
。 出願人　日本電気株式会社 代理人　弁理士　住田俊宗

Claims (1)

【特許請求の範囲】
1. Ｃカラム×Ｌレベルの領域に分割されたそれぞれの領域
   にブロック単位で主記憶装置の写しを格納するバッファ
   メモリと、該バッファメモリに格納された各ブロックデ
   ータのブロックアドレスおよびその有効ビットｅそれぞ
   れＣカラム×Ｌレベルの対応する領域に記憶するアドレ
   スアレイ部と、該アドレスアレイ部の１つのカラムから
   一斉に読出されたＬレベル分のブロックアドレスとアク
   セスされたアドレス情報とをそれぞれ比較し一致したレ
   ベル情報を保持するアドレス比較回路と、前記バッファ
   メモリがらの読出しデータにエラーが検出されたとき前
   記アドレス比較回路の出力中の誤りレベル情報をセット
   するためのエラーレベルレジスタを内蔵したエラー検出
   制御回路と、上記エラーレベルレジスタにセットされた
   誤りレベル情報に対応する前記アドレスアレイ部の全カ
   ラムの有効ビットを無効化するバッフアメ千リグリア制
   御回路と、前記エラー１７ベル１／ジスタの出力する誤
   り１／ペルー＾！Ｌを累積して蓄積する１／ジスタを内
   蔵し該１／ジスタに蓄積された１／ベルを使用しないで
   リプレース制御を行なうバッファリプレース制御回路と
   を備えたことを４Ｉ＋徴とするバッファメモリ障害制御
   装置。