JPH0583935B2 - - Google Patents
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Description
（関連出願）
１ 本願と同じ譲受人に譲渡された1984年９月27
日の出願のJ.W.KeeleyおよびT.F.Joyceの米国
特許出願第06／655473号「多重プロセツサが共
用するパイプライン・キヤツシユ・メモリー」 ２ 本願と同じ譲受人に譲渡された本願と同日付
出願のJ.W.KeeleyおよびG.J.Barlowの米国特
許出願第 号「読込み処理メモリー」 ３ 本願と同じ譲受人に譲渡された 年 月
日出願のJ.W.Keeleyの米国特許出願第
号「１対の処理装置により共用されるコヒーレ
ント・キヤツシユ・システム」 ４ 本願と同じ譲受人に譲渡された 年 月
日出願のG.J.Barlow等の米国特許出願第
号「多重プロセツサ・システム用のシステム
管理装置」 〔産業上の利用分野〕 本発明は、キヤツシユ・メモリーに関し、特に
複数の処理装置により共用されるキヤツシユ・メ
モリー・システムに関する。 〔従来の技術のよび解決しようとする課題〕 係属中の関連した米国特許出願「多重プロセツ
サが共用するパイプライン・キヤツシユ・メモリ
ー」は、多数の独立的に作動する中央処理装置を
含む複数のソースにより共用され得る２つのパイ
プライン段を有するキヤツシユ・メモリー・サブ
システムを開示している。第１のパイプライン段
は、第２のパイプライン段がキヤツシユ・バツフ
ア・メモリーから所要のデータの取出し操作およ
び所要のソースへの転送中、登録簿の探索および
比較操作を行なう。タイミングおよび制御装置は
ソースト接続して、各処理装置に１つのパイプラ
イン段によりその作動をオフセツトする時間スロ
ツトの割付けを行なう。このように、処理装置
は、独立的に競合もなく作動する。 複数の処理装置間でキヤツシユ・メモリーまた
は主記憶装置を共用する際、非コヒーレンス性を
生じ得る事象あるいは動作のシーケンスが生じ得
る。これを避けるため、１つの解決法は処理装置
をして使用可能なメモリー空間を共用させて１つ
の処理装置が別の処理装置によりアクセスされつ
つある情報を変更することを禁じるようなロツク
機構を提供することである。このような解決法は
主記憶装置に対しては良好に働くが、その結果キ
ヤツシユのヒツト率を低下させる過度のデータ置
換即ちスラツシユをもたらすことになり得る。更
に、この種の装置は、各処理装置が独立的に動作
する能力を減殺する。 この問題を避けるため、係属中の関連する米国
特許出願「１対の処理装置により共用されるコヒ
ーレント・キヤツシユ・システム」は、バツフ
ア・メモリー段に内蔵される別個の勘定置換装置
により使用可能な総キヤツシユ・メモリーの空間
の半分を割付けることにより、各処理装置の完全
に独立的な動作を許容する装置を開示している。
ある処理装置に対して行なわれる各登録簿割付け
サイクルにおいて、他の処理装置の割付けられた
空間が多重割付けの存在について調べられる。比
較的低い優先順位が割当てられ処理装置と関連す
る多重割付けが行なわれた場所のアドレスが、最
も早いデータ置換を許容する多重割付けメモリー
に格納され、これにより独立的に作動する処理装
置間のデータ・コヒーレンスを維持する。 上記の装置は独立的に作動する処理装置間のデ
ータの非コヒーレンスを阻止するが、処理装置あ
るいはデータ処理装置が１つの共通な主記憶装置
を共用する緊密に結合された処理システムにおい
ては非コヒーレンスが依然として生じ得る。この
ようなシステムにおけるコヒーレンスを維持する
ため、関連したキヤツシユを有する各処理装置
が、他の装置により共通のシステム・バスに対し
て与えられるメモリー書込みを監視する監視装置
を含む。このため、キヤツシユのコヒーレンスを
確保する他の装置により行なわれる対応する主記
憶装置のメモリー・データにおける変更を処理装
置が反映するようにそのキヤツシユの内容を更新
することを可能となる。この更新プロセスの間
時々、処理装置がキヤツシユを正確に更新するこ
とを不可能にする状態が生じ得る。例えば、監視
装置により受取られたデータが改竄され、あるい
はバスに対し与えられたメモリー書込みが時間切
れを生じるおそれがある。後者の状態は、もしシ
ステムが、本願と同じ譲受人に譲渡された1984年
６月21日出願されたG.J.BarlowおよびJ.W.
Keeleyの米国特許出願第06／623264号「弾力性
のあるバス・システム」において開示される如き
弾力性の特徴を含む場合に生じるおそれがある。 通常、改竄されたデータの場合には、エラー条
件が検出されることになり、データは捨てられる
ことになる。改竄されたデータがキヤツシユ装置
に対して与えられるような場合には、その結果生
じるヒツトまたはミスは、信頼のおける表示を生
じることはない。例えば、もし誤りであるなら
ば、ミスは多重割付けを生じるおそれがある。ヒ
ツトは、誤りであるならば、誤つた処理装置のデ
ータの更新を生じる結果となる。この観点から、
この時点に生じたどのような動作もキヤツシユ装
置の内容を非コヒーレンスなものにする。 上記のことはまた、各処理装置により発される
メモリー書込みにおいても妥当する。即ち、もし
処理装置によりシステム・バスに対して与えられ
たメモリー書込みがエラーを生じるならば、この
書込みによりそれ自体のキヤツシユ装置の内容が
更新されることを禁じることはこれ以上のデータ
破損を防止することになろう。しかし、この措置
はまた潜在的な非コヒーレンスをもたらすもので
ある。上記のことを克服するために、考えられ得
る解決法はシステム全体の付加的なエラーの検出
および訂正の能力を提供することであり、これが
不良データあるいは改竄されたデータを復旧する
ことができるものとなろう。しかし、これは高価
であり非常に時間を費やすもので、このためキヤ
ツシユ性能のかなりの減殺を生じる。更に、特に
回復力の特徴を有するシステム内部の全ての条件
下でコヒーレンス性を確保することは依然として
不可能であろう。 〔課題を解決するための手段〕 従つて、本発明の主な目的は、全体的な性能を
犠牲にすることなく非常に信頼し得る方法でキヤ
ツシユのコヒーレンス性を維持することができる
手法および装置の提供にある。 本発明の別の目的は、緊密に結合された回復力
に富むデータ処理システム内部にコヒーレンス性
を維持することにある。 （発明の要約） 本発明の上記の目的および利点は、キヤツシ
ユ・メモリーのサブシステムの望ましい実施態様
において達成される。このキヤツシユ・メモリ
ー・サブシステムは、少なくとも１対の独立的に
作動する中央処理装置と、システムの他方の装置
と共通に緊密に結合されたデータ処理システムの
システム・バスと接続する先入れ先出し（FIFO）
装置とにより共用される多重レベル登録簿メモリ
ーおよびバツフア・メモリー・パイプライン段を
有する。 この望ましい実施態様のキヤツシユ・メモリ
ー・サブシステムは更に多数のプログラム可能な
制御回路を含む。これらの回路は、監視装置を介
してシステム・バス上で複数の異なる形式のバス
作動信号および指令信号を受取るように結合さ
れ、キヤツシユ・サブシステムにより行なわれつ
つある操作即ちサイクルの形式を定義する。これ
ら信号は局所的に組合されて、多くのアドレスま
たはシステムの障害のいずれか１つが検出された
時、登録簿メモリーの内容が溢れるかどうかを表
示する出力信号を生じる。ある場合には、この出
力信号は、要求側の入力ソースにより与えられる
アドレスが信頼度が低いこと、あるいは登録簿ア
ドレスのエラーが存在したことを示すキヤツシ
ユ・アドレス・エラーの発生を示す多くの信号と
組合される。異なる形式のアドレス誤リの別個の
処理は、このアドレス誤リがキヤツシユを非コヒ
ーレントにする時にのみ生じるようフラツシユを
可能にする。もし両形式のアドレス誤リに応答し
て同じ動作が常にとられるならば、単一あるいは
複合エラー信号を用いることができる。 その結果生じる信号は、他の事象または指令の
発生を表わす他の信号と組合されて、登録簿リセ
ツト信号を生じる。この信号は、長期のキヤツシ
ユのコヒーレンス性を維持するため必要なその内
容をフラツシユさせるため、多重レベルの登録簿
メモリーの全てのレベルに加えられる。即ち、本
発明のシステムにおいては、これと関連した処理
装置からの指令に応答して頻繁にフラツシユある
いはクリアされる場合とは対照的に、キヤツシ
ユ・サブシステムが同じデータを長期にわたつて
維持することを前提とする。 望ましい実施態様においては、フラツシユ操作
は全ての記憶場所の登録薄内容を「０」にクリア
してその時のアドレスを無効にすることにより実
施される。フラツシユ操作は、キヤツシユ全体を
新しいデータで再充填することとは対照的に、緩
やかなプロセスである。このため、キヤツシユ動
作は依然として継続させながら、不当な条件をキ
ヤツシユの緩やかな再ロードに変換する（即ち、
一連のミスの生成）ことを許容する。このため、
キヤツシユをバイパスさせあるいは機能低下させ
る必要がなく、キヤツシユ動作の回復のため必要
なソフトウエア回復措置が行なわれ得るまで、実
質的な性能の低下を以て動作を継続させる。更
に、この操作は、キヤツシユ動作の実行に際して
回復力を提供する。 本発明は、登録簿が緊密に結合されたシステム
内部で冗長部分として働くという事実、従つてキ
ヤツシユのコヒーレンス性即ち一貫性を維持する
ようにある条件に応答するため一時的に効率を低
下させ得るという事実を認識してこれを最大限に
利用するものである。 望ましい実施態様においては、如何なるキヤツ
シユの作動サイクルの間も登録簿をフラツシユさ
せるよう選定されるシステムの事象は、システ
ム・バスの時間切れ条件、第三者のバス・サイク
ル・エラー条件、およびFIFO溢れエラーを含ん
でいる。キヤツシユのコヒーレンス性を生じる高
い能力も結果としてもたらし得る他の条件を表わ
す信号は、必要に応じて制御回路に対する入力と
して加えることができる。プログラム可能なロジ
ツク・アレイ制御回路は、フラツシユ操作がコヒ
ーレンス性の維持のため行なわれることが要求さ
れるサイクルおよびシステム事象をフイルタする
ようにプログラムされる。また、これらの回路は
このような付加操作を容易にする。 ある状況においては、登録簿のフラツシユを必
要とすることなく、高度の回復力を以て処理する
ことができる形式のエラー条件が存在する。この
ような条件は、処理装置により要求されるデータ
および主記憶装置か受取られるデータが主記憶装
置により信号される如き補正不能なメモリー・エ
ラーを含む場合である。関連する米国特許出願
「読込み処理メモリー」に記載される如く、キヤ
ツシユ・サブシステムは、メモリーの読出し要求
の最初の処理の間、要求されたデータに対する登
録簿の記憶場所を予め割付ける。本発明の望まし
い実施態様は、補正不能な主記憶装置のデータが
処理サイクルの第２の半分の間にシステム・バス
から受取られる時、前に割付けされた登録簿の場
所の割付け解除を可能にする。この補正不能デー
タは、エラー分析のため要求側の処理装置に転送
されるが、キヤツシユには格納されない。割付け
解除サイクルを実施することにより、キヤツシユ
のコヒーレンス性が確保される。同じ割付け解除
サイクルが他の形式のメモリー応答のため実施す
ることができる。 本発明の構成および作動方法の両方に関して本
発明の特徴であると信じられる斬新な特徴につい
ては、他の目的および利点と共に、以降の記述を
添付図面に関して考察すれば更によく理解されよ
う。しかし、各図面は単なる例示および記述の目
的のため提示されるものであり、本発明の限定を
意図するものではないことは明確に理解されるべ
きである。 〔実施例〕 第１図は、システム・バス１２と共通に結合す
る複数のサブシステム１３乃至３０を含む多重プ
ロセツサ・データ処理システム１０を示してい
る。この例示的なサブシステムは、システム管理
機構（SMF）サブシステム１３と、複数の中央
サブシステム１４乃至１６と、複数のメモリー・
サブシステム２０乃至２８と、周辺サブシステム
３０とを含む。各メモリー・サブシステムは、第
１図に示される如き奇遇数メモリー・モジユール
を含むように構成されている。このような構成の
一例は米国特許第4432055号に開示されている。 各サブシステムは、これと関連する装置（単数
または複数）がう指令、割込み、システム・バス
１２上の他の装置に対するデータまたは応答／状
況の形態の要求を非同期状態で送出しあるいは受
取ることを可能にするインターフエース領域を含
む。即ち、各インタフエース領域は、G.J.
Barlowの米国特許第3995258号「データ保全手法
を備えたデータ処理システム」に開示される如き
バス・インターフエース論理回路を含むことを仮
定することができる。 バス１２の最も左側で結合するSMFサブシス
テム１３は、マイクロプロセツサ装置と、中央サ
ブシステム１４乃至１６からの指令によりバス１
２を介してアクセス自在な複数の集中化された資
源とを含む。また、このSMFサブシステム１３
は、中央サブシステムのどれかに指令を発して、
保守機能の実施を助けることができる。更に他の
情報として、関連する米国特許出願「多重プロセ
ツサ・システム用のシステム管理装置」を参照す
ることができる。 中央サブシステム１４乃至１６の各々の構成は
同じものである。第２図は、ブロツク図の形態に
おいて、中央サブシステム１４の構成を示してい
る。サブシステム１４は、キヤツシユ・サブシス
テム１４−６を共用するため結合された１対の中
央処理装置（CPU）サブシステム１４−２およ
び１４−４を含む。このキヤツシユ・サブシステ
ム１４−６は、先入れ先出し（FIFO）サブシス
テム１４−１０を介してシステム・バス１２と結
合し、このFIFOサブシステムはインタフエース
領域１４−１に内蔵されるものと考えることがで
きる。 第２図から判るように、両CPUサブシステム
１４−２および１４−４は構造において同じもの
である。即ち、各CPUサブシステムは、32ビツ
トの中央処理装置（CPU）（即ち、CPU１４−２
０および１４−４０）と、メモリー要求の一部と
してキヤツシユ・サブシステム１４−６に対して
与えるためCPUの仮想アドレスを物理アドレス
に翻訳するための仮想メモリー管理装置
（VMMU）（即ち、VMMU１４−２６および１
４−４６）とを含む。また、各CPUサブシステ
ムは、読出し専用ストア（ROS）と、16ビツト
のROSデータ出力レジスタ（RDR）（即ち、
ROS１４−２４、１４−４４およびRDR１４−
２５、１４−４５）とを含む。 各サイクルの初めにおいて、各ROSは、１６
ビツトのマイクロ命令ワードをサイクルの間行な
われるべき動作の形式を規定するそのデータ出力
（RDR）レジスタに読込むように条件付けされて
いる（フアームウエア・ステツプ／ブロツク）。
各CPUサブシステム内のクロツク回路（即ち、
回路１４−２２および１４−４２）は、以下本文
に説明するように、キヤツシユ・サブシステム１
４−６の制御下でそのサブシステムに対する基本
的なタイミングを確立する。各CPUサブシステ
ムの構成要素は、標準的な集積回路チツプから構
成することができる。 第２図から判るように、キヤツシユ・サブシス
テム１４−６は、１つのソース・アドレス生成部
と、それぞれそれ自体の復号および制御回路を備
えた２つの個々のパイプライン段とに構成されて
いる。ソース・アドレス生成部は、ソース・アド
レス選択および増分の機能を行なうブロツク１４
−６２および１４−６４を含む。この第１のパイ
プライン段は、アドレス段であり、図示の如く構
成されたブロツク１４−６６乃至１４−７６の登
録簿回路を含む。この段は、生成されたソース・
アドレスのラツチ、登録簿の探索およびヒツトの
比較の諸機能を実施する。第１のパイプライン段
は、レベル番号および列アドレスの形態の情報を
出力として与える。第１のパイプライン段の動作
は、ブロツク１４−６０のタイミングおよび制御
回路により生成されるタイミング信号によつてク
ロツクされる。 前記第１段からの情報は直ちに第２のパイプラ
イン段に送られて、この第１段を次のソース要求
のため使用できる状態のままにする。この第２の
パイプライン段はデータ段であり、図示の如く構
成されたブロツク１４−８０乃至１４−９６のデ
ータ・バツフアおよび関連するメモリー回路を含
む。この段は、バツフア・メモリー１４−８８お
よび１４−９０から要求されるデータをアクセス
する機能、あるいはFIFOサブシステム１４−１
０から受取つたデータの置換／格納を行なう機能
を実施する。このため、第２のパイプライン段
は、CPUサブシステムの１つに送るため36ビツ
トのデータ・ワードを与える。また、第２のパイ
プライン段の動作は、ブロツク１４−６０のタイ
ミングおよび制御回路により生成されるタイミン
グ信号によつてクロツクされる。 第１と第２のパイプライン段の異なるブロツク
は、「TTLデータ・ブツク（The TTL Data
Book、COlumn3）」（1984年版権、Texas
Instruments社刊）、および「アドバンス・マイ
クロ・デバイセス社のプログラム可能アレイ・ロ
ジツク・ハンドブツク（Advanced Micro
Deviccs Programmable Array Logic
Handbook）」（1983年版権、Advanced Micro
Devices社刊）に記載される如き標準的な集積回
路から構成される。例えば、ブロツク１４−６２
のアドレス選択回路は、４つのアドレスの１つを
選択するようORされた74AS1823トライステー
ト・レジスタ・チツプから構成される。ブロツク
１４−９２のスワツプ・マルチプレクサは同じ形
式のチツプから構成されている。ブロツク１４−
６８および１４−７２のラツチは74AS843Dタイ
プ・ラツチ・チツプから構成される。ブロツク１
４−７０のこのスワツプ・マルチプレクサおよび
データ・レジスタ回路は、Advanced Micro
Devices社製の部品番号AMPA16R6Bの如き単一
クロツク・プログラム可能アレイ論理素子から構
成される。 第３図において更に詳細に示される登録簿メモ
リー１４−７４および１４−７６は、Texas
Instruments社製の部品番号TMS2150JLを持つ
８ビツトのスライス・キヤツシユ・アドレス・コ
ンパレータ回路から構成される。アドレスおよび
データ・レジスタ１４−８０乃至１４−８４およ
び１４−９４および１４−９６は、Texsa
Instruments社製の部品番号SN74AS823を持つ９
ビツトのインターフエース・フリツプフロツプか
ら構成されている。 第３図において更に詳細に示されるバツフアお
よび関連するメモリー回路１４−８０および１４
−８４もまた、INMOS社製の部品番号IMS1421
を持つ4K×４−ビツト・メモリー・チツプから
構成されている。バツフア１４−６４のアドレス
増分回路は、Micro Devices社製の部品番号
74AS181Aで示される標準的なALDチツプおよ
び部品番号AmPAL16L8Bを持つプログラム可能
アレイ論理素子から構成されている。 本文において更に詳細に記述するように、ブロ
ツク１４−６６および１４−８６の指令レジスタ
および復号回路の第１と第２のレベルは、それぞ
れ、Advanced Micro Devices社製のクロツク
ド・プログラム可能アレイ論理素子を用いて１４
−１０は、システム・バス１２上のどの２つのサ
ブシステム間に転送される情報の全てを受取る。
情報が主記憶装置におけるデータの更新のためで
ある場合は、この情報はこのような更新または置
換の操作を表示するように符号化される。 FIFOサブシステム１４−１０はまた、キヤツ
シユ・サブシステム１４−６によりシステム・バ
ス１２に対して前送されるメモリー要求から生じ
る新しいデータを受取る。更新データおよび新た
なデータの双方は、サブシステム１４−１０内に
含まれるバツフアメモリー内の要求として格納さ
れる。最後に、FIFOサブシステム１４−１０は
また、監視装置としての役割を実施する際、不良
なバス・サイクルの間地のサブシシステムにより
転送された情報を格納する。即ち、FIFOサブシ
ステム１４−１０は、転送される特定のバス・サ
イクルが確認された時常にキヤツシユを更新する
ためこのような情報を格納するが、これはメモリ
ー・サブシステムの１つにメモリー書込み指令の
一部として送られいる。これらの回路はまた、第
２図に示される如き所要の選択、即ち読出しおよ
び書込み制御信号（即ち、SWAPLT＋00、
SWAPRT＋00、P0LDDT−OL、P1LDDT−
OL、P0LDDT−OR、F1LDDT−OR）を生成す
るため用いられる。更に詳しくは、付属書の数式
を参照されたい。 第２図から判るように、キヤツシユ・サブシス
テム１４−６は、奇遇数メモリー・アドレスのい
ずれかに同時に応答して２つのデータ・ワードを
アクセスすることを許容する奇遇数に構成されて
いる。この形式のキヤツシユ・アドレス指定装置
のこれ以上の詳細については、本願と同じ譲受人
に譲渡された米国特許第4378591号を参照された
い。 第２図はまた、ブロツク図の形態において、置
換アドレス・レジスタ１４−１２およびシステ
ム・バス１２と結合するブロツク１４−１１の
FIFO制御およびクロツク回路を含むFIFOサブシ
ステム１４−１０を示している。FIFOサブシス
テム得るためである。本分に説明するように、本
発明の装置は、このような情報の受取りの如何に
拘らずキヤツシユのコヒーレンス製を維持するも
のである。 FIFO制御回路は、各要求を復号し、第２図に
示されるようにアドレス、データおよび指令がキ
ヤツシユ・サブシステム１４−６の異なる部分に
加えられる結果となる適当な作動サイクルを開始
する。本発明の目的のためには、FIFOサブシス
テムは構造的に従来のものと考えることができ、
本願と同じ譲受人譲渡された米国特許第4195340
号に開示された形式のFIFO回路の形態をとるこ
とができる。第２図のサブシステムの各々に対す
る基本的なタイミングは、ブロツク１４−６０の
タイミングおよび制御回路により確立される。こ
のような制御は、CPUサブシステム１４−２お
よびFIFOサブシステム１４−１０によりキヤツ
シユ・サブシステム１４−６の競合のない共用を
可能にする。ブロツク１４−６０の回路について
は、第１の関連する米国特許出願において更に詳
細に記述されている。要約すれば、これら回路
は、要求アドレス・ソースとしてサブシステム１
４−２，１４−４および１４−１０の１つを選択
するためアドレス選択装置１４−６２を条件付け
るための制御信号を生じるアドレス選択論理回路
を含む。 また、ブロツク１４−６０は、パイプラインの
始動を開始することができる異なる形式のキヤツ
シユ・メモリーのサイクルを規定し、その結果各
要求に応答する信号の予め定めたシーケンスの生
成をもたらすパイプライン・クロツク回路を含
む。即ち、第１と第２の信号はそれぞれ、CPU
０サブシステム１４−２およびCPU１サブシス
テム１４−４によるサービスのキヤツシユ要求を
示すが、他の信号はFIFOサブシステム１４−１
０によるサービスのキヤツシユ要求を示してい
る。 これらの要求は下記の如く要約することができ
る。即ち、 １ CPU０ 読出しサイクル CPU０の読出しは、インターフエース１４
−１内のCPUポート０が使用中でない時最初
の時間スロツト／間隔においてROS１４−２
４により開始されるキヤツシユ要求に応答して
生じる。CPU０サブシステム１４−２により
与えられるアドレスは第１のパイプライン段に
与えられ、登録簿が読出される。ヒツトが検出
されて要求されたデータがデータ・バツフアに
格納されることを示す時、このバツフアが読出
され、データはCPU０データ・レジスタへク
ロツクされる。ミスが検出される時は、CPU0
ポートが使用中になり、要求はメモリーへ前送
されて要求されたデータを取出す。 ２ CPU１ 読出しサイクル CPU1の読出しは、インターフエース１４−
１内のCPUポート１が使用中でない時第３の
時間スロツト／間隔においてROS１４−４４
により開始されるキヤツシユ要求に応答して生
じる。 ３ 第２半バス・サイクル 第２の半バス・サイクルは、FIFOサブシス
テム１４−１０が格納された要求を有する時、
第１あるいは第３の時間スロツト／間隔におい
てシステム・バス１２において戻される主記憶
装置またはＩ／Ｏ装置から要求されるデータに
対してFIFOサブシステム１４−１０により開
始される第１の形式のキヤツシユ要求に応答し
て生じる。FIFOサブシステム１４−１０がデ
ータＩ／Ｏ装置から第１のパイプライン段へ与
える時、このデータはメモリーの状態を変化さ
せることなくサブシステムを通過し、適当な
CPUデータ・レジスタにクロツクされる。主
記憶装置からのデータはキヤツシユ・データ・
バツフアに書込まれ、適当なCPUデータ・レ
ジスタに対してクロツクされる。 ４ メモリー書込み更新サイクル メモリー書込み更新サイクルは、FIFOサブ
システム１４−１０が格納された要求を持つ第
１または第３の時間スロツト／間隔においてこ
のようなデータの確認と同時に、システム・バ
ス１２から受取る更新データに対してFIFOサ
ブシステム１４−１０により開始される第１の
形式のキヤツシユ要求に応答して生じる。
FIFOサブシステム１４−１０は第１のパイプ
ライン段にデータを与え、その結果登録簿メモ
リーの読出しを生じる。ヒツトが検出される
と、更新データがバツフア・メモリーに書込ま
れる。 ５ FIFO割付けサイクル FIFO割付けは、ミスが検出される結果とな
るCPU０またはCPU１の読出しサイクルに応
答して生じる。CPUポートは使用中となり、
メモリーに前送されるならば要求されるデータ
の取出しが要求される。メモリーの読出し要求
が確認されると同時に、CPU読出し要求が
FIFOサブシステム・レジスタに対してロード
され、このサブシステムに含まれる制御回路が
FIFO作動サイクルに対する要求（即ち、強制
信号CYFIFO＝１）を開始し、要求の形式およ
びレベル番号の情報を指示する信号がブロツク
１４−６６の指令レジスタおよび復号回路に対
する入力として与えられる。これらの信号は、
FIMREF（メモリー照合）、（メモリ
ー読出し）、およびFIDT１６−１８／１９−
２１（レベル番号）を含む。信号FIMREFお
よびはFIFO割付けサイクル
（FIALOCYC＝１）を開始する。 ６ バス・ロツク・ノー・サイクル バス・ロツク・ノー・サイクルは、あるメモ
リーの場所に対するロツク条件の設定をテスト
するキヤツシユ・ヒツトによるロツク・メモリ
ー読出し要求に応答して生じる。これは、
CPUサブシステムが最初にメモリーの場所の
内容を読出し、次いでロツクを設定してその内
容に以降の書込み変更操作を行なうことができ
る同期操作のため使用される。このような共用
されたメモリー領域のアクセスに際して、各
CPUサブシステムは、メモリーに対しメモリ
ー読出しロツク要求を発することにより特定の
場所がロツクされないことを検証する。メモリ
ーは、この場所がロツクされるが要件された読
出しは行なわない（即ち、ノー・メモリー・サ
イクル）かどうかを信号するための応答を生じ
る。キヤツシユ・ミスの場合には、ロツク・ノ
ー・サイクル信号はメモリーに対して送られ
ず、その結果このメモリー場合に対するロツク
条件が前に設定されなかつた時第２の半バス・
サイクルを生じることになる。 また、パイプラインの開始および予め定めた
シーケンスの信号の生成を開始することができ
るあるシステム事象も存在する。以下本文にお
いて更に詳細に説明するこれらのシステム事象
は、システム・バスの作動の時間切れ、不良の
第三者のバス・サイクルおよびFIFO溢れ条件
の発振を含む。 第３図は、本発明による奇偶数の登録簿および
バツフア・メモリーのパイプライン段の構成を示
している。第３図から判るように、4K×16ビツ
トの登録簿メモリー１４−７４／７６が２つの等
しい空間に分けられている。第１の４つのレベル
０乃至３はCPU０に割当てられるが、次の４つ
のレベル４乃至７はCPU１に割当てられる。 登録簿メモリー１４−７４／７６は、キヤツシ
ユ・アドレスに応答して、ブロツク１４−８６の
ヒツト復号回路に加えられる８ビツトの出力信号
（HIT０−７）を生じる。更に、登録簿メモリ
ー・コンパレータ回路は、これまたブロツク１４
−８６のヒツト復号回路に加えられる８つのパリ
テイ・エラー信号を生じる。これらの信号の状態
は、パリテイ・エラーがアクセスされたどれかの
登録簿アドレスにおいて検出されてレジスタ１４
−６８／７２の妥当ビツト(v)内容を含む受取られ
た入力アドレスと比較されたを示す。 妥当ビツト信号の状態を含む行アドレス情報
は、書込み可能信号LVWR0乃至LVWR7の対応
する１つがブロツク１４−６６の回路により２進
数「０」に強制される。その時、登録簿メモリー
１４−７４／７６の内容を「０」にリセツトある
いはクリアすることができる。この状態は、全て
のリセツト(R)ターミナルと結合する信号
PXDIRRが２進数「０」の状態に強制される時
に生じる。これ以上の詳細については、付属書の
数式を参照することができる。 ブロツク１４−８６のヒツト復号回路は、ブロ
ツク１４−８６０のヒツト復号回路と、ブロツク
１４−８６４の多重割付けヒツト復号回路とを含
む。望ましい実施態様においては、個々のPLA
要素を用いてブロツク１４−８６０および１４−
８６４の各々の回路を構成する。これらの要素の
あるものは、第３図に示され、本文において更に
詳細に説明することにする。これら回路は共に、
１つ以上のヒツト出力が存在する時高い優先レベ
ルを選択するよう作動する優先順位エンコーダ回
路を含む。優先順位は、最も高い優先順位を持つ
レベル０と、最も低い優先順位を持つレベル７を
有するレベル番号の値に基いている。 ヒツト出力信号HIT０−７に応答して、ヒツ
ト復号回路１４−８６０は、ヒツト条件の発生を
信号するため用いられるヒツト出力信号に加え
て、信号HIT＃０−２に対応する３ビツトのヒ
ツト番号コードを生成する。更に、ヒツト復号回
路１４−８６０は、ブロツク１４−７４４のパリ
テイ検査回路から信号ODAPEA−２を受取る。
登録簿アドレス・レジスタ１４−６８／７２から
のアドレス信号に応答して、74AS280回路チツプ
から構成されたパリテイ回路は、アドレス選択装
置１４−６２からの奇数アドレス・ラツチ１４−
６８により受取られる入力アドレスのどれかのバ
イトが不良パリテイを持つかどうかを示すパリテ
イ・エラー信号ODAPEA−２を生成する。同様
なセツトの信号が偶数アドレス・ラツチ１４−７
２に対しても生成されることが理解されよう。 ヒツト復号回路１４−８６０は、ソース・パリ
テイ・アドレス信号（例えば、ODAPEA−２）
および登録簿アドレス・エラー信号を組合せてキ
ヤツシユ・エラー信号CACERRを生成する。こ
の信号は２つの機能を供する。第１に、この信号
はキヤツシユ操作後の第２の半分においてキヤツ
シユをバイパスするために使用される。第２に、
この信号は、ヒツト信号標識を禁止即ちブロツク
して、キヤツシユ・サブシステムをして要求され
たデータを主記憶装置から取出すために使用され
る。 多重割付けヒツト復号回路１４−８６４は、
FIFOサブシステム１４−１０から受取つたレベ
ル番号信号WRL００−０２およびHIT０−７に
応答して、多重割付けメモリー信号MAMVに加
えて多重割付けヒツトが生じた更に低い優先レベ
ルを示す信号MAM１−２と対応する２ビツトの
コードを生成するよう作動する。上記の信号がど
のように生成されるかについてのこれ以上の詳細
は、付属書の数式を参照されたい。 ヒツト出力信号のセツトは、ブロツク１４−８
８／９０のデータ・バツフアおよび関連するメモ
リー回路に対して加えられる。図示の如く、これ
らの回路は、バツフア・アドレス・レジスタ１４
−８０／８４および4K×16ビツトのデータ・バ
ツフア１４−８８／９０を含む。 第３図は、更に、詳細に、ブロツク１４−６６
および１４−８６の第１と第２のレベル指令およ
び復号回路を構成する多数の異なる要素を示して
いる。本発明によれば、これらの回路は、FIFO
サブシステム１４−１０を介して受取つた、登録
簿リセツト信号、フラツシユ信号
FLUSHおよび登録簿クリア信号DIRCLRの生成
を可能にする予め定めた条件を表わすあるシステ
ム・バス１２信号を組合せる。信号FLUSHは、
NANDゲート１４−７４１内部のタイミング信
号PIPEOB＋OBおよびキヤツシユ・エラー信号
CACERRと組合されて、登録簿フラツシユ信号
DFLUSHを生じる。この３つの信号は、ANDゲ
ート１４−７４０内部で組合されて、その内容を
クリアまたはフラツシユするキヤツシユ登録簿ア
ドレス・コンパレータ回路１４−７４／７６の登
録簿リセツト・ターミナルに加えられる。また、
フラツシユ操作を行なつたことを示す信号
PXDIRRを用いて、キヤツシユ・シンドロー
ム・レジスタ１４−７５０のフラツシユ・ビツト
位置の状態をセツトする。図示のようにシンドロ
ーム・レジスタ１４−７５０はまた、本文におい
てCPU０の動作に関して述べるように事象およ
びエラーの発生を応答信号をストアする。CPU
１の動作に関する状態を格納するための同様なレ
ジスタ構成もまた提供される。 更に、ブロツク１４−６６の内容もまた、第２
の入力としてNANDゲート１４−７４４により
生じたレジスタ１４−６８／７２からの信号
ACPURDを受取るORゲート１４−７４２に対
する１つの入力として加えられる登録薄割付け解
除信号を生成する。 更に詳細には、ブロツク１４−６６の回路は、
クリア・バス信号CLRBUSおよびタイミング信
号TM10R３に応答してバス動作時間切れ条件の
発生を格納するように結合されたＤタイプのフリ
ツプフロツプ１４−６６０を含んでいる。信号
CLRBUSが、インターフエース１４−１の一部
として含まれる動作時間切れ回路の１つからの信
号の受取りと同時に生成される。即ち、インター
フエース１４−１は、CPU０およびCPU１に対
する1.2ミリ秒の動作時間切れ回路を含む。シス
テム・バスが1.2ミリ秒以上の期間待機状態にあ
る時、適当な時間切れ回路が、信号CLRBUSを
２進数「１」に強制するよう作動する。フリツプ
フロツプ１４−６６０は、信号が２進
数「０」に強制されるとこれに応答してリセツト
される。フリツプフロツプ１４−６６０からの出
力信号OPTMOTはNORゲート１４−６６２の
１つの入力に与えらえる。 NORゲート１４−６６２は、第２の入力とし
て、FIFOサブシステム１４−１０から第３のパ
リテイ・バス・エラー条件の発生を表わす信号
FIMBERを受取る。更に、NORゲート１４−６
６２はまた、第３の入力として、FIFO溢れ条件
を表わす信号FIFERRを受取る。NORゲート１
４−６６２は、タイミング信号PIPEOA＋OAに
応答してレジスタ１４−６８／７２に格納される
登録簿クリア信号DIRCLRを生成する。 FIFOサブシステム１４−１０は、FIFOバツフ
ア回路がシステム・バスからの要求のデータを受
取ることができず結果として溢れ条件を生じる時
を検出するよう結合された一連のＤタイプフリツ
プフロツプの如き溢れ検出回路を含む。更に、こ
のFIFOサブシステム１４−１０は、インターフ
エース１４−１内の応答回路から、システム・バ
ス１２に対して別のサブシステムにより与えられ
かつ指示されたサブシステムにより受入れられた
要求が良好なパリテイを有するかどうかを示すバ
ス・エラー信号を受取る。FIFOサブシステム１
４−１０に格納されたこのような要求のいずれか
は、２進数「１」にセツトされてエラー条件の発
生を信号する信号FIMBERに伴われる。 インターフエース回路は、FIFOサブシステム
１４−１０に格納された要求に対する正しいパリ
テイを与える。これら回路は、要求が受入れに先
立ちあるサブシステムより再試行されることを可
能にする集積回路の一部を形成する。これらの回
路は、本発明とは関連がないが、本願と同じ譲受
人に譲渡された1984年６月21日に出願されたG.J.
BarlowおよびJ.W.Keeleyの米国特許出願第
623264号「弾力性のあるバス・システム」に詳細
に記載されている。種々のサブシステムが第１図
のシステムをバス・エラー条件に対して弾力性を
持たせるためのこの種の回路を含むため、FIFO
サブシステム１４−１０は、受入れられた要求を
表わす基準が満たされた時このような要求の格納
を行なう。 また、ブロツク１４−６６は、クロツクされた
登録簿制御回路のPLA要素１４−６６４および
１４−６６６を含み、これらは各々FIFOサブシ
ステム１４−１０から異なるセツトの信号を受取
る。回路１４−６６４は、本文に説明する如き選
択されたレベル内のアドレス指定された登録簿の
場所の妥当ビツト位置の内容を書込むため、割付
け解除信号および登録簿書込み信号
DIRWREを生成するように作動する。図示の如
く、信号が３対８デコーダ回路１４−
６７０の入力可能ターミナルの１つに与えられ
る。図示のように、信号ACPURDは、書込みバ
ルス・タイミング信号WRTPLSと共に、内容１
４−６７０の第２の入力可能ターミナルへ与えら
れる。書込み置換信号WRL００−０２は内容１
４−６７０により復号され、その結果信号
LVWR０乃至LVWR７の１つが２進数「０」に
強制されることになり、これにより書込まれるべ
き登録簿レベルを指定する。 回路１４−６６６は、CPU０のキヤツシユ・
リセツト信号0を生成するよう作動する。
図示しない同様な回路が信号P1CACRを生成す
る。これらの信号は登録簿リセツト信号
DIRRES、を生成するANDゲート１４−６６８
内部で組合される。信号0および
P1CACRは、SMF１３から受取られる割込み書
込み指令に応答して生成される。この指令は、信
号FIAD１９乃至FIAD２２により示される如き
値９に等しい機能コードを持ち、信号
により示される割込み書込み指令である。 更に、ブロツク１４−６６は、別の対のクロツ
クPLA要素１４−６７２および１４−６７４を
含む。回路１４−６７２は、FIFOシステム１４
−１０からの信号に応答して、キヤツシユ・アド
レス・エラー即ち障害が検出される時フラツシユ
操作が行なわれる異なる形式のキヤツシユ操作サ
イクルを規定するため使用される信号DIRALC
乃至MSHBCLを出力として生成する。PLA回路
１４−６７４は、図示の信号に応答して、キヤツ
シユ・サブシステム１４−６があるCPUの作動
サイクルを実施中である時を示す信号CPUCYL
を生じる。この信号は、信号DIRALC乃至
MSHBCLと共に、第２のレベル復号回路１４−
８６の一部を形成するクロツクされたPLA要素
１４−８６６に対して入力として与えられる。こ
の回路は、フラツシユ操作が生じる時を示すフラ
ツシユ信号FLUSHを出力として生じる。 更に、第３図は、点線の形状で示された更に別
のNANDゲート１４−７４１Ａを含む別の構成
を示している。ここでは、、ヒツト復号回路１４
−８６０が、登録簿アドレス・エラーを表わす信
号CACERRと入力アドレス（ソース）エラーを
表わす信号CACERRAを出力として生じる。 本発明によれば、PLA要素１４−８６６は、
出力として第１と第２のフラツシユ信号FLUSH
およびFLUSHAを与えるようにプログラムされ
ている。各フラツシユ信号は、フラツシユ操作が
登録簿アドレス・エラーまたは入力アドレス・エ
ラーの関数として生じる時を示す。本文に述べた
ように、アドレス障害の個々の分類は、性能の向
上をもたらし得るある種のキヤツシユ・サイクル
の間登録簿をフラツシユしなければならない必要
を減殺し得る。PLA要素を用いることにより、
キヤツシユ・サブシステム１４−６は、どんな間
隔および条件の下で登録簿フラツシユ操作が生じ
るかを判定することができる。本文に詳細に説明
したように、このため、異なる種類のアドレス障
害またはエラーに応答して選択される作動形式に
照して均衡したキヤツシユのコヒーレンス性およ
び性能を可能にする。 （作動の説明） 第４図、第５ａ図乃至第５ｇ図のフロー図に関
して、第３図に示された本発明の装置の作動につ
いて述べる。本発明のキヤツシユ・サブシステム
１４−６は、FIFOサブシステム１４−１０から
の要求に加えて、処理装置CPU０およびCPU１
の各々から受取る要求を処理する。前に述べたよ
うに、ブロツク１４−６０に含まれるパイプライ
ン・クロツク回路は、パイプライン操作の開始を
始動することができ、その結果各要求に応答して
予め定めたシーケンスの信号を生じる異なる形式
のキヤツシユ・メモリー・サイクルを規定する。
また、第３図に示されるように、信号FIFERR、
FIMBERおよびOPTMOTが、本文に述べたよ
うに、キヤツシユのコヒーレンス性を維持するた
めキヤツシユの作動サイクルを開始するためのパ
イプライン・クロツク回路に対して入力として与
えられる。 第４図においては、キヤツシユ・サブシステム
１４−６により行われる異なる形式の動作即ちサ
イクルが、SMF−MRI割込み操作、CPU読出し
サイクル、登録簿割付けサイクル、ロツク・ノ
ー・サイクル、更新サイクル、メモリーＩ／Ｏ
SHBCサイクル、第三者のバス・エラー・サイク
ル、作動時間切れサイクルおよびFIFO溢れエラ
ー・サイクルを含むことが判る。SMF割込みを
除いて、キヤツシユ・サブシステム１４−６は、
異なる形式のアドレス障害またはエラーの存在を
検査する作動サイクルを行なう。アドレス障害が
生じた事象形式即ちサイクル形式に基いて、キヤ
ツシユ・サブシステム１４−６はコヒーレンス性
および高い性能レベルを維持する方法で検出され
たアドレス障害から回復を行なうためとるべき動
作を選択する。とることができる動作は、この特
定の作動サイクルに対しキヤツシユをバイパスす
ること、およびキヤツシユ登録簿をフラツシユす
ることを含む。フラツシユ操作は、キヤツシユ・
データ・バツフア１４−８８／９０の新しいデー
タの緩やかな再ロードを許容する。 第４図においては、異なる種類のサイクル／動
作について記述する。SMF／MRI割込みとして
示される第１の動作は、「09」に等しい機能コー
ドを有するシステム・バス１２上に指令を生じる
SMF１３により開始される。この機能コードは、
第３図のPLA回路１４−６６６によつて復号さ
れ、その結果登録簿リセツト信号を生成
させることになる。このシーケンスは第５ａ図に
示される。登録簿リセツト回線信号は、
タイミング回路１４−６０により生成される信号
MCLOCKにより規定された１つのクロツク期間
だけパルスされる。このため、登録簿メモリー１
４−７４／７６の内容をフラツシユする同じ時間
間隔にわたりを２進数「０」の状態に
固定する。これは、８つのレベルの各レベル内の
全ての場所を「０」の状態に強制することにより
行なわれる。同時に、信号を用いて、
シンドローム・レジスタ１４−７５０の予め定め
たビツト位置を２進数「１」にセツトする。セツ
トされると、このビツト位置は、キヤツシユのフ
ラツシユ操作が生じたことを信号する。このビツ
ト位置は、その後、これ以上の混乱を避けるため
SMF１３によりリセツトされることになる。こ
の種の操作は、キヤツシユ・サブシステム１４−
６がシステム品質の論理テスト（QLT）操作の
間SMF１３により開始される指令に応答してフ
ラツシユ操作を行なうことができることを示す際
の完全を期す目的のため包含される。 CPU読出しとして示される第２の動作は、そ
れぞれ第１または第２の時間間隔にわたりCPU
０またはCPU１のいずれかによるキヤツシユ要
求に応答して開始される。要求側のCPUの要求
アドレスは、アドレス選択装置１４−６２を介し
て登録簿アドレス・ラツチ１４−６８／１４−７
２へ転送される。このアドレスは、第３図に示さ
れるように、タイミング信号PIPEOA＋OAに応
答して第１のパイプライン段のラツチにロードさ
れる。上記のように、CPU読出しを規定する信
号は、ブロツク１４−６０のパイプライン始動回
路をして信号PIPEOA＋OAを含む一連のタイミ
ング信号を生成させる。同じ信号はまた、PLA
回路１４−６７４をして第３図に示されるように
信号PIPEOA＋OAに応答して信号CPUCYLを生
じさせる。信号CPUCYLは、アドレス障害が検
出される動作を規定するようにプログラムされた
PLA回路１４−８６６に対して与えられる（即
ち、信号CACERR＝１）。 第５ｂ図においては、アドレス誤り／障害が検
出されない場合に、キヤツシユ・サブシステムが
通常のCPU読出し操作サイクルを行なうことが
示される。しかし、アドレス障害が検出される
時、キヤツシユ・サブシステム１４−６はフラツ
シユ操作は行なわないが、この操作サイクルのた
めキヤツシユをバイパスする。即ち、ヒツト復号
回路１４−８６０が信号CACERRを生成し、こ
の信号がCPU要求により指定されるデータがあ
たかもヒツトが生じなかつたかのように主記憶装
置から自動的に取出されるように、CPUデー
タ・レジスタ回路に対して与えられるデータ・ロ
ード信号POLDDT−OLおよびPOLDDT−ORの
生成を禁止することにより、ヒツトをブロツクす
る。また、信号CACERRは、インターフエース
１４−１のあるレジスタ内の予め定めたビツト位
置をキヤツシユのバイパスを表わす２進数「１」
の状態にセツトさせる。このため、第２の半バ
ス・サイクルの間にメモリーから受取られるデー
タをして、要求側のCPUに対して送出のみが行
なわれ、キヤツシユには格納されないようにさせ
る。また、信号CACERRはあるビツト位置をシ
ンドローム・レジスタ１４−７５０にセツトす
る。次のバス要求の初めに、CPUはCACERRシ
ンドローム・ビツト位置をリセツトして適正な動
作を確保する。 上記の動作は、依然として、キヤツシユが同じ
状態に止まり、これによりキヤツシユのコヒーレ
ンス性を維持することを確保する。登録簿エラー
またはソース・アドレス・エラーがあつた事実
は、結果としてのヒツトを信頼できないものにす
る。従つて、潜在的な非コヒーレンス性をもたら
し得る二重割付けが存在し得る。即ち、同じ場所
の割付けが２つの異なるレベルにおいて行なわれ
ることがあり得る。 登録簿メモリー１４−７４／１４−７６は、そ
の最近ほとんど使用されない（LRU）回路が更
新されて、登録簿アドレス障害の場合にはエラー
が反復されキヤツシユ・サブシステムがバイパス
されてメモリーから受取つたデータがキヤツシ
ユ・サブシステム１４−６に書込まれることを阻
止するため、何の効果も生じない程度に変更され
る。 第３の動作は、要求により指定されたデータが
キヤツシユ・データ・バツフア１４−８８／１４
−９０には格納されない時に行なわれる登録簿割
付けサイクルである。第５ｃ図に示されるよう
に、このサイクルの間、CPU０またはCPU１か
らの読出し要求がFIFOサブシステム１４−１０
によりキヤツシユ・サブシステム１４−６に対し
て与えられ、キヤツシユの行アドレスが復号回路
１４−６７０からの書込み可能信号によつて指定
されるCPUに対し割当てられたレベルの１つに
おけるキヤツシユの列アドレスにより示される場
合に対して書込まれる。その後、要求されたデー
タ・ワードが第２の半バス・サイクルの間に戻さ
れる時、その結果データ・レジスタ１４−８２に
格納された受取つたデータがキヤツシユん列アド
レスで指定されるレベルにおいてデータ・バツフ
ア１４−８８／１４−９０に対して書込まれ、か
つヒツト・レベル信号HIT＃０−２がバツフ
ア・アドレス・レジスタ１４−８０／８４にロー
ドされるキヤツシユSHBCサイクルを生じる。 登録簿割付けサイクルの実施に際し、NAND
ゲート１４−７４１Ａを含む第３図の構成は、２
つの異なる種類のアドレス障害（即ち、登録簿ア
ドレス障害および入力アドレス障害）間を見分け
ることができるという別の利点を提供する。この
構成は、登録簿アドレス障害が「ハード」である
（即ち、トランスパレントな状態でなはい）と見
做すことができることを前提とする。第５ｃ図か
ら判るように、このような状況においては、入力
アドレスが障害／誤りのある状態である時、登録
簿メモリー１４−７４／７６がフラツシユされ
る。即ち、NANDゲート１４−７４１Ａが、信
号CACERRAおよびFLUSHAが２進数「１」の
状態に固定されるとこれに応答して、信号
DFHFUSＨを２進数「０」に強制する。フラツ
シユ操作は、NANDゲート１４−７４１に与え
られたタイミング信号PIPEOB＋OBにより規定
されるその時のキヤツシユ・サイクルの間隔にお
いて、信号を２進数「０」に強制する
ことにより先に述べた方法で生じる。この時、登
録簿メモリー１４−７４／７６は、平行は登録簿
サイクルの実施の結果生じるヒツト出力信号の生
成を禁止する。信号もまた、シンドロ
ーム・レジスタ１４−７５０のフラツシユ・ビツ
ト位置を２進数「１」の状態へ切換えさせる。 しかし、１つの登録簿アドレス障害しか検出さ
れない場合（即ち、信号CACERR＝１）、フラツ
シユ操作は生じず（即ち、信号FLUSHは２進数
「０」の状態のまま）、通常の割付けサイクルが行
なわれる。エラーがハードである故に、以降の割
付け動作サイクル中にもこの状態が検出される。
この種のアドレス傷害は、登録簿割付けサイクル
中に検出されてもキヤツシユのコヒーレンス性に
影響を及ぼさないため、フラツシユ操作を行なう
必要はない。従つて、キヤツシユ・サブシステム
１４−６の性能は、このようなアドレス傷害の検
出にも拘らず、高いレベルに維持される。 第５ｃ図から判るように、テスト等によりこの
種のアドレス障害が性格的に一時的なものである
ことが確認される時は、PLA回路１４−８６６
は、信号FLUSHを２進数「１」に強制して、フ
ラツシユをこの種のアドレス障害に対し生じさせ
るようにプログラムし直すことができる。この場
合、動作は前に述べたように進行する。 以上のことは、フラツシユ操作がある種のアド
レス障害またはエラーが検出される時にのみ生
じ、その結果キヤツシユを非コヒーレントにする
検出不能な二重割付けサイクルを生じ得ることを
示している。この時、将来の信頼性に富む動作を
白方向するため、フラツシユ操作の形態の更に重
要な処置がとられる。この場合、第２の半バス・
サイクルの間、登録簿メモリーはヒツト条件を生
じることはなく、従つてデータはキヤツシユには
格納されず、要求側のCPUへ送られることにな
る。 第４の形式の動作は、ロツク・ノー・サイクル
動作である。第５ｄ図に示されたシーケンスか
ら、アドレス障害またはエラーの検出は、登録簿
割付けサイクルと同じ方法で登録簿メモリー１４
−７４／７６のフラツシユを生じる。即ち、
PLA回路１４−８６６は、信号FLUSHを２進数
「１」の状態に強制するようプラグラムされ、そ
の結果信号CACERRが２進数「１」に強制され
る時、NANDゲート１４−７４１が信号
DFLUSHを２進数「０」に強制する。信号
PIPEOB＋OBにより規定されるの時のキヤツシ
ユの第２段の間隔において、フラツシユ操作が再
び生じる。 上記の場合、キヤツシユ・サブシステム１４−
６がヒツトを検出するロツク・ノー・サイクル動
作の最初の半分において、記憶場所がロツク状態
にあるかどうかを判定する目的のため要求アドレ
スは依然としてメモリー・サブシステム２０へ送
られる。メモリー・サブシステム２０が記憶場所
がロツクされないことを示す時、このサブシステ
ムは肯定信号を生じる。この肯定信号は、キヤツ
シユ・サブシステム１４−６に対しシステム・バ
スから受取られFIFOサブシステム１４−１０に
格納されたアドレスを与えることにより、同じ場
所を再び読出させる。ヒツトが最初に検出された
時に生じる信号は、バス・ロツク・ノー・サイク
ル（FILKNC）として表わされる。望ましい実
施態様においては、エラーが生じる時CPU０お
よびCPU１がこの種の動作を再試行する能力を
持たないため、キヤツシユ動作サイクルをバイパ
スするのではなく、登録簿をフラツシユすること
が必要である。もしこのような再試行能力があれ
ば、PLA回路１４−８６６はこれを勘定に入れ
るよう容易にプログラムし直すこともできよう。 第５の形式の動作は、更新動作サイクルであ
る。これにおいては、FIFOサブシステム１４−
１０がサブシステム１２から受取つた更新データ
に対する要求をキヤツシユ・サブシステム１４−
１０に与える。ヒツトが検出されると、更新デー
タがキヤツシユ・バツフアに書込まれる。第５ｅ
図においては、アドレス誤リテスト・ブロツクの
周囲の比較的太い実線が、登録簿割付けサイクル
において行なわれた同じシーケンスのアドレス障
害テストもまたこのサイクル中に行なわれること
を示している。即ち、もし障害または誤リの状態
のアドレスが検出されると、更新操作は生じな
い。従つて、この状態が二重割付けを生じ得る可
能性がある。キヤツシユ登録簿メモリーに更新ア
ドレスが存在するかしないかは判らないため、非
コヒーレンス性を避けるためその内容をフラツシ
ユすることが必要となる。即ち、アドレス誤リが
主記憶装置における変更とコヒーレントになるよ
うにその内容の更新ができない故に、１つの処理
装置は新しい情報を主記憶装置およびキヤツシ
ユ・サブシステム１４−６に対して書込んでしま
うことがあり得る。 従つて、更新サイクル信号UPDCYLがPLA回
路１４−６７２によつて２進数「１」に強制され
るとこれに応答して、PLA内容１４−８６６は、
信号FLUSHAを２進数「１」の状態に強制する
ようプログラムされている。前に述べたように、
信号は、アドレス誤リ信号CACERRが
２進数「１」に強制されるとこれに応答して２進
数「０」に強制される。第５ｅ図で示されるよう
に、フラツシユ操作は信号PIPEOB＋OBにより
規定されるその時のサイクルの間隔に生じる。更
新サイクルが登録簿割付けサイクルと第２の半バ
ス・サイクルとの間に生じる時、第２の半バス・
サイクル中に戻されるデータはキヤツシユには格
納させず（即ち、登録簿はフラツシユせ、ヒツト
は生じない）、要求側のCPUへ送られる。 しかし、登録簿アドレス障害のみが検出される
場合（即ち、信号CACERR＝１）にはフラツシ
ユは生じず、その結果通常の更新サイクルが行な
われることになる。この動作はキヤツシユのコヒ
ーレンス性には影響を及ぼさないため、フラツシ
ユ操作を行なう必要はない。再び、キヤツシユ・
サブシステム１４−６が高い性能レベルで作動す
ることになる。 第４図から判るように、６番目および７番目の
動作は第２の半バス・サイクル動作である。ここ
で、１つのアドレスがエラーを生じることなく登
録簿メモリー１４−７４／７６に対して書込まれ
た。この動作の次の半分においては、要求された
データを予め割付けされていた場所に書込むため
に、同じ場所がアドレス指定される。アドレス障
害または誤リがこの種のサイクル中に検出される
と、キヤツシユ・サブシステム１４−６はデータ
を適正に処理することができない。従つて、
PLAセル１４−８６６は、信号FLUSHを２進数
「１」に強制して、アドレス誤リの発生（即ち、
CACERR＝１）と同時にフラツシユ操作を生じ
るようにプログラムされている。 キヤツシユのコヒーレンス性に影響を及ぼし得
るのはメモリーの２番目の半バス・サイクルのみ
であるため、PLA回路１４−８６６はメモリー
の２番目の半バス・サイクルの間（即ち、信号
MSHBCL＝１）のみフラツシユ操作を生じるよ
うにプログラムされている。Ｉ／ＯおよびSMF
の２番目の半バス・サイクルは、キヤツシユ・サ
ブシステム１４−６を有効にバイパスする。
PLA回路１４−８６６をプログラムする別の方
法は、メモリー照合信号RPMREFをPLA回路１
４−６７２に対する入力として取除くが入力とし
て加えることである。このように、PLA回路１
４−６７２は、信号SHBCYLを２番目の半バ
ス・サイクルを表わす２進数「１」に強制する
が、信号RPMREFがメモリーの２番目の半バ
ス・サイクルを表わす２進数「１」である時の
み、PLA回路１４−６７２は信号FLUSHを２進
数「１」に強制する。 第５ｆ図から判るように、フラツシユ操作は信
号PIPEOB＋OBにより規定されるその時のサイ
クルの第２段の間隔において生じる。ヒツト復号
回路１４−８６０は信号CACERRを生じ、これ
がヒツト標識回路を無効にして、データがデー
タ・バツフア１４−８８／９０に書込まれないよ
うにするが、要求側CPUに対して送られるよう
にする。 第４図から判るように、次の３つの事象即ち動
作は第三者のパリテイ・バス・エラー、および動
作時間切れおよびFIFO溢れエラーと対応する。
これらの事象に対する動作シーケンスが第５ｇ図
い示されている。第三者のバス・エラーの場合
は、FIFOサブシステム１４−１０が、例のサブ
システムによりシステム・バス１２に与えられた
要求のデータ、アドレスまたは指令フイールドに
おいてエラーが検出される監視動作を行なう。サ
ブシステムはこのような要求を再試行する能力を
有するため、受取り側の装置は通常応答して生じ
るための再試行を可能にするシステムの時間切れ
を生じることはない。このため、この要求は
FIFOサブシステム１４−１０により格納されな
い。しかし、もし何等かの理由から要求が受取り
側の装置により肯定されるならば、FIFOサブシ
ステム１４−１０はこの要求を格納し、この要求
を登録簿メモリー１４−７４／７６に与える。エ
ラーの故に生じるべきサイクルの種類を識別する
方法はないため、キヤツシユ・サブシステム１４
−６は、キヤツシユのコヒーレンス性を維持する
ためフラツシユ操作を行なう。例えば、情報はキ
ヤツシユ・サブシステム１４−６にキヤツシユ更
新を行なうことを要求するメモリー書込みである
かもしれない。 信号FIMBERは２進数「１」に強制されて、
第三者のバス・エラーを生じる。第３図から判る
ように、この信号は、NORゲート１４５−６６
２をして登録簿クリア信号DIRCLRを２進数
「０」に強制させるため使用され、この状態は更
に信号PIPEOA＋OAに応答して登録簿アドレ
ス・レジスタ１４−６８／７２のあるビツト位置
へロードされる。このため、信号PIPEOA＋OA
の前縁部に対応する登録簿サイクルの初めからレ
ジスタ１４−６８／７２のビツト位置が２進数
「０」にリセツトされる次の登録簿サイクルの初
めまで、ANDゲート１４−７４０をして信号
PXDIRRを２進数「０」の状態に強制させる。
再び、シンドローム・レジスタ１４−７５０の対
応するビツト位置が信号および
FIMBERによつて２進数「１」にセツトされる。 第５ｇ図から判るように、同様な動作がFIFO
溢れエラーの場所に行なわれる。この場合、ある
バス動作サイクルが情報、データまたは指令の喪
失を生じる結果となる。不明のサイクルがキヤツ
シユ・サブシステム１４−６がキヤツシユ更新を
行なうことを要求するメモリー書込みであり得る
ため、キヤツシユ・サブシステム１４−６は再び
フラツシユ操作を行なう同じ動作を行なう。第３
図から判るように、FIFO溢れエラーを表わす信
号FIERRは、２進数「１」に強制される時、
NORゲート１４−６６２をして登録簿クリア信
号DIRCLRを２進数「０」に強制される。この
ため、ANDゲート１４−７４０をして、信号
PXDIRRを２進数「０」に強制させ、これが登
録簿メモリー１４−７４／７６の内容を前に述べ
たようにフラツシユする。 フラツシユ操作を生じる最後の事象は動作の時
間切れである。これにおいては、キヤツシユ・サ
ブシステム１４−６が、確認はしたが２番目の半
バス・サイクルが続かなかつたメモリー・サブシ
ステム２０に対するメモリー読出し要求を指令し
た。応答がないと動作の時間切れとなる。キヤツ
シユ・サブシステム１４−６は、未決の状態に放
置されるため、動作の時間切れ条件を表わす信号
CLRBUSの受取りと同時に、フラツシユ操作を
行なう。第３図から判るように、信号CLRBUS
はフリツプフロツプ１４−６６０を２進数「１」
の状態に切換える。その結果、信号OPTMOTが
NORゲート１４−６６２をして登録簿クリア信
号DIRCLRを２進数「０」に強制させることに
なる。同時に、信号OPTMOTを用いて、フラツ
シユ操作を前に述べたように生じさせるキヤツシ
ユ動作サイクルを開始する。 上記のことは、性能を犠牲にすることなくキヤ
ツシユのコヒーレンス性を維持するため、本発明
の装置が如何にして異なる形式のアドレス障害あ
るいはシステム事象の検出に応答し得るかを示し
ている。実施されるキヤツシユ・サイクルの種類
に照してアドレス障害の種類を分類することによ
り、コヒーレンス性および性能に照した最善の結
果を達成する動作を行なうことができる。 上記のことから、望ましい実施態様は、ある種
のエラー条件が検出される２番目の半バス・サイ
クルに照してキヤツシユの弾力性を強化するもの
である。最初のこのような条件は、FIFOサブシ
ステム１４−１０からの信号FIREDLおよび
FIREDRの一方もしくは両方の受取りにより示
される補正不能なメモリー・エラーである。これ
においては、メモリー・サブシステム２０は、要
求されたデータが補正不能なエラーを含むことを
示す。登録簿メモリー１４−７４／７６における
場所が既に予め割付けされているため、コヒーレ
ンス性を維持しながらキヤツシユに誤つたデータ
を格納する必要を排除するある措置をとることが
必要となる。予め割付けされた場所のアドレスと
対応する置換アドレス・レジスタの内容を用い
て、PLA回路１４−６６４は、２番目の半バ
ス・サイクルの間、割付け解除信号およ
び登録簿書込み信号DIRWREを生じる。これら
の信号は、ORゲート１４−７４２および復号回
路１４−６７０をして、登録簿メモリー１４−７
４／７６内の予め割付けられた場所を無効化する
ため必要な信号を生成させる。即ち、これらの信
号は、予め割付けられた登録簿の記憶場所を、割
付け解除サイクルとして供される第２の半バス・
サイクルの間に書込ませる。このため、データは
キヤツシユには格納されず、要求側のCPUに送
られるに過ぎない。 同じ形式の割付け解除操作が、バス・ロツク・
ビツトがセツトされる２番目の半バス・サイクル
において行なわれる（即ち、信号FILOCK＝１）。
このことは、予め割付けられた場所がメモリー・
サブシステムの一部としては存在せず、このシス
テムが結合される別のシステムの一部（例えば、
遠隔メモリー）となることを意味する。この場所
は追跡でないため、PLA回路１４−６６４が２
番目の半バス・サイクルにおいてこの場所を無効
化（割付け解除）するため同じ方法で作動する。
再び、キヤツシユ・サブシステム１４−６の状態
は、データが要求側CPUへ送られる間は影響を
受けない状態を維持する。 上記の構成は、ある種の条件の関数として与え
られた登録簿の場所を割付け解除することができ
る付加的な弾力性を提供する。 当業者には、本発明の教示内容から逸脱するこ
となく本発明の望ましい実施態様に対して種々の
変更が可能であることが明らかであろう。例え
ば、異なる形式のプログラム可能回路、メモリー
回路等が使用可能である。また、結果としてフラ
ツシユ操作をもたらす他の信号を生成するため、
このようなプログラム可能回路を使用することも
可能である。 （付属書） 第２図および第３図の信号を生成するための数
式は、下記の論理式により与えられる。即ち、
日の出願のJ.W.KeeleyおよびT.F.Joyceの米国
特許出願第06／655473号「多重プロセツサが共
用するパイプライン・キヤツシユ・メモリー」 ２ 本願と同じ譲受人に譲渡された本願と同日付
出願のJ.W.KeeleyおよびG.J.Barlowの米国特
許出願第 号「読込み処理メモリー」 ３ 本願と同じ譲受人に譲渡された 年 月
日出願のJ.W.Keeleyの米国特許出願第
号「１対の処理装置により共用されるコヒーレ
ント・キヤツシユ・システム」 ４ 本願と同じ譲受人に譲渡された 年 月
日出願のG.J.Barlow等の米国特許出願第
号「多重プロセツサ・システム用のシステム
管理装置」 〔産業上の利用分野〕 本発明は、キヤツシユ・メモリーに関し、特に
複数の処理装置により共用されるキヤツシユ・メ
モリー・システムに関する。 〔従来の技術のよび解決しようとする課題〕 係属中の関連した米国特許出願「多重プロセツ
サが共用するパイプライン・キヤツシユ・メモリ
ー」は、多数の独立的に作動する中央処理装置を
含む複数のソースにより共用され得る２つのパイ
プライン段を有するキヤツシユ・メモリー・サブ
システムを開示している。第１のパイプライン段
は、第２のパイプライン段がキヤツシユ・バツフ
ア・メモリーから所要のデータの取出し操作およ
び所要のソースへの転送中、登録簿の探索および
比較操作を行なう。タイミングおよび制御装置は
ソースト接続して、各処理装置に１つのパイプラ
イン段によりその作動をオフセツトする時間スロ
ツトの割付けを行なう。このように、処理装置
は、独立的に競合もなく作動する。 複数の処理装置間でキヤツシユ・メモリーまた
は主記憶装置を共用する際、非コヒーレンス性を
生じ得る事象あるいは動作のシーケンスが生じ得
る。これを避けるため、１つの解決法は処理装置
をして使用可能なメモリー空間を共用させて１つ
の処理装置が別の処理装置によりアクセスされつ
つある情報を変更することを禁じるようなロツク
機構を提供することである。このような解決法は
主記憶装置に対しては良好に働くが、その結果キ
ヤツシユのヒツト率を低下させる過度のデータ置
換即ちスラツシユをもたらすことになり得る。更
に、この種の装置は、各処理装置が独立的に動作
する能力を減殺する。 この問題を避けるため、係属中の関連する米国
特許出願「１対の処理装置により共用されるコヒ
ーレント・キヤツシユ・システム」は、バツフ
ア・メモリー段に内蔵される別個の勘定置換装置
により使用可能な総キヤツシユ・メモリーの空間
の半分を割付けることにより、各処理装置の完全
に独立的な動作を許容する装置を開示している。
ある処理装置に対して行なわれる各登録簿割付け
サイクルにおいて、他の処理装置の割付けられた
空間が多重割付けの存在について調べられる。比
較的低い優先順位が割当てられ処理装置と関連す
る多重割付けが行なわれた場所のアドレスが、最
も早いデータ置換を許容する多重割付けメモリー
に格納され、これにより独立的に作動する処理装
置間のデータ・コヒーレンスを維持する。 上記の装置は独立的に作動する処理装置間のデ
ータの非コヒーレンスを阻止するが、処理装置あ
るいはデータ処理装置が１つの共通な主記憶装置
を共用する緊密に結合された処理システムにおい
ては非コヒーレンスが依然として生じ得る。この
ようなシステムにおけるコヒーレンスを維持する
ため、関連したキヤツシユを有する各処理装置
が、他の装置により共通のシステム・バスに対し
て与えられるメモリー書込みを監視する監視装置
を含む。このため、キヤツシユのコヒーレンスを
確保する他の装置により行なわれる対応する主記
憶装置のメモリー・データにおける変更を処理装
置が反映するようにそのキヤツシユの内容を更新
することを可能となる。この更新プロセスの間
時々、処理装置がキヤツシユを正確に更新するこ
とを不可能にする状態が生じ得る。例えば、監視
装置により受取られたデータが改竄され、あるい
はバスに対し与えられたメモリー書込みが時間切
れを生じるおそれがある。後者の状態は、もしシ
ステムが、本願と同じ譲受人に譲渡された1984年
６月21日出願されたG.J.BarlowおよびJ.W.
Keeleyの米国特許出願第06／623264号「弾力性
のあるバス・システム」において開示される如き
弾力性の特徴を含む場合に生じるおそれがある。 通常、改竄されたデータの場合には、エラー条
件が検出されることになり、データは捨てられる
ことになる。改竄されたデータがキヤツシユ装置
に対して与えられるような場合には、その結果生
じるヒツトまたはミスは、信頼のおける表示を生
じることはない。例えば、もし誤りであるなら
ば、ミスは多重割付けを生じるおそれがある。ヒ
ツトは、誤りであるならば、誤つた処理装置のデ
ータの更新を生じる結果となる。この観点から、
この時点に生じたどのような動作もキヤツシユ装
置の内容を非コヒーレンスなものにする。 上記のことはまた、各処理装置により発される
メモリー書込みにおいても妥当する。即ち、もし
処理装置によりシステム・バスに対して与えられ
たメモリー書込みがエラーを生じるならば、この
書込みによりそれ自体のキヤツシユ装置の内容が
更新されることを禁じることはこれ以上のデータ
破損を防止することになろう。しかし、この措置
はまた潜在的な非コヒーレンスをもたらすもので
ある。上記のことを克服するために、考えられ得
る解決法はシステム全体の付加的なエラーの検出
および訂正の能力を提供することであり、これが
不良データあるいは改竄されたデータを復旧する
ことができるものとなろう。しかし、これは高価
であり非常に時間を費やすもので、このためキヤ
ツシユ性能のかなりの減殺を生じる。更に、特に
回復力の特徴を有するシステム内部の全ての条件
下でコヒーレンス性を確保することは依然として
不可能であろう。 〔課題を解決するための手段〕 従つて、本発明の主な目的は、全体的な性能を
犠牲にすることなく非常に信頼し得る方法でキヤ
ツシユのコヒーレンス性を維持することができる
手法および装置の提供にある。 本発明の別の目的は、緊密に結合された回復力
に富むデータ処理システム内部にコヒーレンス性
を維持することにある。 （発明の要約） 本発明の上記の目的および利点は、キヤツシ
ユ・メモリーのサブシステムの望ましい実施態様
において達成される。このキヤツシユ・メモリ
ー・サブシステムは、少なくとも１対の独立的に
作動する中央処理装置と、システムの他方の装置
と共通に緊密に結合されたデータ処理システムの
システム・バスと接続する先入れ先出し（FIFO）
装置とにより共用される多重レベル登録簿メモリ
ーおよびバツフア・メモリー・パイプライン段を
有する。 この望ましい実施態様のキヤツシユ・メモリ
ー・サブシステムは更に多数のプログラム可能な
制御回路を含む。これらの回路は、監視装置を介
してシステム・バス上で複数の異なる形式のバス
作動信号および指令信号を受取るように結合さ
れ、キヤツシユ・サブシステムにより行なわれつ
つある操作即ちサイクルの形式を定義する。これ
ら信号は局所的に組合されて、多くのアドレスま
たはシステムの障害のいずれか１つが検出された
時、登録簿メモリーの内容が溢れるかどうかを表
示する出力信号を生じる。ある場合には、この出
力信号は、要求側の入力ソースにより与えられる
アドレスが信頼度が低いこと、あるいは登録簿ア
ドレスのエラーが存在したことを示すキヤツシ
ユ・アドレス・エラーの発生を示す多くの信号と
組合される。異なる形式のアドレス誤リの別個の
処理は、このアドレス誤リがキヤツシユを非コヒ
ーレントにする時にのみ生じるようフラツシユを
可能にする。もし両形式のアドレス誤リに応答し
て同じ動作が常にとられるならば、単一あるいは
複合エラー信号を用いることができる。 その結果生じる信号は、他の事象または指令の
発生を表わす他の信号と組合されて、登録簿リセ
ツト信号を生じる。この信号は、長期のキヤツシ
ユのコヒーレンス性を維持するため必要なその内
容をフラツシユさせるため、多重レベルの登録簿
メモリーの全てのレベルに加えられる。即ち、本
発明のシステムにおいては、これと関連した処理
装置からの指令に応答して頻繁にフラツシユある
いはクリアされる場合とは対照的に、キヤツシ
ユ・サブシステムが同じデータを長期にわたつて
維持することを前提とする。 望ましい実施態様においては、フラツシユ操作
は全ての記憶場所の登録薄内容を「０」にクリア
してその時のアドレスを無効にすることにより実
施される。フラツシユ操作は、キヤツシユ全体を
新しいデータで再充填することとは対照的に、緩
やかなプロセスである。このため、キヤツシユ動
作は依然として継続させながら、不当な条件をキ
ヤツシユの緩やかな再ロードに変換する（即ち、
一連のミスの生成）ことを許容する。このため、
キヤツシユをバイパスさせあるいは機能低下させ
る必要がなく、キヤツシユ動作の回復のため必要
なソフトウエア回復措置が行なわれ得るまで、実
質的な性能の低下を以て動作を継続させる。更
に、この操作は、キヤツシユ動作の実行に際して
回復力を提供する。 本発明は、登録簿が緊密に結合されたシステム
内部で冗長部分として働くという事実、従つてキ
ヤツシユのコヒーレンス性即ち一貫性を維持する
ようにある条件に応答するため一時的に効率を低
下させ得るという事実を認識してこれを最大限に
利用するものである。 望ましい実施態様においては、如何なるキヤツ
シユの作動サイクルの間も登録簿をフラツシユさ
せるよう選定されるシステムの事象は、システ
ム・バスの時間切れ条件、第三者のバス・サイク
ル・エラー条件、およびFIFO溢れエラーを含ん
でいる。キヤツシユのコヒーレンス性を生じる高
い能力も結果としてもたらし得る他の条件を表わ
す信号は、必要に応じて制御回路に対する入力と
して加えることができる。プログラム可能なロジ
ツク・アレイ制御回路は、フラツシユ操作がコヒ
ーレンス性の維持のため行なわれることが要求さ
れるサイクルおよびシステム事象をフイルタする
ようにプログラムされる。また、これらの回路は
このような付加操作を容易にする。 ある状況においては、登録簿のフラツシユを必
要とすることなく、高度の回復力を以て処理する
ことができる形式のエラー条件が存在する。この
ような条件は、処理装置により要求されるデータ
および主記憶装置か受取られるデータが主記憶装
置により信号される如き補正不能なメモリー・エ
ラーを含む場合である。関連する米国特許出願
「読込み処理メモリー」に記載される如く、キヤ
ツシユ・サブシステムは、メモリーの読出し要求
の最初の処理の間、要求されたデータに対する登
録簿の記憶場所を予め割付ける。本発明の望まし
い実施態様は、補正不能な主記憶装置のデータが
処理サイクルの第２の半分の間にシステム・バス
から受取られる時、前に割付けされた登録簿の場
所の割付け解除を可能にする。この補正不能デー
タは、エラー分析のため要求側の処理装置に転送
されるが、キヤツシユには格納されない。割付け
解除サイクルを実施することにより、キヤツシユ
のコヒーレンス性が確保される。同じ割付け解除
サイクルが他の形式のメモリー応答のため実施す
ることができる。 本発明の構成および作動方法の両方に関して本
発明の特徴であると信じられる斬新な特徴につい
ては、他の目的および利点と共に、以降の記述を
添付図面に関して考察すれば更によく理解されよ
う。しかし、各図面は単なる例示および記述の目
的のため提示されるものであり、本発明の限定を
意図するものではないことは明確に理解されるべ
きである。 〔実施例〕 第１図は、システム・バス１２と共通に結合す
る複数のサブシステム１３乃至３０を含む多重プ
ロセツサ・データ処理システム１０を示してい
る。この例示的なサブシステムは、システム管理
機構（SMF）サブシステム１３と、複数の中央
サブシステム１４乃至１６と、複数のメモリー・
サブシステム２０乃至２８と、周辺サブシステム
３０とを含む。各メモリー・サブシステムは、第
１図に示される如き奇遇数メモリー・モジユール
を含むように構成されている。このような構成の
一例は米国特許第4432055号に開示されている。 各サブシステムは、これと関連する装置（単数
または複数）がう指令、割込み、システム・バス
１２上の他の装置に対するデータまたは応答／状
況の形態の要求を非同期状態で送出しあるいは受
取ることを可能にするインターフエース領域を含
む。即ち、各インタフエース領域は、G.J.
Barlowの米国特許第3995258号「データ保全手法
を備えたデータ処理システム」に開示される如き
バス・インターフエース論理回路を含むことを仮
定することができる。 バス１２の最も左側で結合するSMFサブシス
テム１３は、マイクロプロセツサ装置と、中央サ
ブシステム１４乃至１６からの指令によりバス１
２を介してアクセス自在な複数の集中化された資
源とを含む。また、このSMFサブシステム１３
は、中央サブシステムのどれかに指令を発して、
保守機能の実施を助けることができる。更に他の
情報として、関連する米国特許出願「多重プロセ
ツサ・システム用のシステム管理装置」を参照す
ることができる。 中央サブシステム１４乃至１６の各々の構成は
同じものである。第２図は、ブロツク図の形態に
おいて、中央サブシステム１４の構成を示してい
る。サブシステム１４は、キヤツシユ・サブシス
テム１４−６を共用するため結合された１対の中
央処理装置（CPU）サブシステム１４−２およ
び１４−４を含む。このキヤツシユ・サブシステ
ム１４−６は、先入れ先出し（FIFO）サブシス
テム１４−１０を介してシステム・バス１２と結
合し、このFIFOサブシステムはインタフエース
領域１４−１に内蔵されるものと考えることがで
きる。 第２図から判るように、両CPUサブシステム
１４−２および１４−４は構造において同じもの
である。即ち、各CPUサブシステムは、32ビツ
トの中央処理装置（CPU）（即ち、CPU１４−２
０および１４−４０）と、メモリー要求の一部と
してキヤツシユ・サブシステム１４−６に対して
与えるためCPUの仮想アドレスを物理アドレス
に翻訳するための仮想メモリー管理装置
（VMMU）（即ち、VMMU１４−２６および１
４−４６）とを含む。また、各CPUサブシステ
ムは、読出し専用ストア（ROS）と、16ビツト
のROSデータ出力レジスタ（RDR）（即ち、
ROS１４−２４、１４−４４およびRDR１４−
２５、１４−４５）とを含む。 各サイクルの初めにおいて、各ROSは、１６
ビツトのマイクロ命令ワードをサイクルの間行な
われるべき動作の形式を規定するそのデータ出力
（RDR）レジスタに読込むように条件付けされて
いる（フアームウエア・ステツプ／ブロツク）。
各CPUサブシステム内のクロツク回路（即ち、
回路１４−２２および１４−４２）は、以下本文
に説明するように、キヤツシユ・サブシステム１
４−６の制御下でそのサブシステムに対する基本
的なタイミングを確立する。各CPUサブシステ
ムの構成要素は、標準的な集積回路チツプから構
成することができる。 第２図から判るように、キヤツシユ・サブシス
テム１４−６は、１つのソース・アドレス生成部
と、それぞれそれ自体の復号および制御回路を備
えた２つの個々のパイプライン段とに構成されて
いる。ソース・アドレス生成部は、ソース・アド
レス選択および増分の機能を行なうブロツク１４
−６２および１４−６４を含む。この第１のパイ
プライン段は、アドレス段であり、図示の如く構
成されたブロツク１４−６６乃至１４−７６の登
録簿回路を含む。この段は、生成されたソース・
アドレスのラツチ、登録簿の探索およびヒツトの
比較の諸機能を実施する。第１のパイプライン段
は、レベル番号および列アドレスの形態の情報を
出力として与える。第１のパイプライン段の動作
は、ブロツク１４−６０のタイミングおよび制御
回路により生成されるタイミング信号によつてク
ロツクされる。 前記第１段からの情報は直ちに第２のパイプラ
イン段に送られて、この第１段を次のソース要求
のため使用できる状態のままにする。この第２の
パイプライン段はデータ段であり、図示の如く構
成されたブロツク１４−８０乃至１４−９６のデ
ータ・バツフアおよび関連するメモリー回路を含
む。この段は、バツフア・メモリー１４−８８お
よび１４−９０から要求されるデータをアクセス
する機能、あるいはFIFOサブシステム１４−１
０から受取つたデータの置換／格納を行なう機能
を実施する。このため、第２のパイプライン段
は、CPUサブシステムの１つに送るため36ビツ
トのデータ・ワードを与える。また、第２のパイ
プライン段の動作は、ブロツク１４−６０のタイ
ミングおよび制御回路により生成されるタイミン
グ信号によつてクロツクされる。 第１と第２のパイプライン段の異なるブロツク
は、「TTLデータ・ブツク（The TTL Data
Book、COlumn3）」（1984年版権、Texas
Instruments社刊）、および「アドバンス・マイ
クロ・デバイセス社のプログラム可能アレイ・ロ
ジツク・ハンドブツク（Advanced Micro
Deviccs Programmable Array Logic
Handbook）」（1983年版権、Advanced Micro
Devices社刊）に記載される如き標準的な集積回
路から構成される。例えば、ブロツク１４−６２
のアドレス選択回路は、４つのアドレスの１つを
選択するようORされた74AS1823トライステー
ト・レジスタ・チツプから構成される。ブロツク
１４−９２のスワツプ・マルチプレクサは同じ形
式のチツプから構成されている。ブロツク１４−
６８および１４−７２のラツチは74AS843Dタイ
プ・ラツチ・チツプから構成される。ブロツク１
４−７０のこのスワツプ・マルチプレクサおよび
データ・レジスタ回路は、Advanced Micro
Devices社製の部品番号AMPA16R6Bの如き単一
クロツク・プログラム可能アレイ論理素子から構
成される。 第３図において更に詳細に示される登録簿メモ
リー１４−７４および１４−７６は、Texas
Instruments社製の部品番号TMS2150JLを持つ
８ビツトのスライス・キヤツシユ・アドレス・コ
ンパレータ回路から構成される。アドレスおよび
データ・レジスタ１４−８０乃至１４−８４およ
び１４−９４および１４−９６は、Texsa
Instruments社製の部品番号SN74AS823を持つ９
ビツトのインターフエース・フリツプフロツプか
ら構成されている。 第３図において更に詳細に示されるバツフアお
よび関連するメモリー回路１４−８０および１４
−８４もまた、INMOS社製の部品番号IMS1421
を持つ4K×４−ビツト・メモリー・チツプから
構成されている。バツフア１４−６４のアドレス
増分回路は、Micro Devices社製の部品番号
74AS181Aで示される標準的なALDチツプおよ
び部品番号AmPAL16L8Bを持つプログラム可能
アレイ論理素子から構成されている。 本文において更に詳細に記述するように、ブロ
ツク１４−６６および１４−８６の指令レジスタ
および復号回路の第１と第２のレベルは、それぞ
れ、Advanced Micro Devices社製のクロツク
ド・プログラム可能アレイ論理素子を用いて１４
−１０は、システム・バス１２上のどの２つのサ
ブシステム間に転送される情報の全てを受取る。
情報が主記憶装置におけるデータの更新のためで
ある場合は、この情報はこのような更新または置
換の操作を表示するように符号化される。 FIFOサブシステム１４−１０はまた、キヤツ
シユ・サブシステム１４−６によりシステム・バ
ス１２に対して前送されるメモリー要求から生じ
る新しいデータを受取る。更新データおよび新た
なデータの双方は、サブシステム１４−１０内に
含まれるバツフアメモリー内の要求として格納さ
れる。最後に、FIFOサブシステム１４−１０は
また、監視装置としての役割を実施する際、不良
なバス・サイクルの間地のサブシシステムにより
転送された情報を格納する。即ち、FIFOサブシ
ステム１４−１０は、転送される特定のバス・サ
イクルが確認された時常にキヤツシユを更新する
ためこのような情報を格納するが、これはメモリ
ー・サブシステムの１つにメモリー書込み指令の
一部として送られいる。これらの回路はまた、第
２図に示される如き所要の選択、即ち読出しおよ
び書込み制御信号（即ち、SWAPLT＋00、
SWAPRT＋00、P0LDDT−OL、P1LDDT−
OL、P0LDDT−OR、F1LDDT−OR）を生成す
るため用いられる。更に詳しくは、付属書の数式
を参照されたい。 第２図から判るように、キヤツシユ・サブシス
テム１４−６は、奇遇数メモリー・アドレスのい
ずれかに同時に応答して２つのデータ・ワードを
アクセスすることを許容する奇遇数に構成されて
いる。この形式のキヤツシユ・アドレス指定装置
のこれ以上の詳細については、本願と同じ譲受人
に譲渡された米国特許第4378591号を参照された
い。 第２図はまた、ブロツク図の形態において、置
換アドレス・レジスタ１４−１２およびシステ
ム・バス１２と結合するブロツク１４−１１の
FIFO制御およびクロツク回路を含むFIFOサブシ
ステム１４−１０を示している。FIFOサブシス
テム得るためである。本分に説明するように、本
発明の装置は、このような情報の受取りの如何に
拘らずキヤツシユのコヒーレンス製を維持するも
のである。 FIFO制御回路は、各要求を復号し、第２図に
示されるようにアドレス、データおよび指令がキ
ヤツシユ・サブシステム１４−６の異なる部分に
加えられる結果となる適当な作動サイクルを開始
する。本発明の目的のためには、FIFOサブシス
テムは構造的に従来のものと考えることができ、
本願と同じ譲受人譲渡された米国特許第4195340
号に開示された形式のFIFO回路の形態をとるこ
とができる。第２図のサブシステムの各々に対す
る基本的なタイミングは、ブロツク１４−６０の
タイミングおよび制御回路により確立される。こ
のような制御は、CPUサブシステム１４−２お
よびFIFOサブシステム１４−１０によりキヤツ
シユ・サブシステム１４−６の競合のない共用を
可能にする。ブロツク１４−６０の回路について
は、第１の関連する米国特許出願において更に詳
細に記述されている。要約すれば、これら回路
は、要求アドレス・ソースとしてサブシステム１
４−２，１４−４および１４−１０の１つを選択
するためアドレス選択装置１４−６２を条件付け
るための制御信号を生じるアドレス選択論理回路
を含む。 また、ブロツク１４−６０は、パイプラインの
始動を開始することができる異なる形式のキヤツ
シユ・メモリーのサイクルを規定し、その結果各
要求に応答する信号の予め定めたシーケンスの生
成をもたらすパイプライン・クロツク回路を含
む。即ち、第１と第２の信号はそれぞれ、CPU
０サブシステム１４−２およびCPU１サブシス
テム１４−４によるサービスのキヤツシユ要求を
示すが、他の信号はFIFOサブシステム１４−１
０によるサービスのキヤツシユ要求を示してい
る。 これらの要求は下記の如く要約することができ
る。即ち、 １ CPU０ 読出しサイクル CPU０の読出しは、インターフエース１４
−１内のCPUポート０が使用中でない時最初
の時間スロツト／間隔においてROS１４−２
４により開始されるキヤツシユ要求に応答して
生じる。CPU０サブシステム１４−２により
与えられるアドレスは第１のパイプライン段に
与えられ、登録簿が読出される。ヒツトが検出
されて要求されたデータがデータ・バツフアに
格納されることを示す時、このバツフアが読出
され、データはCPU０データ・レジスタへク
ロツクされる。ミスが検出される時は、CPU0
ポートが使用中になり、要求はメモリーへ前送
されて要求されたデータを取出す。 ２ CPU１ 読出しサイクル CPU1の読出しは、インターフエース１４−
１内のCPUポート１が使用中でない時第３の
時間スロツト／間隔においてROS１４−４４
により開始されるキヤツシユ要求に応答して生
じる。 ３ 第２半バス・サイクル 第２の半バス・サイクルは、FIFOサブシス
テム１４−１０が格納された要求を有する時、
第１あるいは第３の時間スロツト／間隔におい
てシステム・バス１２において戻される主記憶
装置またはＩ／Ｏ装置から要求されるデータに
対してFIFOサブシステム１４−１０により開
始される第１の形式のキヤツシユ要求に応答し
て生じる。FIFOサブシステム１４−１０がデ
ータＩ／Ｏ装置から第１のパイプライン段へ与
える時、このデータはメモリーの状態を変化さ
せることなくサブシステムを通過し、適当な
CPUデータ・レジスタにクロツクされる。主
記憶装置からのデータはキヤツシユ・データ・
バツフアに書込まれ、適当なCPUデータ・レ
ジスタに対してクロツクされる。 ４ メモリー書込み更新サイクル メモリー書込み更新サイクルは、FIFOサブ
システム１４−１０が格納された要求を持つ第
１または第３の時間スロツト／間隔においてこ
のようなデータの確認と同時に、システム・バ
ス１２から受取る更新データに対してFIFOサ
ブシステム１４−１０により開始される第１の
形式のキヤツシユ要求に応答して生じる。
FIFOサブシステム１４−１０は第１のパイプ
ライン段にデータを与え、その結果登録簿メモ
リーの読出しを生じる。ヒツトが検出される
と、更新データがバツフア・メモリーに書込ま
れる。 ５ FIFO割付けサイクル FIFO割付けは、ミスが検出される結果とな
るCPU０またはCPU１の読出しサイクルに応
答して生じる。CPUポートは使用中となり、
メモリーに前送されるならば要求されるデータ
の取出しが要求される。メモリーの読出し要求
が確認されると同時に、CPU読出し要求が
FIFOサブシステム・レジスタに対してロード
され、このサブシステムに含まれる制御回路が
FIFO作動サイクルに対する要求（即ち、強制
信号CYFIFO＝１）を開始し、要求の形式およ
びレベル番号の情報を指示する信号がブロツク
１４−６６の指令レジスタおよび復号回路に対
する入力として与えられる。これらの信号は、
FIMREF（メモリー照合）、（メモリ
ー読出し）、およびFIDT１６−１８／１９−
２１（レベル番号）を含む。信号FIMREFお
よびはFIFO割付けサイクル
（FIALOCYC＝１）を開始する。 ６ バス・ロツク・ノー・サイクル バス・ロツク・ノー・サイクルは、あるメモ
リーの場所に対するロツク条件の設定をテスト
するキヤツシユ・ヒツトによるロツク・メモリ
ー読出し要求に応答して生じる。これは、
CPUサブシステムが最初にメモリーの場所の
内容を読出し、次いでロツクを設定してその内
容に以降の書込み変更操作を行なうことができ
る同期操作のため使用される。このような共用
されたメモリー領域のアクセスに際して、各
CPUサブシステムは、メモリーに対しメモリ
ー読出しロツク要求を発することにより特定の
場所がロツクされないことを検証する。メモリ
ーは、この場所がロツクされるが要件された読
出しは行なわない（即ち、ノー・メモリー・サ
イクル）かどうかを信号するための応答を生じ
る。キヤツシユ・ミスの場合には、ロツク・ノ
ー・サイクル信号はメモリーに対して送られ
ず、その結果このメモリー場合に対するロツク
条件が前に設定されなかつた時第２の半バス・
サイクルを生じることになる。 また、パイプラインの開始および予め定めた
シーケンスの信号の生成を開始することができ
るあるシステム事象も存在する。以下本文にお
いて更に詳細に説明するこれらのシステム事象
は、システム・バスの作動の時間切れ、不良の
第三者のバス・サイクルおよびFIFO溢れ条件
の発振を含む。 第３図は、本発明による奇偶数の登録簿および
バツフア・メモリーのパイプライン段の構成を示
している。第３図から判るように、4K×16ビツ
トの登録簿メモリー１４−７４／７６が２つの等
しい空間に分けられている。第１の４つのレベル
０乃至３はCPU０に割当てられるが、次の４つ
のレベル４乃至７はCPU１に割当てられる。 登録簿メモリー１４−７４／７６は、キヤツシ
ユ・アドレスに応答して、ブロツク１４−８６の
ヒツト復号回路に加えられる８ビツトの出力信号
（HIT０−７）を生じる。更に、登録簿メモリ
ー・コンパレータ回路は、これまたブロツク１４
−８６のヒツト復号回路に加えられる８つのパリ
テイ・エラー信号を生じる。これらの信号の状態
は、パリテイ・エラーがアクセスされたどれかの
登録簿アドレスにおいて検出されてレジスタ１４
−６８／７２の妥当ビツト(v)内容を含む受取られ
た入力アドレスと比較されたを示す。 妥当ビツト信号の状態を含む行アドレス情報
は、書込み可能信号LVWR0乃至LVWR7の対応
する１つがブロツク１４−６６の回路により２進
数「０」に強制される。その時、登録簿メモリー
１４−７４／７６の内容を「０」にリセツトある
いはクリアすることができる。この状態は、全て
のリセツト(R)ターミナルと結合する信号
PXDIRRが２進数「０」の状態に強制される時
に生じる。これ以上の詳細については、付属書の
数式を参照することができる。 ブロツク１４−８６のヒツト復号回路は、ブロ
ツク１４−８６０のヒツト復号回路と、ブロツク
１４−８６４の多重割付けヒツト復号回路とを含
む。望ましい実施態様においては、個々のPLA
要素を用いてブロツク１４−８６０および１４−
８６４の各々の回路を構成する。これらの要素の
あるものは、第３図に示され、本文において更に
詳細に説明することにする。これら回路は共に、
１つ以上のヒツト出力が存在する時高い優先レベ
ルを選択するよう作動する優先順位エンコーダ回
路を含む。優先順位は、最も高い優先順位を持つ
レベル０と、最も低い優先順位を持つレベル７を
有するレベル番号の値に基いている。 ヒツト出力信号HIT０−７に応答して、ヒツ
ト復号回路１４−８６０は、ヒツト条件の発生を
信号するため用いられるヒツト出力信号に加え
て、信号HIT＃０−２に対応する３ビツトのヒ
ツト番号コードを生成する。更に、ヒツト復号回
路１４−８６０は、ブロツク１４−７４４のパリ
テイ検査回路から信号ODAPEA−２を受取る。
登録簿アドレス・レジスタ１４−６８／７２から
のアドレス信号に応答して、74AS280回路チツプ
から構成されたパリテイ回路は、アドレス選択装
置１４−６２からの奇数アドレス・ラツチ１４−
６８により受取られる入力アドレスのどれかのバ
イトが不良パリテイを持つかどうかを示すパリテ
イ・エラー信号ODAPEA−２を生成する。同様
なセツトの信号が偶数アドレス・ラツチ１４−７
２に対しても生成されることが理解されよう。 ヒツト復号回路１４−８６０は、ソース・パリ
テイ・アドレス信号（例えば、ODAPEA−２）
および登録簿アドレス・エラー信号を組合せてキ
ヤツシユ・エラー信号CACERRを生成する。こ
の信号は２つの機能を供する。第１に、この信号
はキヤツシユ操作後の第２の半分においてキヤツ
シユをバイパスするために使用される。第２に、
この信号は、ヒツト信号標識を禁止即ちブロツク
して、キヤツシユ・サブシステムをして要求され
たデータを主記憶装置から取出すために使用され
る。 多重割付けヒツト復号回路１４−８６４は、
FIFOサブシステム１４−１０から受取つたレベ
ル番号信号WRL００−０２およびHIT０−７に
応答して、多重割付けメモリー信号MAMVに加
えて多重割付けヒツトが生じた更に低い優先レベ
ルを示す信号MAM１−２と対応する２ビツトの
コードを生成するよう作動する。上記の信号がど
のように生成されるかについてのこれ以上の詳細
は、付属書の数式を参照されたい。 ヒツト出力信号のセツトは、ブロツク１４−８
８／９０のデータ・バツフアおよび関連するメモ
リー回路に対して加えられる。図示の如く、これ
らの回路は、バツフア・アドレス・レジスタ１４
−８０／８４および4K×16ビツトのデータ・バ
ツフア１４−８８／９０を含む。 第３図は、更に、詳細に、ブロツク１４−６６
および１４−８６の第１と第２のレベル指令およ
び復号回路を構成する多数の異なる要素を示して
いる。本発明によれば、これらの回路は、FIFO
サブシステム１４−１０を介して受取つた、登録
簿リセツト信号、フラツシユ信号
FLUSHおよび登録簿クリア信号DIRCLRの生成
を可能にする予め定めた条件を表わすあるシステ
ム・バス１２信号を組合せる。信号FLUSHは、
NANDゲート１４−７４１内部のタイミング信
号PIPEOB＋OBおよびキヤツシユ・エラー信号
CACERRと組合されて、登録簿フラツシユ信号
DFLUSHを生じる。この３つの信号は、ANDゲ
ート１４−７４０内部で組合されて、その内容を
クリアまたはフラツシユするキヤツシユ登録簿ア
ドレス・コンパレータ回路１４−７４／７６の登
録簿リセツト・ターミナルに加えられる。また、
フラツシユ操作を行なつたことを示す信号
PXDIRRを用いて、キヤツシユ・シンドロー
ム・レジスタ１４−７５０のフラツシユ・ビツト
位置の状態をセツトする。図示のようにシンドロ
ーム・レジスタ１４−７５０はまた、本文におい
てCPU０の動作に関して述べるように事象およ
びエラーの発生を応答信号をストアする。CPU
１の動作に関する状態を格納するための同様なレ
ジスタ構成もまた提供される。 更に、ブロツク１４−６６の内容もまた、第２
の入力としてNANDゲート１４−７４４により
生じたレジスタ１４−６８／７２からの信号
ACPURDを受取るORゲート１４−７４２に対
する１つの入力として加えられる登録薄割付け解
除信号を生成する。 更に詳細には、ブロツク１４−６６の回路は、
クリア・バス信号CLRBUSおよびタイミング信
号TM10R３に応答してバス動作時間切れ条件の
発生を格納するように結合されたＤタイプのフリ
ツプフロツプ１４−６６０を含んでいる。信号
CLRBUSが、インターフエース１４−１の一部
として含まれる動作時間切れ回路の１つからの信
号の受取りと同時に生成される。即ち、インター
フエース１４−１は、CPU０およびCPU１に対
する1.2ミリ秒の動作時間切れ回路を含む。シス
テム・バスが1.2ミリ秒以上の期間待機状態にあ
る時、適当な時間切れ回路が、信号CLRBUSを
２進数「１」に強制するよう作動する。フリツプ
フロツプ１４−６６０は、信号が２進
数「０」に強制されるとこれに応答してリセツト
される。フリツプフロツプ１４−６６０からの出
力信号OPTMOTはNORゲート１４−６６２の
１つの入力に与えらえる。 NORゲート１４−６６２は、第２の入力とし
て、FIFOサブシステム１４−１０から第３のパ
リテイ・バス・エラー条件の発生を表わす信号
FIMBERを受取る。更に、NORゲート１４−６
６２はまた、第３の入力として、FIFO溢れ条件
を表わす信号FIFERRを受取る。NORゲート１
４−６６２は、タイミング信号PIPEOA＋OAに
応答してレジスタ１４−６８／７２に格納される
登録簿クリア信号DIRCLRを生成する。 FIFOサブシステム１４−１０は、FIFOバツフ
ア回路がシステム・バスからの要求のデータを受
取ることができず結果として溢れ条件を生じる時
を検出するよう結合された一連のＤタイプフリツ
プフロツプの如き溢れ検出回路を含む。更に、こ
のFIFOサブシステム１４−１０は、インターフ
エース１４−１内の応答回路から、システム・バ
ス１２に対して別のサブシステムにより与えられ
かつ指示されたサブシステムにより受入れられた
要求が良好なパリテイを有するかどうかを示すバ
ス・エラー信号を受取る。FIFOサブシステム１
４−１０に格納されたこのような要求のいずれか
は、２進数「１」にセツトされてエラー条件の発
生を信号する信号FIMBERに伴われる。 インターフエース回路は、FIFOサブシステム
１４−１０に格納された要求に対する正しいパリ
テイを与える。これら回路は、要求が受入れに先
立ちあるサブシステムより再試行されることを可
能にする集積回路の一部を形成する。これらの回
路は、本発明とは関連がないが、本願と同じ譲受
人に譲渡された1984年６月21日に出願されたG.J.
BarlowおよびJ.W.Keeleyの米国特許出願第
623264号「弾力性のあるバス・システム」に詳細
に記載されている。種々のサブシステムが第１図
のシステムをバス・エラー条件に対して弾力性を
持たせるためのこの種の回路を含むため、FIFO
サブシステム１４−１０は、受入れられた要求を
表わす基準が満たされた時このような要求の格納
を行なう。 また、ブロツク１４−６６は、クロツクされた
登録簿制御回路のPLA要素１４−６６４および
１４−６６６を含み、これらは各々FIFOサブシ
ステム１４−１０から異なるセツトの信号を受取
る。回路１４−６６４は、本文に説明する如き選
択されたレベル内のアドレス指定された登録簿の
場所の妥当ビツト位置の内容を書込むため、割付
け解除信号および登録簿書込み信号
DIRWREを生成するように作動する。図示の如
く、信号が３対８デコーダ回路１４−
６７０の入力可能ターミナルの１つに与えられ
る。図示のように、信号ACPURDは、書込みバ
ルス・タイミング信号WRTPLSと共に、内容１
４−６７０の第２の入力可能ターミナルへ与えら
れる。書込み置換信号WRL００−０２は内容１
４−６７０により復号され、その結果信号
LVWR０乃至LVWR７の１つが２進数「０」に
強制されることになり、これにより書込まれるべ
き登録簿レベルを指定する。 回路１４−６６６は、CPU０のキヤツシユ・
リセツト信号0を生成するよう作動する。
図示しない同様な回路が信号P1CACRを生成す
る。これらの信号は登録簿リセツト信号
DIRRES、を生成するANDゲート１４−６６８
内部で組合される。信号0および
P1CACRは、SMF１３から受取られる割込み書
込み指令に応答して生成される。この指令は、信
号FIAD１９乃至FIAD２２により示される如き
値９に等しい機能コードを持ち、信号
により示される割込み書込み指令である。 更に、ブロツク１４−６６は、別の対のクロツ
クPLA要素１４−６７２および１４−６７４を
含む。回路１４−６７２は、FIFOシステム１４
−１０からの信号に応答して、キヤツシユ・アド
レス・エラー即ち障害が検出される時フラツシユ
操作が行なわれる異なる形式のキヤツシユ操作サ
イクルを規定するため使用される信号DIRALC
乃至MSHBCLを出力として生成する。PLA回路
１４−６７４は、図示の信号に応答して、キヤツ
シユ・サブシステム１４−６があるCPUの作動
サイクルを実施中である時を示す信号CPUCYL
を生じる。この信号は、信号DIRALC乃至
MSHBCLと共に、第２のレベル復号回路１４−
８６の一部を形成するクロツクされたPLA要素
１４−８６６に対して入力として与えられる。こ
の回路は、フラツシユ操作が生じる時を示すフラ
ツシユ信号FLUSHを出力として生じる。 更に、第３図は、点線の形状で示された更に別
のNANDゲート１４−７４１Ａを含む別の構成
を示している。ここでは、、ヒツト復号回路１４
−８６０が、登録簿アドレス・エラーを表わす信
号CACERRと入力アドレス（ソース）エラーを
表わす信号CACERRAを出力として生じる。 本発明によれば、PLA要素１４−８６６は、
出力として第１と第２のフラツシユ信号FLUSH
およびFLUSHAを与えるようにプログラムされ
ている。各フラツシユ信号は、フラツシユ操作が
登録簿アドレス・エラーまたは入力アドレス・エ
ラーの関数として生じる時を示す。本文に述べた
ように、アドレス障害の個々の分類は、性能の向
上をもたらし得るある種のキヤツシユ・サイクル
の間登録簿をフラツシユしなければならない必要
を減殺し得る。PLA要素を用いることにより、
キヤツシユ・サブシステム１４−６は、どんな間
隔および条件の下で登録簿フラツシユ操作が生じ
るかを判定することができる。本文に詳細に説明
したように、このため、異なる種類のアドレス障
害またはエラーに応答して選択される作動形式に
照して均衡したキヤツシユのコヒーレンス性およ
び性能を可能にする。 （作動の説明） 第４図、第５ａ図乃至第５ｇ図のフロー図に関
して、第３図に示された本発明の装置の作動につ
いて述べる。本発明のキヤツシユ・サブシステム
１４−６は、FIFOサブシステム１４−１０から
の要求に加えて、処理装置CPU０およびCPU１
の各々から受取る要求を処理する。前に述べたよ
うに、ブロツク１４−６０に含まれるパイプライ
ン・クロツク回路は、パイプライン操作の開始を
始動することができ、その結果各要求に応答して
予め定めたシーケンスの信号を生じる異なる形式
のキヤツシユ・メモリー・サイクルを規定する。
また、第３図に示されるように、信号FIFERR、
FIMBERおよびOPTMOTが、本文に述べたよ
うに、キヤツシユのコヒーレンス性を維持するた
めキヤツシユの作動サイクルを開始するためのパ
イプライン・クロツク回路に対して入力として与
えられる。 第４図においては、キヤツシユ・サブシステム
１４−６により行われる異なる形式の動作即ちサ
イクルが、SMF−MRI割込み操作、CPU読出し
サイクル、登録簿割付けサイクル、ロツク・ノ
ー・サイクル、更新サイクル、メモリーＩ／Ｏ
SHBCサイクル、第三者のバス・エラー・サイク
ル、作動時間切れサイクルおよびFIFO溢れエラ
ー・サイクルを含むことが判る。SMF割込みを
除いて、キヤツシユ・サブシステム１４−６は、
異なる形式のアドレス障害またはエラーの存在を
検査する作動サイクルを行なう。アドレス障害が
生じた事象形式即ちサイクル形式に基いて、キヤ
ツシユ・サブシステム１４−６はコヒーレンス性
および高い性能レベルを維持する方法で検出され
たアドレス障害から回復を行なうためとるべき動
作を選択する。とることができる動作は、この特
定の作動サイクルに対しキヤツシユをバイパスす
ること、およびキヤツシユ登録簿をフラツシユす
ることを含む。フラツシユ操作は、キヤツシユ・
データ・バツフア１４−８８／９０の新しいデー
タの緩やかな再ロードを許容する。 第４図においては、異なる種類のサイクル／動
作について記述する。SMF／MRI割込みとして
示される第１の動作は、「09」に等しい機能コー
ドを有するシステム・バス１２上に指令を生じる
SMF１３により開始される。この機能コードは、
第３図のPLA回路１４−６６６によつて復号さ
れ、その結果登録簿リセツト信号を生成
させることになる。このシーケンスは第５ａ図に
示される。登録簿リセツト回線信号は、
タイミング回路１４−６０により生成される信号
MCLOCKにより規定された１つのクロツク期間
だけパルスされる。このため、登録簿メモリー１
４−７４／７６の内容をフラツシユする同じ時間
間隔にわたりを２進数「０」の状態に
固定する。これは、８つのレベルの各レベル内の
全ての場所を「０」の状態に強制することにより
行なわれる。同時に、信号を用いて、
シンドローム・レジスタ１４−７５０の予め定め
たビツト位置を２進数「１」にセツトする。セツ
トされると、このビツト位置は、キヤツシユのフ
ラツシユ操作が生じたことを信号する。このビツ
ト位置は、その後、これ以上の混乱を避けるため
SMF１３によりリセツトされることになる。こ
の種の操作は、キヤツシユ・サブシステム１４−
６がシステム品質の論理テスト（QLT）操作の
間SMF１３により開始される指令に応答してフ
ラツシユ操作を行なうことができることを示す際
の完全を期す目的のため包含される。 CPU読出しとして示される第２の動作は、そ
れぞれ第１または第２の時間間隔にわたりCPU
０またはCPU１のいずれかによるキヤツシユ要
求に応答して開始される。要求側のCPUの要求
アドレスは、アドレス選択装置１４−６２を介し
て登録簿アドレス・ラツチ１４−６８／１４−７
２へ転送される。このアドレスは、第３図に示さ
れるように、タイミング信号PIPEOA＋OAに応
答して第１のパイプライン段のラツチにロードさ
れる。上記のように、CPU読出しを規定する信
号は、ブロツク１４−６０のパイプライン始動回
路をして信号PIPEOA＋OAを含む一連のタイミ
ング信号を生成させる。同じ信号はまた、PLA
回路１４−６７４をして第３図に示されるように
信号PIPEOA＋OAに応答して信号CPUCYLを生
じさせる。信号CPUCYLは、アドレス障害が検
出される動作を規定するようにプログラムされた
PLA回路１４−８６６に対して与えられる（即
ち、信号CACERR＝１）。 第５ｂ図においては、アドレス誤り／障害が検
出されない場合に、キヤツシユ・サブシステムが
通常のCPU読出し操作サイクルを行なうことが
示される。しかし、アドレス障害が検出される
時、キヤツシユ・サブシステム１４−６はフラツ
シユ操作は行なわないが、この操作サイクルのた
めキヤツシユをバイパスする。即ち、ヒツト復号
回路１４−８６０が信号CACERRを生成し、こ
の信号がCPU要求により指定されるデータがあ
たかもヒツトが生じなかつたかのように主記憶装
置から自動的に取出されるように、CPUデー
タ・レジスタ回路に対して与えられるデータ・ロ
ード信号POLDDT−OLおよびPOLDDT−ORの
生成を禁止することにより、ヒツトをブロツクす
る。また、信号CACERRは、インターフエース
１４−１のあるレジスタ内の予め定めたビツト位
置をキヤツシユのバイパスを表わす２進数「１」
の状態にセツトさせる。このため、第２の半バ
ス・サイクルの間にメモリーから受取られるデー
タをして、要求側のCPUに対して送出のみが行
なわれ、キヤツシユには格納されないようにさせ
る。また、信号CACERRはあるビツト位置をシ
ンドローム・レジスタ１４−７５０にセツトす
る。次のバス要求の初めに、CPUはCACERRシ
ンドローム・ビツト位置をリセツトして適正な動
作を確保する。 上記の動作は、依然として、キヤツシユが同じ
状態に止まり、これによりキヤツシユのコヒーレ
ンス性を維持することを確保する。登録簿エラー
またはソース・アドレス・エラーがあつた事実
は、結果としてのヒツトを信頼できないものにす
る。従つて、潜在的な非コヒーレンス性をもたら
し得る二重割付けが存在し得る。即ち、同じ場所
の割付けが２つの異なるレベルにおいて行なわれ
ることがあり得る。 登録簿メモリー１４−７４／１４−７６は、そ
の最近ほとんど使用されない（LRU）回路が更
新されて、登録簿アドレス障害の場合にはエラー
が反復されキヤツシユ・サブシステムがバイパス
されてメモリーから受取つたデータがキヤツシ
ユ・サブシステム１４−６に書込まれることを阻
止するため、何の効果も生じない程度に変更され
る。 第３の動作は、要求により指定されたデータが
キヤツシユ・データ・バツフア１４−８８／１４
−９０には格納されない時に行なわれる登録簿割
付けサイクルである。第５ｃ図に示されるよう
に、このサイクルの間、CPU０またはCPU１か
らの読出し要求がFIFOサブシステム１４−１０
によりキヤツシユ・サブシステム１４−６に対し
て与えられ、キヤツシユの行アドレスが復号回路
１４−６７０からの書込み可能信号によつて指定
されるCPUに対し割当てられたレベルの１つに
おけるキヤツシユの列アドレスにより示される場
合に対して書込まれる。その後、要求されたデー
タ・ワードが第２の半バス・サイクルの間に戻さ
れる時、その結果データ・レジスタ１４−８２に
格納された受取つたデータがキヤツシユん列アド
レスで指定されるレベルにおいてデータ・バツフ
ア１４−８８／１４−９０に対して書込まれ、か
つヒツト・レベル信号HIT＃０−２がバツフ
ア・アドレス・レジスタ１４−８０／８４にロー
ドされるキヤツシユSHBCサイクルを生じる。 登録簿割付けサイクルの実施に際し、NAND
ゲート１４−７４１Ａを含む第３図の構成は、２
つの異なる種類のアドレス障害（即ち、登録簿ア
ドレス障害および入力アドレス障害）間を見分け
ることができるという別の利点を提供する。この
構成は、登録簿アドレス障害が「ハード」である
（即ち、トランスパレントな状態でなはい）と見
做すことができることを前提とする。第５ｃ図か
ら判るように、このような状況においては、入力
アドレスが障害／誤りのある状態である時、登録
簿メモリー１４−７４／７６がフラツシユされ
る。即ち、NANDゲート１４−７４１Ａが、信
号CACERRAおよびFLUSHAが２進数「１」の
状態に固定されるとこれに応答して、信号
DFHFUSＨを２進数「０」に強制する。フラツ
シユ操作は、NANDゲート１４−７４１に与え
られたタイミング信号PIPEOB＋OBにより規定
されるその時のキヤツシユ・サイクルの間隔にお
いて、信号を２進数「０」に強制する
ことにより先に述べた方法で生じる。この時、登
録簿メモリー１４−７４／７６は、平行は登録簿
サイクルの実施の結果生じるヒツト出力信号の生
成を禁止する。信号もまた、シンドロ
ーム・レジスタ１４−７５０のフラツシユ・ビツ
ト位置を２進数「１」の状態へ切換えさせる。 しかし、１つの登録簿アドレス障害しか検出さ
れない場合（即ち、信号CACERR＝１）、フラツ
シユ操作は生じず（即ち、信号FLUSHは２進数
「０」の状態のまま）、通常の割付けサイクルが行
なわれる。エラーがハードである故に、以降の割
付け動作サイクル中にもこの状態が検出される。
この種のアドレス傷害は、登録簿割付けサイクル
中に検出されてもキヤツシユのコヒーレンス性に
影響を及ぼさないため、フラツシユ操作を行なう
必要はない。従つて、キヤツシユ・サブシステム
１４−６の性能は、このようなアドレス傷害の検
出にも拘らず、高いレベルに維持される。 第５ｃ図から判るように、テスト等によりこの
種のアドレス障害が性格的に一時的なものである
ことが確認される時は、PLA回路１４−８６６
は、信号FLUSHを２進数「１」に強制して、フ
ラツシユをこの種のアドレス障害に対し生じさせ
るようにプログラムし直すことができる。この場
合、動作は前に述べたように進行する。 以上のことは、フラツシユ操作がある種のアド
レス障害またはエラーが検出される時にのみ生
じ、その結果キヤツシユを非コヒーレントにする
検出不能な二重割付けサイクルを生じ得ることを
示している。この時、将来の信頼性に富む動作を
白方向するため、フラツシユ操作の形態の更に重
要な処置がとられる。この場合、第２の半バス・
サイクルの間、登録簿メモリーはヒツト条件を生
じることはなく、従つてデータはキヤツシユには
格納されず、要求側のCPUへ送られることにな
る。 第４の形式の動作は、ロツク・ノー・サイクル
動作である。第５ｄ図に示されたシーケンスか
ら、アドレス障害またはエラーの検出は、登録簿
割付けサイクルと同じ方法で登録簿メモリー１４
−７４／７６のフラツシユを生じる。即ち、
PLA回路１４−８６６は、信号FLUSHを２進数
「１」の状態に強制するようプラグラムされ、そ
の結果信号CACERRが２進数「１」に強制され
る時、NANDゲート１４−７４１が信号
DFLUSHを２進数「０」に強制する。信号
PIPEOB＋OBにより規定されるの時のキヤツシ
ユの第２段の間隔において、フラツシユ操作が再
び生じる。 上記の場合、キヤツシユ・サブシステム１４−
６がヒツトを検出するロツク・ノー・サイクル動
作の最初の半分において、記憶場所がロツク状態
にあるかどうかを判定する目的のため要求アドレ
スは依然としてメモリー・サブシステム２０へ送
られる。メモリー・サブシステム２０が記憶場所
がロツクされないことを示す時、このサブシステ
ムは肯定信号を生じる。この肯定信号は、キヤツ
シユ・サブシステム１４−６に対しシステム・バ
スから受取られFIFOサブシステム１４−１０に
格納されたアドレスを与えることにより、同じ場
所を再び読出させる。ヒツトが最初に検出された
時に生じる信号は、バス・ロツク・ノー・サイク
ル（FILKNC）として表わされる。望ましい実
施態様においては、エラーが生じる時CPU０お
よびCPU１がこの種の動作を再試行する能力を
持たないため、キヤツシユ動作サイクルをバイパ
スするのではなく、登録簿をフラツシユすること
が必要である。もしこのような再試行能力があれ
ば、PLA回路１４−８６６はこれを勘定に入れ
るよう容易にプログラムし直すこともできよう。 第５の形式の動作は、更新動作サイクルであ
る。これにおいては、FIFOサブシステム１４−
１０がサブシステム１２から受取つた更新データ
に対する要求をキヤツシユ・サブシステム１４−
１０に与える。ヒツトが検出されると、更新デー
タがキヤツシユ・バツフアに書込まれる。第５ｅ
図においては、アドレス誤リテスト・ブロツクの
周囲の比較的太い実線が、登録簿割付けサイクル
において行なわれた同じシーケンスのアドレス障
害テストもまたこのサイクル中に行なわれること
を示している。即ち、もし障害または誤リの状態
のアドレスが検出されると、更新操作は生じな
い。従つて、この状態が二重割付けを生じ得る可
能性がある。キヤツシユ登録簿メモリーに更新ア
ドレスが存在するかしないかは判らないため、非
コヒーレンス性を避けるためその内容をフラツシ
ユすることが必要となる。即ち、アドレス誤リが
主記憶装置における変更とコヒーレントになるよ
うにその内容の更新ができない故に、１つの処理
装置は新しい情報を主記憶装置およびキヤツシ
ユ・サブシステム１４−６に対して書込んでしま
うことがあり得る。 従つて、更新サイクル信号UPDCYLがPLA回
路１４−６７２によつて２進数「１」に強制され
るとこれに応答して、PLA内容１４−８６６は、
信号FLUSHAを２進数「１」の状態に強制する
ようプログラムされている。前に述べたように、
信号は、アドレス誤リ信号CACERRが
２進数「１」に強制されるとこれに応答して２進
数「０」に強制される。第５ｅ図で示されるよう
に、フラツシユ操作は信号PIPEOB＋OBにより
規定されるその時のサイクルの間隔に生じる。更
新サイクルが登録簿割付けサイクルと第２の半バ
ス・サイクルとの間に生じる時、第２の半バス・
サイクル中に戻されるデータはキヤツシユには格
納させず（即ち、登録簿はフラツシユせ、ヒツト
は生じない）、要求側のCPUへ送られる。 しかし、登録簿アドレス障害のみが検出される
場合（即ち、信号CACERR＝１）にはフラツシ
ユは生じず、その結果通常の更新サイクルが行な
われることになる。この動作はキヤツシユのコヒ
ーレンス性には影響を及ぼさないため、フラツシ
ユ操作を行なう必要はない。再び、キヤツシユ・
サブシステム１４−６が高い性能レベルで作動す
ることになる。 第４図から判るように、６番目および７番目の
動作は第２の半バス・サイクル動作である。ここ
で、１つのアドレスがエラーを生じることなく登
録簿メモリー１４−７４／７６に対して書込まれ
た。この動作の次の半分においては、要求された
データを予め割付けされていた場所に書込むため
に、同じ場所がアドレス指定される。アドレス障
害または誤リがこの種のサイクル中に検出される
と、キヤツシユ・サブシステム１４−６はデータ
を適正に処理することができない。従つて、
PLAセル１４−８６６は、信号FLUSHを２進数
「１」に強制して、アドレス誤リの発生（即ち、
CACERR＝１）と同時にフラツシユ操作を生じ
るようにプログラムされている。 キヤツシユのコヒーレンス性に影響を及ぼし得
るのはメモリーの２番目の半バス・サイクルのみ
であるため、PLA回路１４−８６６はメモリー
の２番目の半バス・サイクルの間（即ち、信号
MSHBCL＝１）のみフラツシユ操作を生じるよ
うにプログラムされている。Ｉ／ＯおよびSMF
の２番目の半バス・サイクルは、キヤツシユ・サ
ブシステム１４−６を有効にバイパスする。
PLA回路１４−８６６をプログラムする別の方
法は、メモリー照合信号RPMREFをPLA回路１
４−６７２に対する入力として取除くが入力とし
て加えることである。このように、PLA回路１
４−６７２は、信号SHBCYLを２番目の半バ
ス・サイクルを表わす２進数「１」に強制する
が、信号RPMREFがメモリーの２番目の半バ
ス・サイクルを表わす２進数「１」である時の
み、PLA回路１４−６７２は信号FLUSHを２進
数「１」に強制する。 第５ｆ図から判るように、フラツシユ操作は信
号PIPEOB＋OBにより規定されるその時のサイ
クルの第２段の間隔において生じる。ヒツト復号
回路１４−８６０は信号CACERRを生じ、これ
がヒツト標識回路を無効にして、データがデー
タ・バツフア１４−８８／９０に書込まれないよ
うにするが、要求側CPUに対して送られるよう
にする。 第４図から判るように、次の３つの事象即ち動
作は第三者のパリテイ・バス・エラー、および動
作時間切れおよびFIFO溢れエラーと対応する。
これらの事象に対する動作シーケンスが第５ｇ図
い示されている。第三者のバス・エラーの場合
は、FIFOサブシステム１４−１０が、例のサブ
システムによりシステム・バス１２に与えられた
要求のデータ、アドレスまたは指令フイールドに
おいてエラーが検出される監視動作を行なう。サ
ブシステムはこのような要求を再試行する能力を
有するため、受取り側の装置は通常応答して生じ
るための再試行を可能にするシステムの時間切れ
を生じることはない。このため、この要求は
FIFOサブシステム１４−１０により格納されな
い。しかし、もし何等かの理由から要求が受取り
側の装置により肯定されるならば、FIFOサブシ
ステム１４−１０はこの要求を格納し、この要求
を登録簿メモリー１４−７４／７６に与える。エ
ラーの故に生じるべきサイクルの種類を識別する
方法はないため、キヤツシユ・サブシステム１４
−６は、キヤツシユのコヒーレンス性を維持する
ためフラツシユ操作を行なう。例えば、情報はキ
ヤツシユ・サブシステム１４−６にキヤツシユ更
新を行なうことを要求するメモリー書込みである
かもしれない。 信号FIMBERは２進数「１」に強制されて、
第三者のバス・エラーを生じる。第３図から判る
ように、この信号は、NORゲート１４５−６６
２をして登録簿クリア信号DIRCLRを２進数
「０」に強制させるため使用され、この状態は更
に信号PIPEOA＋OAに応答して登録簿アドレ
ス・レジスタ１４−６８／７２のあるビツト位置
へロードされる。このため、信号PIPEOA＋OA
の前縁部に対応する登録簿サイクルの初めからレ
ジスタ１４−６８／７２のビツト位置が２進数
「０」にリセツトされる次の登録簿サイクルの初
めまで、ANDゲート１４−７４０をして信号
PXDIRRを２進数「０」の状態に強制させる。
再び、シンドローム・レジスタ１４−７５０の対
応するビツト位置が信号および
FIMBERによつて２進数「１」にセツトされる。 第５ｇ図から判るように、同様な動作がFIFO
溢れエラーの場所に行なわれる。この場合、ある
バス動作サイクルが情報、データまたは指令の喪
失を生じる結果となる。不明のサイクルがキヤツ
シユ・サブシステム１４−６がキヤツシユ更新を
行なうことを要求するメモリー書込みであり得る
ため、キヤツシユ・サブシステム１４−６は再び
フラツシユ操作を行なう同じ動作を行なう。第３
図から判るように、FIFO溢れエラーを表わす信
号FIERRは、２進数「１」に強制される時、
NORゲート１４−６６２をして登録簿クリア信
号DIRCLRを２進数「０」に強制される。この
ため、ANDゲート１４−７４０をして、信号
PXDIRRを２進数「０」に強制させ、これが登
録簿メモリー１４−７４／７６の内容を前に述べ
たようにフラツシユする。 フラツシユ操作を生じる最後の事象は動作の時
間切れである。これにおいては、キヤツシユ・サ
ブシステム１４−６が、確認はしたが２番目の半
バス・サイクルが続かなかつたメモリー・サブシ
ステム２０に対するメモリー読出し要求を指令し
た。応答がないと動作の時間切れとなる。キヤツ
シユ・サブシステム１４−６は、未決の状態に放
置されるため、動作の時間切れ条件を表わす信号
CLRBUSの受取りと同時に、フラツシユ操作を
行なう。第３図から判るように、信号CLRBUS
はフリツプフロツプ１４−６６０を２進数「１」
の状態に切換える。その結果、信号OPTMOTが
NORゲート１４−６６２をして登録簿クリア信
号DIRCLRを２進数「０」に強制させることに
なる。同時に、信号OPTMOTを用いて、フラツ
シユ操作を前に述べたように生じさせるキヤツシ
ユ動作サイクルを開始する。 上記のことは、性能を犠牲にすることなくキヤ
ツシユのコヒーレンス性を維持するため、本発明
の装置が如何にして異なる形式のアドレス障害あ
るいはシステム事象の検出に応答し得るかを示し
ている。実施されるキヤツシユ・サイクルの種類
に照してアドレス障害の種類を分類することによ
り、コヒーレンス性および性能に照した最善の結
果を達成する動作を行なうことができる。 上記のことから、望ましい実施態様は、ある種
のエラー条件が検出される２番目の半バス・サイ
クルに照してキヤツシユの弾力性を強化するもの
である。最初のこのような条件は、FIFOサブシ
ステム１４−１０からの信号FIREDLおよび
FIREDRの一方もしくは両方の受取りにより示
される補正不能なメモリー・エラーである。これ
においては、メモリー・サブシステム２０は、要
求されたデータが補正不能なエラーを含むことを
示す。登録簿メモリー１４−７４／７６における
場所が既に予め割付けされているため、コヒーレ
ンス性を維持しながらキヤツシユに誤つたデータ
を格納する必要を排除するある措置をとることが
必要となる。予め割付けされた場所のアドレスと
対応する置換アドレス・レジスタの内容を用い
て、PLA回路１４−６６４は、２番目の半バ
ス・サイクルの間、割付け解除信号およ
び登録簿書込み信号DIRWREを生じる。これら
の信号は、ORゲート１４−７４２および復号回
路１４−６７０をして、登録簿メモリー１４−７
４／７６内の予め割付けられた場所を無効化する
ため必要な信号を生成させる。即ち、これらの信
号は、予め割付けられた登録簿の記憶場所を、割
付け解除サイクルとして供される第２の半バス・
サイクルの間に書込ませる。このため、データは
キヤツシユには格納されず、要求側のCPUに送
られるに過ぎない。 同じ形式の割付け解除操作が、バス・ロツク・
ビツトがセツトされる２番目の半バス・サイクル
において行なわれる（即ち、信号FILOCK＝１）。
このことは、予め割付けられた場所がメモリー・
サブシステムの一部としては存在せず、このシス
テムが結合される別のシステムの一部（例えば、
遠隔メモリー）となることを意味する。この場所
は追跡でないため、PLA回路１４−６６４が２
番目の半バス・サイクルにおいてこの場所を無効
化（割付け解除）するため同じ方法で作動する。
再び、キヤツシユ・サブシステム１４−６の状態
は、データが要求側CPUへ送られる間は影響を
受けない状態を維持する。 上記の構成は、ある種の条件の関数として与え
られた登録簿の場所を割付け解除することができ
る付加的な弾力性を提供する。 当業者には、本発明の教示内容から逸脱するこ
となく本発明の望ましい実施態様に対して種々の
変更が可能であることが明らかであろう。例え
ば、異なる形式のプログラム可能回路、メモリー
回路等が使用可能である。また、結果としてフラ
ツシユ操作をもたらす他の信号を生成するため、
このようなプログラム可能回路を使用することも
可能である。 （付属書） 第２図および第３図の信号を生成するための数
式は、下記の論理式により与えられる。即ち、
【化】
【化】
【化】
【化】
【化】
数式項の説明
１ DBWDRD＝信号PIPE0A＋0Aでクロツクさ
れるブロツク１４−６６の復号回路により生成
されるROSデータ・ビツト４＝１およびROS
データ・ビツト５＝０により定義される２倍ワ
ード読出し指令 ２ CPUNUM＝信号PIPE0A＋0Aによりブロツ
クされるブロツク１４−６６の回路により生成
されるCPU番号（CPU０またはCPU１）信号 ３ CPUCYL＝ブロツク１４−６６の回路によ
り生成され、信号PIPE0A＋0Aによりクロツ
クされるCPUサイクル信号 ４ EVNHIT＝偶数番号登録簿メモリー１４−
７６と関連するヒツト復号回路１４−６８０に
より生成されるHIT信号 ５ CMAD22＝選択装置１４−６２の出力に
おいて生じるキヤツシユ・メモリー・アドレ
ス・ビツト22 ６ CMAD23＝選択装置１４−６２の出力に生
成され、データ・レジスタ１４−９４または１
４−９６どの（左または右の）半分がデータ・
ワードでロードされるかを指定するキヤツシ
ユ・メモリー・アドレス・ビツト２３ ７ FIAD17＝どのCPUが置換データを受取るか
を定義するFIFOサブシステム１４−１０から
のFIFOアドレス・ビツト１７ ８ FADBWD＝戻されるデータが２ワードを持
つ時を指定するFIFOサブシステム１４−１０
からのFIFO2倍巾のワード指令 ９ FISHBA＝第２の半バス・サイクルSHBC
においてFIFOサブシステムがＩ／Ｏ装置また
はメモリーから受取るデータを処理するためキ
ヤツシユ・サイクルを要求することを指定する
１４−１１からのFIFOの第２の半バス・サイ
クル定信号 10 ODDHIT＝奇数番号登録簿メモリー１４−
７４と関連するヒツト復号回路１４−６８０に
より生成されるHIT信号 11 RPMREF＝例外条件を勘定に入れること
を許容するRAR１４−１２により与えられる
メモリー照合信号 12 RPAD22＝RAR１４−１２からの置換アド
レス・ビツト 13 FIFOサブシステム１４−１０により与えら
れるキヤツシユ・レベルを定義する奇偶数デー
タ・ビツト 14 CYFIFO＝自由パイプライン段においてブロ
ツク１４−６０のFIFOサイクル選択論理回路
により生成されるサイクル信号 15 FISHBC＝FIFOサブシステム１４−１０か
らの第２の半バス・サイクル信号 16 WRTPLS＝クロツク信号PIPE0A＋0Aと
PIPE0A＋0B間、またはクロツク信号PIPE0B
＋0AとPIPE0B＋0B間のいずれかに生じるブ
ロツク１４−６０の回路により生成される書込
みパルス信号 17 FIMREF＝FIFOサブシステム１４−１０か
らのバス・メモリー照合信号BSMREF 18 FIWRIT＝FIFOサブシステム１４−１０か
らのバス・メモリー書込み信号BSWRAT 19 TM1AD2＝CPU０に割付けられたスロツト 20 PTOBSY＝CPU０が使用中でないことを示
すインターフエース領域１４−１からの信号 21 PORD02＝CPU０が１つの作動サイクルを
要求したことを示すROS１４−２４のビツト
位置２の状態 22 FILKNC＝あるロツク条件のテスト／リセ
ツトに続くメモリー・サイクルを行なう時、メ
モリーに信号するためのFIFOサブシステム１
４−１０からのロツク・ノー・サイクル信号
BSLKNC 23 FIAD21＝キヤツシユ・サブシステムがバイ
パスされるべき時を信号するためのFIFOサブ
システム１４−１０からのFIFOアドレス・ビ
ツト２１ 24 FIAD22＝SHBCアドレスが偶数または奇数
のいずれかを信号するためのFIFOサブシステ
ム１４−１０からのFIFOアドレス・ビツト２
２ 25 FIREAD＝FIFOサブシステム１４−１０
から受取つたBSWRITから得られる読出し信
号 26 FIRESQ＝２倍ワードが要求に応答して送出
されるため使用できる時を示すためのFIFOサ
ブシステム１４−１０からの再開信号
BSRESQ 27 FIREDL＝２倍ワードの左のワードにおける
補正不能なエラーを示すFIFOサブシステム１
４−１０からの赤の左側信号BSREDL 28 FIREDR＝２倍ワードの右のワードにおけ
る補正不能エラーを示すFIFOサブシステム１
４−１０からの赤の右側信号BSREDR 29 FILOCK＝メモリー・ロツク・サイクル操作
が行なわれるべき時を示すFIFOサブシステム
１４−１０からのロツク信号BSLOCK 法規に従つて本発明の最善の形態について示し
記したが、頭書の特許請求の範囲に記載される如
き本発明の主旨から逸脱することなく変更が可能
であり、またある場合には、本発明の他の特徴を
用いることなくそのある特徴を有利に使用でき
る。
れるブロツク１４−６６の復号回路により生成
されるROSデータ・ビツト４＝１およびROS
データ・ビツト５＝０により定義される２倍ワ
ード読出し指令 ２ CPUNUM＝信号PIPE0A＋0Aによりブロツ
クされるブロツク１４−６６の回路により生成
されるCPU番号（CPU０またはCPU１）信号 ３ CPUCYL＝ブロツク１４−６６の回路によ
り生成され、信号PIPE0A＋0Aによりクロツ
クされるCPUサイクル信号 ４ EVNHIT＝偶数番号登録簿メモリー１４−
７６と関連するヒツト復号回路１４−６８０に
より生成されるHIT信号 ５ CMAD22＝選択装置１４−６２の出力に
おいて生じるキヤツシユ・メモリー・アドレ
ス・ビツト22 ６ CMAD23＝選択装置１４−６２の出力に生
成され、データ・レジスタ１４−９４または１
４−９６どの（左または右の）半分がデータ・
ワードでロードされるかを指定するキヤツシ
ユ・メモリー・アドレス・ビツト２３ ７ FIAD17＝どのCPUが置換データを受取るか
を定義するFIFOサブシステム１４−１０から
のFIFOアドレス・ビツト１７ ８ FADBWD＝戻されるデータが２ワードを持
つ時を指定するFIFOサブシステム１４−１０
からのFIFO2倍巾のワード指令 ９ FISHBA＝第２の半バス・サイクルSHBC
においてFIFOサブシステムがＩ／Ｏ装置また
はメモリーから受取るデータを処理するためキ
ヤツシユ・サイクルを要求することを指定する
１４−１１からのFIFOの第２の半バス・サイ
クル定信号 10 ODDHIT＝奇数番号登録簿メモリー１４−
７４と関連するヒツト復号回路１４−６８０に
より生成されるHIT信号 11 RPMREF＝例外条件を勘定に入れること
を許容するRAR１４−１２により与えられる
メモリー照合信号 12 RPAD22＝RAR１４−１２からの置換アド
レス・ビツト 13 FIFOサブシステム１４−１０により与えら
れるキヤツシユ・レベルを定義する奇偶数デー
タ・ビツト 14 CYFIFO＝自由パイプライン段においてブロ
ツク１４−６０のFIFOサイクル選択論理回路
により生成されるサイクル信号 15 FISHBC＝FIFOサブシステム１４−１０か
らの第２の半バス・サイクル信号 16 WRTPLS＝クロツク信号PIPE0A＋0Aと
PIPE0A＋0B間、またはクロツク信号PIPE0B
＋0AとPIPE0B＋0B間のいずれかに生じるブ
ロツク１４−６０の回路により生成される書込
みパルス信号 17 FIMREF＝FIFOサブシステム１４−１０か
らのバス・メモリー照合信号BSMREF 18 FIWRIT＝FIFOサブシステム１４−１０か
らのバス・メモリー書込み信号BSWRAT 19 TM1AD2＝CPU０に割付けられたスロツト 20 PTOBSY＝CPU０が使用中でないことを示
すインターフエース領域１４−１からの信号 21 PORD02＝CPU０が１つの作動サイクルを
要求したことを示すROS１４−２４のビツト
位置２の状態 22 FILKNC＝あるロツク条件のテスト／リセ
ツトに続くメモリー・サイクルを行なう時、メ
モリーに信号するためのFIFOサブシステム１
４−１０からのロツク・ノー・サイクル信号
BSLKNC 23 FIAD21＝キヤツシユ・サブシステムがバイ
パスされるべき時を信号するためのFIFOサブ
システム１４−１０からのFIFOアドレス・ビ
ツト２１ 24 FIAD22＝SHBCアドレスが偶数または奇数
のいずれかを信号するためのFIFOサブシステ
ム１４−１０からのFIFOアドレス・ビツト２
２ 25 FIREAD＝FIFOサブシステム１４−１０
から受取つたBSWRITから得られる読出し信
号 26 FIRESQ＝２倍ワードが要求に応答して送出
されるため使用できる時を示すためのFIFOサ
ブシステム１４−１０からの再開信号
BSRESQ 27 FIREDL＝２倍ワードの左のワードにおける
補正不能なエラーを示すFIFOサブシステム１
４−１０からの赤の左側信号BSREDL 28 FIREDR＝２倍ワードの右のワードにおけ
る補正不能エラーを示すFIFOサブシステム１
４−１０からの赤の右側信号BSREDR 29 FILOCK＝メモリー・ロツク・サイクル操作
が行なわれるべき時を示すFIFOサブシステム
１４−１０からのロツク信号BSLOCK 法規に従つて本発明の最善の形態について示し
記したが、頭書の特許請求の範囲に記載される如
き本発明の主旨から逸脱することなく変更が可能
であり、またある場合には、本発明の他の特徴を
用いることなくそのある特徴を有利に使用でき
る。
第１図は、本発明の装置を含むシステムを示す
ブロツク図、第２図は、本発明により構成された
第１図の中央サブシステムの１つのブロツク図、
第３図は第２図のパイプライン段の回路を更に詳
細に示す図、第４図は本発明の装置の全体的な動
作の説明に用いられるフロー図、および第５ａ図
乃至第５ｇ図は第４図に示されるいくつかの動作
を更に詳細に示すフロー図である。 １０……多重プロセツサ・データ処理システ
ム、１２……システム・バス、１３……システム
管理機構（SMF）サブシステム、１４，１６…
…中央サブシステム、１４−１……インターフエ
ース領域、１４−２……中央処理装置（CPU）
サブシステム、１４−４……中央処理装置
（CPU）サブシステム、１４−６……キヤツシ
ユ・サブシステム、１４−１０……先入れ先出し
（FIFO）サブシステム、１４−２０，１４−４０
……CPU、１４−２２……クロツク回路、１４
−２４……読出し専用ストア（ROS）、１４ ２
５……ROSデータ出力レジスタ（RDR）、１４
２６……仮想メモリー管理装置（VMMU）、１
４ ４２……クロツク回路、１４−４４……読出
し専用ストア（ROS）、１４−４５……ROSデー
タ出力レジスタ（RDR）、１４−４６……仮想メ
モリー管理装置（VMMU）、１４−６０……タ
イミング回路、１４−６２……アドレス選択装
置、１４−６４……バツフア、１４−６８，１４
−７２……登録簿アドレス・レジスタ、１４−７
４、１４−７６……登録簿メモリー、１４−８
０，１４−８４，１４−９４……アドレスおよび
データ・レジスタ、１４ ８８，１４−９０……
データ・バツフア、２０，２２，２４，２６，２
８……メモリー・サブシステム、３０……周辺サ
ブシステム、１４−６６０……Ｄタイプ・フリツ
プフロツプ、１４−６６４，１４−６６６，１４
−８６６……PLA要素、１４−６７０……復号
回路、１４−７５０……キヤツシユ・シンドロー
ム・レジスタ、１４−８６０……ヒツト復号回
路、１４−８６４……多重割付けヒツト復号回
路。
ブロツク図、第２図は、本発明により構成された
第１図の中央サブシステムの１つのブロツク図、
第３図は第２図のパイプライン段の回路を更に詳
細に示す図、第４図は本発明の装置の全体的な動
作の説明に用いられるフロー図、および第５ａ図
乃至第５ｇ図は第４図に示されるいくつかの動作
を更に詳細に示すフロー図である。 １０……多重プロセツサ・データ処理システ
ム、１２……システム・バス、１３……システム
管理機構（SMF）サブシステム、１４，１６…
…中央サブシステム、１４−１……インターフエ
ース領域、１４−２……中央処理装置（CPU）
サブシステム、１４−４……中央処理装置
（CPU）サブシステム、１４−６……キヤツシ
ユ・サブシステム、１４−１０……先入れ先出し
（FIFO）サブシステム、１４−２０，１４−４０
……CPU、１４−２２……クロツク回路、１４
−２４……読出し専用ストア（ROS）、１４ ２
５……ROSデータ出力レジスタ（RDR）、１４
２６……仮想メモリー管理装置（VMMU）、１
４ ４２……クロツク回路、１４−４４……読出
し専用ストア（ROS）、１４−４５……ROSデー
タ出力レジスタ（RDR）、１４−４６……仮想メ
モリー管理装置（VMMU）、１４−６０……タ
イミング回路、１４−６２……アドレス選択装
置、１４−６４……バツフア、１４−６８，１４
−７２……登録簿アドレス・レジスタ、１４−７
４、１４−７６……登録簿メモリー、１４−８
０，１４−８４，１４−９４……アドレスおよび
データ・レジスタ、１４ ８８，１４−９０……
データ・バツフア、２０，２２，２４，２６，２
８……メモリー・サブシステム、３０……周辺サ
ブシステム、１４−６６０……Ｄタイプ・フリツ
プフロツプ、１４−６６４，１４−６６６，１４
−８６６……PLA要素、１４−６７０……復号
回路、１４−７５０……キヤツシユ・シンドロー
ム・レジスタ、１４−８６０……ヒツト復号回
路、１４−８６４……多重割付けヒツト復号回
路。
Claims (1)
- 【特許請求の範囲】 １ 各々が第１と第２のアドレス部分を有するメ
モリー要求の処理中に検出された異なる種類のア
ドレス障害の発生中、コヒーレンス性を維持する
ための回復力に富むキヤツシユ・メモリーであつ
て、 イ 登録簿を設け、該登録簿は 前記各要求を受取る入力レジスタと 各々が前記メモリー要求の対応数の第１のア
ドレス部分を格納する記憶場所のグループを含
む複数のレベルとを含み、前記登録簿内の該異
なるグループの記憶場所は各々前記第２のアド
レス部分の異なるものによりアドレス可能であ
り、 第１の種類のアドレス障害の検出を示すため
の第１の数のエラー信号を生成する手段を含
み、 ロ 前記入力レジスタと接続されたアドレス検査
手段を設け、該アドレス検査手段は、第２の種
類のアドレス障害の検出を示すため第２の複数
のアドレス・エラー信号を生成するよう作動
し、 ハ 前記登録簿と同じ数の前記グループの記憶場
所のレベルを有するデータ・ストアを設け、該
データ・ストア内の前記グループの記憶場所は
前記第２のアドレス部分によりアクセス可能で
あり、 ニ 前記登録簿と接続され、前記要求に応答して
前記キヤツシユ・メモリーにより実施可能な異
なる形式のキヤツシユ・サイクルを表わす信号
を受取る制御回路手段を設け、該制御回路手段
は前記信号に応答して、一連の通常のキヤツシ
ユ動作サイクル中に前記データ・ストアが徐々
に再充填される間継続するキヤツシユ動作にお
いて結果として生じる前記キヤツシユのコヒー
レンス性を維持するための、前記第１と第２の
アドレス・エラー信号の関数として前記登録簿
のどのサイクルのフラツシユが生じるべきかを
表わす出力信号を生成する ことを特徴とするキヤツシユ・メモリー。 ２ 前記メモリーが更に、前記登録簿および前記
アドレス検査手段と接続されて、ヒツトの第１と
第２のアドレス・エラー信号を受取るヒツト復号
回路手段を含み、該ヒツト復号回路手段は、前記
第１と第２のアドレス信号を組合せ、前記メモリ
ー要求に応答して開始される、以降のキヤツシユ
動作サイクルをバイパスするため少なくとも１つ
の複合キヤツシユ・エラー信号を生じることを特
徴とする請求項１記載のキヤツシユ・メモリー。 ３ 前記メモリーが更に、前記キヤツシユの動作
中生じ得る複数の異なる事象を表わす信号を受取
つてこれを格納する登録簿クリア手段と、 前記登録簿の各レベルと、前記制御回路手段
と、前記登録簿クリア手段の各々と接続された出
力論理手段とを含み、前記出力論理手段は、前記
登録簿クリア手段からの信号または前記制御回路
手段からの前記出力信号のいずれかに応答して、
前記各レベル内の前記記憶場所を同時にリセツト
することにより前記登録簿をフラツシユし、これ
により前記第１のアドレス部分を無効化すること
を特徴とする請求項１記載のキヤツシユ・メモリ
ー。 ４ 前記複数の事象が、作動時間切れ、FIFO溢
れサイクルおよび第三者のバス・エラーを含むこ
とを特徴とする請求項３記載のキヤツシユ・メモ
リー。 ５ 前記制御回路手段が、 第１と第２のクロツクされたプログラム可能論
理アレイ（PLA）回路を含み、該第１のPLA回
路は、前記の異なる形式のキヤツシユ・サイクル
を表わす前記信号を受取るよう接続され、前記第
１のPLAは、前記キヤツシユ・メモリーにより
行なわれるキヤツシユ・サイクルの形式を示す複
数の信号を生成し、 前記第２のPLA回路は、前記第１のPLA回路
と接続され、該第２のPLA回路は、キヤツシユ
のコヒーレンス性を維持するため、前記第１と第
２のアドレス・エラー信号の発生と同時に前記登
録簿がフラツシユさせられるかどうかを示すため
前記出力信号を生成することを特徴とする請求項
１記載のキヤツシユ・メモリー。 ６ 前記異なる形式のサイクルが、CPU読出し
サイクルと、登録簿割付けサイクルと、ロツク・
ノー・サイクルと、更新サイクルと、メモリーの
第２の半バス・サイクルとを含むことを特徴とす
る請求項５記載のキヤツシユ・メモリー。 ７ 前記メモリーが更に、 前記登録簿と接続された割付け解除回路手段
と、 該割付け解除回路手段と接続され、異なる形式
の動作の第２のバス・サイクル、および異なる形
式のエラー条件の発生を表わす信号を受取るプロ
グラム可能制御回路手段とを含み、該プログラム
可能制御回路手段は、予め定めた形式の第２のバ
ス・サイクルの間に前記エラー条件のあるものの
発生を検出すると同時に、前記キヤツシユ・メモ
リーをコヒーレントな状態に維持するために、前
記メモリー要求の最初の処理の一部として予め割
付けられた前記第２の半バス・サイクルの実施
中、前記割付け解除回路手段に前記登録簿の記憶
場所の１つを無効状態にリセツトさせることを特
徴とする請求項１記載のキヤツシユ・メモリー。 ８ 非同期システム・バスに共通に接続された複
数の処理サブシステムと主記憶装置とからなり、
各処理サブシステムが、処理システムにより前記
システム・バス上に送られるメモリー要求に応答
して、コヒーレントな主記憶装置データに対する
多数の処理装置による高速なアクセスを行なうた
めのキヤツシユ・メモリーを含み、各メモリー要
求が前記処理サブシステムの１つにより生成され
るキヤツシユ・メモリー・アドレスの第１と第２
のアドレス部分を含む多重処理システムにおい
て、 イ 第１段を設け、該第１段は、 前記各要求を受取る入力レジスタと、 各々が関連する前記多数の処理装置の１つに
より生成されるメモリー読出し要求の前記第１
のアドレス部分を格納し、登録簿ストア・レベ
ル内の異なる各グループの記憶場所が前記第２
のアドレス部分の異なるものにより定義される
記憶場所のグループを含む複数のレベルに構成
された登録簿ストアとを含み、前記登録簿スト
アは、格納された第１のアドレス部分と前記要
求の前記第１の部分との間の真の比較の存在を
示すための複数のヒツト信号と、第１の形式の
アドレス障害の検出を示す第１の複数のエラー
信号とを生成する手段を含み、前記入力レジス
タと接続されたアドレス検査手段を含み、該ア
ドレス検査手段は、第２の複数のアドレス・エ
ラー信号を生成して第２の形式のアドレス障害
の検出を示すよう作動し、 前記登録簿メモリーと接続されて、前記要求
に応答して前記キヤツシユ・メモリーにより実
施可能な異なる形式のキヤツシユ・サイクルを
表わす信号を受取る第１のプログラム可能な制
御回路手段を含み、 ロ 第２のキヤツシユ段を設け、該第２のキヤツ
シユ段は、 前記登録薄ストアにおけると同数の前記記憶
場所のグループのレベルに構成されたデータ・
ストアを含み、前記データ・ストア内の異なる
各グループの記憶場所は前記第２のアドレス部
分の異なるものにより定義され、 前記登録簿メモリーおよび前記第１のプログ
ラム可能な回路手段と接続された第２のプログ
ラム可能な回路手段を含み、該第２のプログラ
ム可能回路手段は、前記信号生成手段が前記真
の比較の不在を信号する一連の通常のサイクル
にわたり前記データ・ストアが徐々に再充填さ
れる間のキヤツシユ動作の継続において結果と
して得られるキヤツシユのコヒーレンス性を維
持するために、前記第２段の作動中前記第１と
第２のアドレス・エラー信号の関数として、前
記登録簿メモリーについてフラツシユするサイ
クルのどれが生じるかを表わす多くの出力信号
を前記第１のプログラム可能回路手段からの信
号に応答して生成する ことを特徴とするキヤツシユ・メモリー。 ９ 前記第２段が更に、前記登録簿ストアと、前
記ヒツト信号、第１と第２のアドレス・エラー信
号を受取る前記アドレス検査手段とに接続された
ヒツト復号回路手段を含み、該ヒツト復合回路手
段は、前記第１と第２のアドレス信号を組合せ
て、前記メモリー要求に応答して開始される、以
降のキヤツシユ動作サイクルをバイパスするた
め、少なくとも１つの複合キヤツシユ・エラー信
号を生成することを特徴とする請求項８記載のキ
ヤツシユ・メモリー。 １０ 前記第１段が更に、前記キヤツシユの作動
中生じ得る複数の異なるシステムの事象を表わす
信号を受取つてこれを格納する登録簿クリア手段
と、 前記登録簿メモリーの前記各レベルと、前記プ
ログラム可能回路手段と、前記登録簿クリア手段
とに接続された出力論理手段とを含み、該出力論
理手段は、前記登録簿クリア手段からの信号また
は前記第２のプログラム可能制御回路手段からの
前記出力信号のいずれかに応答して、前記各レベ
ル内の前記記憶場所を同時にリセツトすることに
より前記登録簿メモリーをフラツシユし、これに
より前記第１のアドレス部分を無効化することを
特徴とする請求項８記載のキヤツシユ・メモリ
ー。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/055,577 US4833601A (en) | 1987-05-28 | 1987-05-28 | Cache resiliency in processing a variety of address faults |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS644847A JPS644847A (en) | 1989-01-10 |
| JPH0583935B2 true JPH0583935B2 (ja) | 1993-11-30 |
Family
ID=21998780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130042A Granted JPS644847A (en) | 1987-05-28 | 1988-05-27 | Cache memory capable of maintaining coherence property in case of address disturbance |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4833601A (ja) |
| EP (1) | EP0300166B1 (ja) |
| JP (1) | JPS644847A (ja) |
| KR (1) | KR920007276B1 (ja) |
| CN (1) | CN1012855B (ja) |
| AU (1) | AU608848B2 (ja) |
| CA (1) | CA1311303C (ja) |
| DE (1) | DE3854368T2 (ja) |
| DK (1) | DK288488A (ja) |
| ES (1) | ES2076149T3 (ja) |
| FI (1) | FI882455A (ja) |
| NO (1) | NO172267C (ja) |
| YU (1) | YU103388A (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123103A (en) * | 1986-10-17 | 1992-06-16 | Hitachi, Ltd. | Method and system of retrieving program specification and linking the specification by concept to retrieval request for reusing program parts |
| US5029070A (en) * | 1988-08-25 | 1991-07-02 | Edge Computer Corporation | Coherent cache structures and methods |
| US4928225A (en) * | 1988-08-25 | 1990-05-22 | Edgcore Technology, Inc. | Coherent cache structures and methods |
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