KR100284784B1 - 메모리 데이터 처리 시스템 및 방법과 이건 시스템을 구비하는 통신 시스템 - Google Patents

메모리 데이터 처리 시스템 및 방법과 이건 시스템을 구비하는 통신 시스템 Download PDF

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에를링 블로메
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Abstract

본 발명은 저장된 변수 형태로 메모리 데이터를 처리하는 시스템에 관한 것이다. 상기 시스템은 적어도 하나의 데이터 실행 유니트(IPU)와, 공통 데이터 메모리(DS)와, 변수 자동 취급용 중앙 프로세서 및 기능유니트(30)를 구비한다.
각 변수는 논리 어드레스 또는 기본 어드레스를 갖고 기능 유니트(30)는 논리 어드레스를 물리적인 어드레스로 변환한다. 기능 유니트는 계산된 물리적인 메모리 어드레스를 저장하는 제1메모리수단(1) 및 마지막 계산된 어드레스를 일시적 연속해서 저장하는 제2메모리를 또한 구비한다. 기능 유니트(30)에서 비교 장치(JMF)는 들어오는 메모리 요청 어드레스를 마지막 요청된 메모리 어드레스(A4)용 물리적인 워드 어드레스와 비교하기위해 배열된다. 어드레스가 동일할 때(A3=A4), 제1요청된 메모리 어드레스의 메모리 데이터가 재사용된다.

Description

메모리 데이터 처리 시스템 및 방법과 이건 시스템을 구비하는 통신 시스템
많은 다른 대안들이 저장 용량, 및 변수 저장용 위치 및 데이터를 처리하는 유니트간의 통신을 어떻게 효과적인 방법으로 사용할 수 있는가에 대한 많은 다른 대안들이 제시되 왔다. 메모리가 내부 관점으로부터 데이터 처리 유니트와 비교해볼때 비교적 느린것이 문제점으로한다. 상기 문제점에 대한 공지된 해결책으로써 메모리 액세스를 효과적으로 사용되는 것이 이루어지게 된다.
US-A-4 354 231에서 캐시(cache)-기술이 사용된다. 캐시-기술은 각종의 알고리즘에의해 제어되는 소위 캐시-메모리의 빠른 메모리에 자주 어드레스되는 메모리 데이터를 저장하는 것을 토대로 한다.
그러므로 느린 메모리에 지시된 메모리 동작이 상당히 짧은 액세스 시간을 갖는 캐시-메모리에 의해 종종 취급된다. US-A-4 354 231에 의하면 어드레스 계산은 대기 시간을 감소시키기 위해 관련 프로그램 명령이 실행되기전에 적시에 시작된다. 명령 실행용 시간을 감소시키는 상기 언급된 미국 문헌에 따른 장치는 프로그램 메모리로부터 판독된 명령이 실행 버퍼에서 연속 및 일시적으로 저장되는 버퍼 메모리를 구비한다. 실행 버퍼는 여러 종류의 명령으로 실행되는데, 그중 제 1 종류는 데이터 메모리에서 기록 또는 판독에 관련하고 제 2 종류는 어드레스 파라미터를 레지스터 메모리에 위치시킨다. 제 1 및 2 작동 수단은 표시가 레지스터하는 수단에 있고 지시가 교대로 취급되고 상기 언급된 제 1 종류일 때, 어드레스 파라미터를 레지스터 메모리로부터 어드레스를 변경하거나, 전송을 한후 레지스트레이션 수단으로부터 표시를 제거하는 어드레스 처리 수단으로 초기 전달하며, 제 2 작동 수단이 각 어드레스 취급 수단에 연결되고 기준 메모리로부터 동시에 앞서 저장된 지시중 아무것도 어드레스 파라미터를 레지스터 메모리 등에 위치시키는 종류인 제 2 종류이지 않을 때 절대 어드레스의 계산의 초기화용 어드레스 취급 수단으로 판독된 기본 어드레스에 응답한다. 그러므로 소정의 시간이 효과적인 시간 사용으로 절약된다. 그러나, 미소한 시간 절약을 제외하고는, 비록 많지는 않지만 캐시-기술의 응용이 정말로 소망된 결과를 가져오지 못하고 사실상 비효율적인 방법으로서 시스템의 메모리 데이터가 국부화될 수 있다.
또한, 캐시-기술은 임의로 발생하는 데이터 액세스용으로는 비효율적이다.
EP-A-0 439 025 는 지시 프리페치(Prefetch) 유니트, 메모리, 프로세서 버스 및 기능 유니트를 구비하며 지연된 캐시 부하를 갖는 데이터 프로세서를 나타내고 있는데 상기에서 후자는 논리 어드레스를 변환하며 또한 캐시메모리에서 앞서는 메모리 액세스 및 메모리 요청을 저장한다 또한 어드레스 비교는 행해지고 대응되면, 앞선 요청의 메모리 데이터는 재사용된다.
그러나, EP-A-0 439 025에 따른 시스템은 때로 불편한 프리-버퍼링(pre-buffering) 또는 프리페칭을 예측한다. 또한, 전제 조건은 데이터 도착이 일정한, 즉 데이터가 분산되지않는 다는 것이다. 또한 중간 버퍼가 요구된다. 결과적으로 시스템은 복잡해지고 임의로 발생하는 데이터 등에 대해 사용될 수 없고 그 모두는 중대한 결점이다.
효과적인 액세스 사용을 얻고 높은 용량을 구비하는 다른 공지된 방법은 인터리빙 구성을 토대로 한다. 메모리는 다수의 메모리 뱅크로 구성되고 실제로 그것은 빠른 메모리와 같이 작동한다. 연속 메모리 액세스가 다른 메모리 뱅크를 향해 지향되는 조건상에서, 인터리빙 기술은 어떤 경우에 비교적으로 양호한 결과를 제공한다.
그러나, 다수의 경우에 메모리 액세스를 더 감소시키는 것이 바람직하다. 또한 인터리빙 기술이 연속 메모리 액세스가 동일한 메모리 뱅크를 향해 지향되지 않는 다는 조건에서만 효율적이다. 연속 메모리 액세스를 어드레스하는 하나 및 동일한 메모리 워드에 대해, 효율이 공지된 방법에 의해 개선될 수 없다.
본 발명은 메모리 데이터를 각기 처리하는 시스템 및 방법에 관한 것이다.
본 발명은 또한 이러한 메모리 데이터 처리 시스템을 구비하는 통신 시스템에 관한 것이다.
데이터 처리 시스템에서의 저장 데이터 변수의 메모리 통신은 변수 저장용위치 및 데이터 처리 유니트간의 상호통신용 데이터 통신 유니트내에서 사용할 수 있는 대부분의 용량을 소모한다.
다수의 변수가 워드의 메모리 영역을 점유하는 것이 일반적이다. 워드의 메모리 영역을 점유하는 변수는 메모리 패킷 관점에서 효율적이다. 어떤 것 보다도 이런 점유는 메모리 액세스수를 감소시키게된다. 그러나, 그럼에도 불구하고 사용가능한 용량은 때때로 효율적인 방법으로 사용되지 못한다.
예를 들어, 매우 많은 메모리를 요구하며 실시간으로 데이터를 처리하는 큰 시스템에서 높은 저장 및 통신을 제공하도록 메모리 구조를 갖는 것이 특히 중요하다.
제1도는 본 발명에 따른 시스템의 예시도.
본 발명의 목적은 데이터 처리 용량을 가능한한 효율적으로 사용하여 메모리 데이터를 처리하는 시스템 및 방법을 제공하는 것이다. 특히 본 발명의 목적은 저장 위치 및 데이터 처리 유니트간의 효율적인 통신뿐만아니라 효율적인 저장이 제공될 수 있는 메모리 구성을 갖는 시스템을 제공하는 것이다. 특히 본 발명의 목적은 메모리 액세스를 가능한한 효과적으로 사용할 수 있는 시스템 및 방법을 제공하는 것이다. 또한 본 발명의 목적은 메모리 액세스수를 감소시킬 수 있는 시스템 및 방법을 제공하는 것이다. 또한 본 발명의 특수한 목적은 색인된 변수 및/또는 부분 변수 및 서브-데이터 변수의 처리와 관련해서 액세스수를 감소시키는 시스템 및 방법을 제공하는 것이다.
본 발명의 특수한 목적은 사용되는 메모리 구성과 특히 관계없이 상당한 용량을 구비할 수 있는 시스템 및 방법을 제공하는 것이다. 더욱 특히 본 발명의 목적은 인터리빙 및 더욱 특히 용량 관점에서 매우 효율적인 데이터 (프리) 버퍼링을 사용하는 시스템을 제공하는 것이다.
본 발명의 부가적인 목적은 색인 어드레스된 변수가 포맷 크기를 변화시키고 메모리 액세스수가 실제 메모리 액세스수와 관련해서 감소되는 시스템을 제공하는 것이다.
또한 본 발명의 특수한 목적은 효율적인 메모리 액세스 사용을 위해 다수의 병렬 요청 소스를 갖는 시스템 및 방법을 제공하는 것이다.
또한 본 발명의 부가적인 목적은 효율적으로 용량을 사용하고 최적의 방법으로 메모리 액세스를 사용하는 상기에 언급된 바와 같은 메모리 데이터를 처리하는 시스템을 구비하는 통신 시스템을 제공하는 것이다.
또한, 변수가 메모리에 분산되고 데이터가 임의로 도착할 때 사용될 수 있는 시스템(및 방법)을 제공하는 것이다. 특히 정상적인 캐시가 상기 불규칙성 때문에 사용될 수 없을 때 상기 시스템이 제공된다.
게다가, 본 발명은 효율적으로 변수가 일정하게 복귀되지않고, 변수가 실질적으로 제한되지않는 어드레스 영역을 통하여 위치될 때 사용될 수 있는 시스템을 제공하는 것이다.
상기 및 다른 목적은 변수용 동일한 물리적인 워드 어드레스(word address)를 향해 직접적으로 또는 간접적으로 연속 요청하는 시스템 및 방법을 통해 이루어지고, 메모리는 실제 워드 어드레스상에서 제1메모리 액세스용으로 작동만되고, 그중 메모리 데이터 또는 판독 데이터는 다중적으로-사용된다.
그러므로 상기 목적들은 앞서는 액세스와 동일한 워드 어드레스를 갖는 메모리 액세스와, 이전의 액세스상에서 사용 메모리 데이터, 특히 판독 데이터를 통해 이루어진다. 그러므로 메모리 액세스는 절약된다. 양호한 실시예에서, 변수는 색인된 변수, 부분 변수 또는 서브-변수이다.
최선의 실시예에 따라 메모리 시스템은 데이터(프리)버퍼링 또는 프리페칭을 특히 장점으로 갖는 인터리빙을 사용한다. 특히 상기 경우의 버퍼링은 메모리로부터의 변수 판독용 어드레스 계산 및 메모리 요청이 앞서 발생하고 데이터를 그 프로그램 단계에서 요구되기전에 데이터 처리 유니트로 전달되는 것을 의미한다.
그것은 상당한 용량 증가를 가져온다. 특히 데이터는 중간 버퍼를 요구함이 없이 동작 레지스터에 직접적으로 보내진다.
본 발명의 양호한 실시예에 따라, 판독된 메모리 워드에서 지정되는 변수와 관계없이, 어드레스 정보 부분이 논리 메모리에 관한 물리적인 메모리 어드레스가 공지된 방법으로 변수로 표현될 때 모든 요청에서 얻어진다.
최선의 실시예에 따라 본 발명은 메모리에서 동일한 워드 어드레스를 향해 지향된 연속적인 판독 액세스 감소를 제공한다.
더욱 특히, 양호한 실시예에 따라, 동일한 물리적인 워드 어드레스를 갖는 변수에 대한 연속 기록 액세스는 감소된다.
양호한 실시예에 따라, 동일한 물리적인 워드 어드레스를 갖는 변수의 연속기록 요청에서, 제1액세스의 판독 데이터는 판독용 기록동작의 메모리 액세스에 대응하는 종래의 판독 어드레스에서 동일한 방법으로 본래 취급되는 반면에 메모리에서 기록을 구비하는 기록 동작의 제2메모리 액세스는 연속 기록 요청이 앞서는 액세스의 기록 데이터를 자체의 판독 데이터로서 수신하도록한다. 일실시예에 따라 기록용 메모리 활동이 각 변수에 대해 실행된다. 대안적인 실시예에 따라 기록용 메모리 활동이 완전한 변수 워드가 처리될 때 실행된다. 모든 워드 변수는 처리되고 그 결과가 메모리에서 실행될때까지 실제 메모리 어드레스가 간섭에 대해 보호되는 것이 장점이다.
양호한 실시예에 따라 포맷을 변화시키는 색인 어드레스된 변수는 데이터 처리 시스템에서 사용된다. 최선의 실시예에서 다수의 병렬요청 소스가 있다. 그러므로 시스템은 하나이상의 데이터 처리 유니트에서 병렬로 사용될 수 있다. 이것은 간접적으로 용량이 늘어나게 된다고 말하여질 수 있는 데 왜냐하면 각종의 병렬 요청 소스 또는 데이터 처리 유니트는 공통 메모리를 요청할 때 적은 액세스 장애를 격게 되기 때문이다.
양호한 실시예에서 언급했듯이 다른 실시예에 부가해서 본 발명의 장점은 여러 수단을 갱신할 필요가 없다는 것이다.
제1도는 적어도 하나의 데이터 처리 유니트 IPU(20)를 구비하는 데이터 처리시스템(10)을 예시한다. 도시된 실시예에서 오직 하나의 데이터 처리 유니트가 있으나 물론 2개 이상일 수도 있다. 데이터 처리 유니트 IPU 는 내부 처리 레지스터 및 데이터 처리용 산술 및 논리 유니트ALU를 구비한다. 데이터 처리 유니트 IPU 는 프로그램 메모리 핸들러 PSH, 프로그램 메모리 PS 및 레지스터 메모리 RM을 더 구비한다. 데이터 처리 시스템(10)은 공통 데이터 메모리 DS를 구비한다. 데이터 처리 유니트 IPU 및 메모리 DS 간의 비동기 작용이 동기 비트에 의해 제어되는 양호한 실시예에 기술된다. 본 발명의 양호한 실시예에서 저장된 변수용 공통 데이터 메모리DS는 소위 인터리빙(interleaving)기술의 사용을 통해 메모리 뱅크에 의해 형성된다. 중앙 제어된 버스 및 액세스 핸들러(중앙 프로세서 버스)CPB 는 메모리 요청을 수행한다. 중앙 프로세서 버스(CPB)는 각기 자유롭고 점유되는 데이터 메모리 DS의 메모리 뱅크에 대해 정보를 제어 및 유지한다. 또한 중앙 프로세서 버스는 각종의 메모리 동작의 작동에서 연속 순서를 파악한다. 데이터 처리 시스템은 자동 변수 제어용 기능 유니트(30)를 더 구비한다. 논리 어드레스를 물리적인 어드레스로 변환하는 기준 테이블 및 어드레스 계산 회로가 기능 유니트(30)에 있다. 또한 기능 유니트(30)는 논리 회로, 버퍼 레지스터 등을 구비한다. 버퍼 레지스터(1)는 기준 테이블 및 어드레스 계산회로의 도움으로 계산되는 물리적인 메모리 어드레스용으로 배치된다. 메모리 워드 어드레스(B1, B2, B3)에 대한 각기 요청된 변수 정보에 대해, 메모리 워드내의 포맷뿐만 아니라 변수 어드레스(A1, A2, A3)가 저장된다. 또한 정보는 요청된 변수의 동작 형태, 즉 S, L, L에 따른 정상적인 판독 또는 기록 형태에 대해 저장되고 거기에서 S 는 기록을 나타내고 L 는 판독을 나타낸다. 또한 상태 비트는 버퍼 레지스터(1)에 저장된다. 양호한 실시예에 따라, 버퍼 메모리(1)는 소위 FIFO-메모리 (선입 /선출)를 구비 한다. 마지막 계산된 어드레스는 A4로서 중간버퍼(2)에서 저장된다. 비교 회로(JMF)를 구비하는 비교 수단을 통해, 새로운, 즉 중간 버퍼에서 마지막 계산된 어드레스(A4)는 버퍼 레지스터(1)에서 앞서는 어드레스(A3)에 비교된다. 어드레스가 같다면(A3=A4), 0 또는 1 인 마크 비트가 세트된다.
시스템(10)은 양호하게는 FIFO-형태인 제2버퍼 레지스터(3)를 더 구비한다. 상기 레지스터는 데이터 처리 유니트 IPU용 오퍼랜드 레지스터의 기능을 취하면서 판독된 변수용 레지스터로서 역할을 한다. 확장된 병렬 동작을 위해 시스템은 판독 메모리내에서 예를들어 변수의 시프팅 및 마스킹에 관한 변수를 준비하는 제2 중간 레지스터(3A)를 구비할 수 있다.
제3버퍼 레지스터(4)는 데이터 메모리(DS)에서 저장되는 변수용 FIFO-형태 레지스터인 것으로 더 배치될 수 있다. 양호한 실시예에 따라, 제 3 중간 레지스터(4A)는 다른것들중 소정의 동작 등의 효율을 더 증가시키는데 사용되는 것으로 배치된다. 본 발명의 실시예에 따라 시스템은 다음과 같이 동작한다. 데이터 처리 유니트 IPU 의 프로그램 저장 핸들러 PSH 는 양호하게는 (프리(pre))버퍼링에 앞서서 그 논리 어드레스를 부여함으로써 프로그램 단계당 변수 요청을 작동시킨다. 그것은 오프세트 a, 개별 번호 및 색인 및 또한 동작 종류인 특히 판독 또는 기록(L 또는 S)을 통해 부여된다. 그러면 어드레스 계산은 제어논리를 통해 실행된다. 그것은 변환을 제공하는 데 필요로한 정보를 포함하는 기준 테이블을 사용해서 변수의 논리 어드레스를 대응하는 물리적인 어드레스로 변환한다.
상기 방법으로 계산된 변수 어드레스가 처리하는 버퍼 레지스터(1)에 위치되기 전에, 메모리 워드 어드레스 부분이 버퍼 레지스터(1)에서 앞서는 변수의 메모리 어드레스에 비교된다. 상기 비교는 비교 회로를 구비하는 비교 장치(JMF)에서 행해진다. 마지막 계산된 변수 어드레스(A4)가 버퍼 레지스터의 앞서는 변수 어드레스(A3)와 같으면, 마크 비트는 새로운 데이터 변수가 같은 메모리 워드를 앞서는 변수로 처리하는 것을 표시하는 것으로 세트된다. 메모리를 향해 버퍼된 요청이 중앙 프로세서 버스를 경유해 처리될 때 플래그 비트는 요청을 리루트(reroute)시킨다. 그리하여 메모리 액세스되거나, 2개의 연속 메모리 어드레스가 동일하다면, 앞서는 메모리 액세스용 판독 데이터가 재사용하게 된다. 앞서는 메모리 액세스의 판독 데이터가 재사용될 때, 판독 데이터는 데이터 처리 유니트 IPU의 내부데이터(indata)버퍼에 이미 존재한 경우이다. 기능 유니트(30)에 중간 레지스터(3A)가 있다면, 데이터는 상기 중간 레지스터로부터 데이터 처리 유니트 IPU의 내부데이터 버퍼(3)로 전달된다.
다음에서 연속 기록 요청에관한 경우가 주로 논의된다. 기록 동작은 2개의 메모리 액세스, 즉, 판독용 하나 및 기록용 하나를 구비한다. 동일한 물리적인 워드 어드레스를 갖는 데이터 변수에 대한 연속 기록 요청의 경우에, 판독은 제 1 요청의 판독 데이터가 판독 요청의 그것에 대응하는 방법으로 취급되는 것을 의미하는 반면에 다음의 기록 요청은 앞서는 액세스로부터 자체의 판독 데이터로서 데이터를 수신한다. 그것은 IPU의 데이터 버퍼에 있는 앞서는 변수의 기록 데이터가 데이터 처리 유니트 IPU의 내부데이터 버퍼(3)에 전달되는 것을 의미한다. 중간 레지스터(3A;4A)가 사용되면, 데이터는 일실시예에 따라 중간 레지스터로부터 처리용 유니트IPU의 내부데이터 버퍼(3)로 전달된다. 결과적으로, 실제 동작 형태 즉, 판독 또는 기록과 결합해서 마크 비트는 내부데이터가 버퍼 레지스터(1)내에서 뿐만 아니라 버퍼들간에 전달할뿐아니라 메모리 작동을 제어한다. 변수 핸들링용으로 요청되는 버퍼레지스터(1)부분이 데이터 처리 유니트 IPU 의 버퍼에 전달된다.
본 발명은 본원에 도시된 실시예로 물론 제한되지 않으나 상기 언급했듯이 복수의 데이터 처리 유니트는 다수의 다른 대안이 있을 뿐아니라 병렬로 작동한다. 또한, 변수 요청은 직접적으로 연속으로될 필요가 없으나 대안에 따라 설정된 방법에서간에 하나 이상의 변수 요청이 있다.

Claims (22)

  1. 적어도 하나의 데이터 처리 유니트(IPU)와, 저장된 변수용 공통 데이터 메모리(DS)와, 변수의 자동 핸들링용 중앙 프로세서 버스(CPB) 및 기능 유니트(30)를 구비하며 각기 간접 논리 어드레스를 갖는 저장된 데이터 변수 형태의 메모리 데이터를 처리하는 시스템(10)에 있어서, 상기 기능 유니트는 변수용 논리 어드레스 또는 기본 어드레스를 물리적인 어드레스 또는 절대 어드레스로 변환하는 수단과, 물리적인 메모리 어드레스를 저장하고 들어오는 메모리 요청 워드 어드레스를 일시적 연속적으로 저장하는 제 1 및 2 메모리 수단(1, 2)과, 요청된 메모리 워드의 물리적인 워드 어드레스를 앞서는 메모리 워드 요청의 물리적인 워드 어드레스에 비교하는 수단(JMF)을 구비하고, 동일한 메모리 워드의 직접 또는 간접적인 연속 요청에 대해 앞서 요청된 메모리 어드레스용 메모리 데이터는 다음의 요청용으로 또한 사용되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  2. 제1항에 있어서, 데이터 메모리(DS)는 인터리빙 기술에 따라 메모리 뱅크를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  3. 제1항 또는 2항에 있어서, 메모리 시스템은 데이터(프리(pre))버퍼링을 사용하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  4. 제3항에 있어서, 데이터 메모리(DS)로부터의 변수 판독용의 완전한 (프리)버퍼링 어드레스 계산 및 메모리 요청이 앞서서, 즉, 데이터 처리 유니트(20)에 의해 데이터를 요청하기전에 수행 및 전달되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  5. 제1항 내지 4항중 어느 한 항에 있어서, 변수의 논리 어드레스 및 기본 어드레스를 물리적인 어드레스 또는 절대 어드레스로 변환하는 상기 수단이 기준 테이블 및 어드레스 계산회로를 구비하는 것을 특징으로하는 메모리 데이터 처리용 시스템(10).
  6. 제5항에 있어서, 기능 유니트(30)의 제1메모리 수단이 물리적인 메모리 워드 어드레스를 구비하는 제1버퍼 레지스터(1)를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  7. 제6항에 있어서, 제1버퍼 레지스터(1)에 메모리 워드 어드레스(B1, B2, B3), 모든 요청된 변수에 대한 변수 어드레스(A1, A2, A3) 및 포맷이 저장되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  8. 제6항에 있어서, 제1버퍼 레지스터에 또한 정보가 마크 비트 형태로 동작 형태(S,L) 및 정보 부분에 대해 저장되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  9. 제9항에 있어서, 제1버퍼 레지스터(1)가 FIFO-레지스터(선입/선출)로 기능하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  10. 제1항 내지 9항중 어느 한 항에 있어서, 제2메모리 수단이 마지막 메모리 요청의 물리적인 어드레스를 포함하는 중간 레지스터(2)를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  11. 상기 청구항 중 어느 한 항에 있어서, 비교 수단(JMF)이 마지막 요청(A4)을 앞선 요청의 물리적인 어드레스와 비교하는 비교 회로를 구비하고 물리적인 어드레스가 동일하면, 그것에 대한 정보는 마크 비트 또는 비슷한 것의 세팅을 통해 제공되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  12. 상기 청구항 중 어느 한 항에 있어서, 그것이 시스템내에서 병렬로 동작할 수 있는 하나 이상의 데이터 처리 유니트(IPU)를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  13. 상기 청구항 중 어느 한 항에 있어서, 시스템(10)의 정보를 판독 변수에 대해 저장하는 제2버퍼 레지스터(3) 형태의 제3메모리 수단을 또한 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  14. 제12항 및 제13항중 어느 한 항에 있어서, 기능 유니트는 적어도 두 개의 병렬 데이터 처리 유니트(IPU)를 준비하는 제2중간 레지스터를 또한 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  15. 제13항 및 제14항중 어느 한 항에 있어서, 제2버퍼 레지스터(3)는 FIFO-메모리를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  16. 제10항 ∼ 제15항중 어느 한 항에 있어서, 부가적인 제4메모리 수단이 공통 데이터 메모리(DS)에서 저장되는 데이터 변수용 제3버퍼 레지스터(4) 형태로 제공되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  17. 제16항에 있어서, 그것이 데이터용 제3중간 레지스터(4A)를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  18. 상기 청구항 중 어느 한 항에 있어서, 메모리에서 동일한 워드 프로세서에 관련한 연속 판독 요청에 대해 제1수신된 메모리 액세스의 판독 데이터가 사용되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  19. 제17항에 있어서, 제1메모리 액세스의 판독 데이터가 두 번 이상 사용되는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  20. 상기 청구항 중 어느 한 항에 있어서, 기록 요청이 판독용 메모리 액세스 및 기록용 메모리 액세스를 구비하고 데이터 변수에 대한 연속 기록 요청에 대해, 제1 액세스상에서 다음의 기록 요청이 제1액세스의 기록 데이터를 다음 액세스용 판독 데이터로서 사용하는 것을 특징으로 하는 메모리 데이터 처리용 시스템(10).
  21. 적어도 하나의 데이터 처리 유니트(20), 기능 유니트(30) 및 공통 데이터 메모리(DS)를 구비하는 시스템(10)을 통해 메모리 데이터를 처리하는 방법에 있어서, 데이터 처리 유니트(IPU)에서 프로그램 저장 핸들러(PSH)에 의해 앞서서 변수 요청을 논리 어드레스를 부여해서 작동시키는 단계와, 논리 어드레스를 물리적인 어드레스로 변환하는 단계와, 마지막 계산된 변수 어드레스(A4) 및 앞선 변수 어드레스(A3)의 메모리 어드레스를 비교 수단(JMF)에서 비교하는 단계와, 메모리 어드레스가 동일하다면(A4=A3) 그것이 표시되고 앞선 메모리 액세스용 판독 데이터가 액세스에서 사용되는 단계를 구비하는 것을 특징으로 하는 메모리 데이터 처리용 방법.
  22. 변수를 구비하는 메모리 데이터를 처리하고 적어도 하나의 데이터 처리 유니트(IPU)(20), 데이터 변수의 취급용 적어도 하나의 기능 유니트(30) 및 적어도 하나의 공통 데이터 메모리(DS) 및 적어도 하나의 액세스 유니트를 구비하는 적어도 하나의 시스템(10)을 구비하는 통신 시스템에 있어서, 상기 기능 유니트는 데이터 변수의 논리 어드레스를 물리적인 어드레스로 변환하는 수단과, 물리적인 메모리 워드 어드레스를 저장하는 제1메모리 수단(1)과, 들어오는 메모리 요청 워드 어드레스를 일시적으로 저장하는 제2메모리 수단(2)과, 요청된 메모리 워드 어드레스(A4) 및 앞서는 메모리 워드 어드레스(A3)를 비교하는 비교 수단(JMF)을 구비하고, 메모리 워드 어드레스가 직접 또는 간접적으로 앞서는 요청된 메모리 워드어드레스와 같다면, 앞서는 메모리 액세스의 메모리 데이터가 사용되는 것을 특징으로 하는 통신 시스템.
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