WO2005038655A1 - 半導体メモリ装置及びコントローラ並びにその読み書き制御方法 - Google Patents

半導体メモリ装置及びコントローラ並びにその読み書き制御方法 Download PDF

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logical
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Masahiro Nakanishi
Tomoaki Izumi
Tetsushi Kasahara
Kazuaki Tamura
Kiminori Matsuno
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Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory

Definitions

  • the present invention relates to a semiconductor memory device, a controller, and a read / write control method therefor.
  • the present invention relates to a semiconductor memory device using a nonvolatile memory (flash memory) as a semiconductor memory, a controller, and a read / write control method thereof.
  • flash memory nonvolatile memory
  • memory cards such as an SD memory card (registered trademark) and a compact flash (registered trademark) have a feature of small size. Taking advantage of these features, memory cards have been put to practical use as removable memory devices for portable devices such as digital still cameras.
  • a practical memory card has a built-in nonvolatile memory (flash memory) and a controller LSI as its control circuit.
  • flash memory flash memory
  • controller LSI controller LSI
  • An object of the present invention is to provide a controller LSI (hereinafter simply referred to as a controller) that can be controlled by the same processing even if the number of built-in nonvolatile memories is changed.
  • the present invention is to increase the versatility of the controller and, as a result, to reduce the price of the semiconductor memory device. Specifically, it is based on controlling two (two in total) nonvolatile memories (flash memories) via two buses. The goal is to simplify the controller's address management process and implement a controller that can control one (two in total) non-volatile memory in each of the two paths. Disclosure of the invention
  • a controller for a semiconductor memory device and a nonvolatile memory performs read / write control on a plurality of nonvolatile memories via first and second memory buses in response to a read / write instruction from a host device.
  • the case where the nonvolatile memory UFO is connected to the first memory path and the nonvolatile memory F1 is connected to the second memory path is called a two-memory configuration.
  • a case where two nonvolatile memories F0 and F2 are connected to the first memory bus and two nonvolatile memories F1 and F3 are connected to the second memory bus is called a four-memory configuration.
  • the present invention enables such two types of memory configurations to be selected.
  • a continuous logical address specified by the host device is sent to the controller as a logical sequential number for each predetermined size.
  • a sequential number conversion means for conversion is provided, and a modulo number generation unit is provided for generating a logical sequential modulo number forming a modulo number of 4, which repeats a value from 0 to 3 for a logical sequential number.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor memory device including a controller according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of F0 when the flash memory used in the semiconductor memory device is connected to four flash memories.
  • FIG. 3 is a configuration diagram of F0 when the flash memory used in the semiconductor memory device is connected to two flash memories.
  • FIG. 4 is a conceptual diagram showing a configuration of a block in the semiconductor memory device.
  • FIG. 5 is a conceptual diagram showing a structural example of a logical address format in the semiconductor memory device.
  • FIG. 6 is a conceptual diagram showing a write sequence of the semiconductor memory device.
  • BEST MODE FOR CARRYING OUT THE INVENTION a semiconductor memory device and a controller thereof according to an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment.
  • the semiconductor memory device has a controller 102 and a plurality of flash memories 103 to 106.
  • the flash memories 103, 104, 105, and 106 may be described as 0, F1, F2, and F3, respectively.
  • the controller 102 converts a continuous logical address sequence transferred in response to a data write instruction or a read instruction from the host device 101 from a logical address to a physical address, and also controls the four flash memories 1. Data is written to or read from 03, 104, 105, 106 or two flash memories 103, 104. Note that although the flash memories 105 and 106 are shown by broken lines, this means that the nonvolatile memory is excluded when it has a two-flash memory configuration.
  • the flash memories 103, 104, 105, and 106 are independently selected by the chip enable signals CE0, CE1, CE2, and CE3, respectively.
  • the controller 102 and the flash memories 103 to 107 are connected using two memory paths, and the memory paths of the bus number 0 are connected to the flash memories 103 and 105.
  • the flash memories 104 and 106 are connected to the memory bus of pass number 1.
  • the controller 102 controls the operation of writing and reading data to and from the non-volatile memory. Functionally, the selection unit 102 a and the sequential number conversion unit (SN conversion unit) 1 0 b, a modulo-numper generation unit (MN generation unit) 102 c, and a read / write control unit (W / R control unit) 102 d.
  • SN conversion unit sequential number conversion unit
  • MN generation unit modulo-numper generation unit
  • W / R control unit read / write control unit
  • the selection unit 102a determines whether the flash memory has a two-memory configuration or a four-memory configuration, and selects either one. Specifically, in the initialization process immediately after power-on, the selection unit 102 a It is implemented by checking whether each terminal for sending the chip enable signal CE 0, CE 1, CE 2, CE 3 in the roller 102 is connected to the flash memory, that is, whether it is open or not. Determine the number of flash memories available.
  • the SN converter 102b converts a logical address specified by the host device 101 into a logical sequential number for each predetermined size.
  • the MN generation unit 102c generates a logical sequential modulo numper that forms a remainder system of 4 that repeats a value from 0 to 3 for one logical sequential numper.
  • Control unit 102 (1 means that when a write instruction to the continuous logical address is issued from the host device 101, F0, F Writing is performed in a format in which l, F2, and F3 are cyclically repeated selectively. In the case of a two-memory configuration, the first half area of F0, the first half area of F1, the second half area of F0, and the second half of F1 In addition, the writing is performed in such a manner that the half area is selectively and repeatedly traversed, and the / 1 control unit 10201 reads out the data requested to be accessed according to the memory configuration.
  • the controller 102 specifically includes a microcomputer, a RAM, and the like, and is configured by peripheral devices, software, and the like.
  • FIG. 2 and 3 show the internal configuration of one flash memory.
  • 201 shown in FIG. 2 is a schematic diagram of the flash memory 103 in a 4-flash memory configuration.
  • reference numeral 202 shown in FIG. 3 is a schematic diagram of the flash memory 103 in a two-flash memory configuration.
  • the other flash memories that is, the flash memories 104, 105, and 106 have the same configuration as the flash memory 103 in the case of a 4-flash memory configuration.
  • the flash memory 104 has the same configuration as the flash memory 103.
  • the flash memory in the 4-memory configuration is controlled by being divided into two areas, that is, unit numbers 0 and 1.
  • the flash memory in the two-memory configuration is controlled by being divided into two virtual flash memories, that is, memories F00 and F01.
  • Each flash memory is divided into a plurality of blocks (BL) and handled as shown in the figure.
  • FIG. 4 is an internal configuration diagram of a block which is an erasing unit, which corresponds to each block (BL) shown in FIGS. 2 and 3.
  • the unit of data writing is one page (2 KB).
  • Each page consists of 4 sectors, that is, 0 to 3 sectors.
  • Each sector has a capacity of 512 B.
  • One block consists of 128 pages (pages 0 to 127). For simplicity of explanation, the management area of each sector and each page is omitted.
  • FIG. 5 is an explanatory diagram showing a logical address format.
  • the logical address format includes a 1-bit unit No, a predetermined number of logical block numbers, a 7-bit page number, a 1-bit pair number, a 1-bit path number, A 2-bit sector has one No.
  • Sector-1 No is a bit for selecting one of sectors 10 to 3 shown in FIG.
  • the path number is a bit that selects one of the two memory paths as shown in FIG.
  • the pair NO is a bit that selects a combination of flash memories.
  • a pair of the first half area of the flash memories 103 and 104 F00 and F10 shown in Fig. 1
  • the second half area of the flash memories 103 and 104 Fig. 1 F 0 1 and F 11 1 shown in the figure.
  • the flash memory 103 and 104 groups in a 4-memory configuration.
  • the first half area (F00, F10) of the flash memories 103 and 104 is accessed.
  • the group of flash memories 105 and 106 is accessed in a 4-memory configuration.
  • access is made to the groups of the latter half area (F01, F11) of the flash memories 103 and 104.
  • the page number is the total number of pages per block shown in Fig. 4 (128 ⁇ This is a pit for selecting one of the pages.
  • the logical block number is a half area of each flash memory, that is, the unit No.O or unit No. 201 in FIG. 2 and the logical block No. per F00 or F01 in 202 in FIG. Yes, consisting of a predetermined number of bits.
  • This logical block number is converted into a physical block No by the logical-physical conversion table in the controller 102, and the block is selected.
  • the logical-physical conversion table is a table used when converting a logical address to a physical address based on a predetermined rule.
  • Unit No. is a bit used in the case of a four-memory configuration, and selects the first and second half of the flash memory as shown in FIG.
  • any of the four flash memories 103 to 106 can be specified by the two bits of the pair N 0 and the path No. , F01, F10, and F11 can be specified.
  • Fig. 6 shows which flash memory (or area) data is written in response to a continuous logical address string (hereinafter referred to as logical sequential number) transferred in response to a data write command from the host device 101.
  • logical sequential number a continuous logical address string
  • a logical sequential No. (LS No.) is transferred from the host device 101 to the controller 102 together with a data write instruction.
  • the logical sequential No. is in numerical order every 2 KB (corresponding to the page size which is a writing unit), and this number is the increment of the bit of the path No. in the logical address format shown in Fig. 5. Is incremented as follows.
  • the controller 102 writes data to each flash memory while incrementing the page position starting from this bit position.
  • This logical sequential N 0 is converted to a coset system of 4 taking a value from 0 to 3 as shown in (2) of FIG. 6, or only the lower 2 bits are taken out, and the logical sequential modulo N 0 ( Used for selection of flash memory as LSM No). That is, the pair No and the bus No are set so that 4 is 0, 5 is 1, and 0, 1, 2, 3, or 0 0, 0 1, 10, 0, 1 in the case of 2-bit representation. Will be incremented.
  • the flash memory 103 is represented by F0, 104 by Fl, 105 by F2, and 106 by F3.
  • the pair number is 0 when the flash memories are F0 and F1, so the write order is F0, F0 as shown in (3) in FIG. It will be repeated in a cycle of Fl, F2, and F3.
  • the fan N 0 has a value of 0 when the first half area F 0 0 of the flash memory F 0 and the first half area F 1 0 of the flash memory F 1. As shown in (4) of FIG. 6, the repetition is performed in such a manner as to go around F00, F10, F01, and F11. Note that the start of writing may be from F0 or other than F00.
  • the flash memory is divided into two approximately equal logical areas, and the same address processing is performed simply by changing the definition of the pair number. That is, using the logical address format shown in Fig. 5, the 4-flash memory configuration and the 2-flash memory Write address management of the configuration can be performed.
  • the logical address range is divided into two for the entire area of one flash memory.
  • the logical address range is divided into eight areas of areas 0 to 7, and the first half area 0 to 3 and the second half area are divided.
  • the regions 4 to 7 may be grouped such that the pair No is 0 and 1, respectively.
  • the controller of the present invention can realize the function of a semiconductor memory device having an arbitrary capacity by adding a nonvolatile memory to a memory module having a plurality of built-in chips.

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Description

明細書 半導体メモリ装置及びコントローラ並びにその読み書き制御方法 技術分野
本発明は、 半導体メモリとして不揮発性メモリ （フラッシュメモリ） を用 いた半導体メモリ装置及びコントローラ並びにその読み書き制御方法に関す るものである。 背景技術
半導体メモリ装置の中で、 S Dメモリカード （登録商標） やコンパクトフ ラッシュ （登録商標） 等のメモリカードは、 小型サイズという特徴を有して いる。 このような特徴を活かして、 メモリカードはデジタルスチルカメラ等 のポータブル機器の着脱可能なメモリ装置として実用に供されている。 実用化されているメモリ力一ドは、 その内部に不揮発性メモリ （フラッシ ュメモリ） 及びその制御回路であるコントローラ L S Iが内蔵されている。 近年、 メモリカードに対して、 大容量化及び高速書き込みのニーズが高くな つてきている。 そのため複数チップの不揮発性メモリを内蔵し、 複数のメモ リバス、 例えば 2つのメモリバスで不揮発性メモリとコントローラ L S Iを 接続して、 並列に書き込みを行う等の工夫がなされている。 これらの技術の 一例が特開平 6— 1 1 9 1 2 8号公報に開示されている。
しかしながら従来の半導体メモリ装置において、 メモリカードの容量のパ リエーシヨン、 例えば、 2 5 6 M Bや 5 1 2 M B等を実現するためには、 単 に内蔵する不揮発性メモリの実装数を変更するだけでは十分ではない。 言い 換えれば、 不揮発性メモリの実装数に応じてコントローラ L S I内部のアド レス管理処理を切り替える必要が生じる。 このため内部処理が煩雑となり、 その仕組みを取り入れることで、 コントローラ L S Iのコストが増加すると いった欠点があった。
本発明は上記問題点に対して、 内蔵する不揮発性メモリの枚数を変更して も、 同一処理で制御できるコントローラ L S I (以降、 単にコントローラと 称す） を実現することである。 言い換えれば本発明は、 コントローラの汎用 性を高め、 結果的に半導体メモリ装置の低価格化を実現することである。 具 体的には 2つのバスを介してそれぞれ 2つずつ （計 4つ） の不揮発性メモリ (フラッシュメモリ） を制御することを基本とする。 そしてコントローラの アドレス管理処理を簡素化し、 2つのパスを介してそれぞれに 1つずつ （計 2つ） の不揮発性メモリを共通的に制御できるコントローラを実現すること である。 発明の開示
本発明による半導体メモリ装置及び不揮発性メモリのコントローラは、 ホ スト機器からの読み書き指示に応じて複数の不揮発性メモリに第 1及び第 2 の 2つのメモリバスを介して読み書き制御を行うことを特徴にしている。 第 1のメモリパスに不揮発性メモ U F Oが接続され、 第 2のメモリパスに 不揮発性メモリ F 1が接続される場合を 2メモリ構成と呼ぶ。 そして第 1の メモリバスに 2つの不揮発性メモリ F 0、 F 2が接続され、 第 2のメモリバ スに 2つの不揮発性メモリ F 1、 F 3が接続される場合を 4メモリ構成と呼 ぶ。 本発明はこのような 2種類のメモリ構成を選択可能とする。 各々の不揮 発性メモリを概ね等しいサイズの領域に 2分割して前後半領域を形成すると き、 コントローラに対して、 ホスト機器から指定される連続論理アドレスを 所定サイズ毎の論理シーケンシャルナンパ一に変換するシーケンシャルナン パー変換手段を設け、 論理シーケンシャルナンパ一に対して 0から 3の値を 繰り返す 4の剰余系を成す論理シーケンシャルモジュロナンバーを生成する モジュロナンバー生成部を設ける。 ホスト機器から連続論理ァドレスへの書 き込み指示がなされると、 論理シーケンシャルモジュロナンパ一に基づき、 4メモリ構成の場合は、 F 0、 F l、 F 2、 F 3を繰り返し巡回する形式で データの書き込みを行い、 2メモリ構成の場合は、 F 0の前半領域、 F 1の 前半領域、 F 0の後半領域、 F 1の後半領域を繰り返し巡回する形式でデー 夕の書き込みを行う。
このような構成によれば、 コントローラの基本アーキテクチャ （アドレス 管理処理） が 4フラッシュメモリ構成の制御をすることを基本としながらも 、 2フラッシュメモリ構成の場合はそれぞれのメモリを 2つの領域に分割し て仮想的に 4フラッシュメモリ構成として制御可能としたので、 2メモリ構 成のァドレス管理処理も 1つのアーキテクチャで共用化できる。 言い換えれ ば不揮発性メモリ （フラッシュメモリ） が 4つの場合と 2つの場合でァドレ ス管理処理をそれぞれ個別に設ける必要がないので、 コントローラ並びに半 導体メモリ装置のコストを下げることが可能となる。 図面の簡単な説明
第 1図は本発明の実施例によるコントローラを含む半導体メモリ装置の全 体構成を示したプロック図である。
第 2図は半導体メモリ装置に用いられるフラッシュメモリを 4フラッシュ メモリ接続とした場合の F 0の構成図である。
第 3図は半導体メモリ装置に用いられるフラッシュメモリを 2フラッシュ メモリ接続とした場合の F 0の構成図である。
第 4図は半導体メモリ装置におけるプロックの構成を示した概念図である 第 5図は半導体メモリ装置における論理ァドレスフォーマツ卜の構造例を 示した概念図である。
第 6図は半導体メモリ装置の書き込みシーケンスを示す概念図である。 発明を実施するための最良の形態 以下、 本発明の実施例における半導体メモリ装置及びそのコントローラに ついて、 図面を用いて説明する。 第 1図は本実施例による半導体メモリ装置 の構成を示すブロック図である。 半導体メモリ装置はコントローラ 1 0 2と 複数のフラッシュメモリ 1 0 3〜 1 0 6とを有している。 ここでフラッシュ メモリ 1 0 3、 1 04、 1 0 5、 1 0 6をそれぞれ 0、 F l、 F 2、 F 3 として説明する場合もある。
コントローラ 1 0 2は、 ホスト機器 1 0 1からのデータ書き込み命令又は 読み出し命令に応じて転送された連続した論理ァドレス列に対して、 論理ァ ドレスから物理ァドレスに変換すると共に、 4つのフラッシュメモリ 1 0 3 、 1 04、 1 0 5、 1 0 6又は 2つのフラッシュメモリ 1 0 3、 1 04にデ —タを書き込み又は読み出しを行うものである。 なお、 フラッシュメモリ 1 0 5、 1 0 6を破線で示しているが、 これは不揮発性メモリが 2フラッシュ メモリ構成の場合には除外されることを表す。
また、 各フラッシュメモリ 1 0 3、 1 04、 1 0 5、 1 0 6はそれぞれチ ップィネーブル信号 C E 0、 CE 1、 CE 2、 C E 3によって独立に選択さ れる。 また、 コントローラ 1 02とフラッシュメモリ 1 0 3〜 1 0 7は、 2 つのメモリパスを用い接続されており、 バス番号 0のメモリパスには、 フラ ッシュメモリ 1 0 3、 1 0 5が接続され、 パス番号 1のメモリバスには、 フ ラッシュメモリ 1 04、 1 0 6が接続される。
なお、 コントローラ 1 0 2は、 不揮発性メモリに対するデータの書き込み 動作や読み出し動作の制御を行うものであるが、 機能的には選択部 1 0 2 a 、 シーケンシャルナンパ一変換部 （SN変換部） 1 0 2 b、 モジュロナンパ 一生成部 （MN生成部） 1 0 2 c、 読み書き制御部 （W/R制御部） 1 0 2 dを有している。
選択部 1 0 2 aは、 フラッシュメモリが 2メモリ構成であるか、 又は 4メ モリ構成であるのかを判断し、 いずれか一方を選択するものである。 具体的 には、 電源立ち上げ直後の初期化処理において、 選択部 1 0 2 aは、 コント ローラ 1 02におけるチップィネーブル信号 C E 0、 CE 1、 CE 2、 CE 3を送出するための各端子がフラッシュメモリに接続されているかどうか、 即ちオープンなのかどうかをチェックすることによって、 実装されているフ ラッシュメモリの数を判断する。 SN変換部 1 02 bは、 ホスト機器 1 0 1 から指定される論理ァドレスを所定サイズ毎の論理シーケンシャルナンバー に変換するものである。 MN生成部 1 02 cは、 論理シーケンシャルナンパ 一に対して 0から 3の値を繰り返す 4の剰余系を成す論理シーケンシャルモ ジュロナンパーを生成するものである。 ^" 1 制御部1 02 (1は、 ホスト機 器 1 0 1から連続論理アドレスへの書き込み指示がなされると、 論理シーケ ンシャルモジュロナンパ一に基づき、 4メモリ構成の場合は、 F 0、 F l、 F 2、 F 3を選択的に繰り返し巡回する形式で書き込みを行い、 2メモリ構 成の場合は、 F 0の前半領域、 F 1の前半領域、 F 0の後半領域、 F 1の後 半領域を選択的に繰り返し巡回する形式で書き込みを行うものである。 また /1 制御部1 0201は、 メモリ構成に応じて、 アクセス要求のあったデ一 夕を読み出す。 このような機能を有するコントローラ 102は、 具体的には マイクロコンピュータや RAM等を有し、 その周辺デバイス、 ソフトウェア などにより構成される。
第 2図及び第 3図は 1つのフラッシュメモリの内部構成を表す。 第 2図に 示す 20 1は 4フラッシュメモリ構成時のフラッシュメモリ 1 03の模式図 である。 一方第 3図に示す 202は 2フラッシュメモリ構成時のフラッシュ メモリ 1 03の模式図である。 なお、 その他のフラッシュメモリ、 即ち 4フ ラッシュメモリ構成時はフラッシュメモリ 1 04、 1 05、 1 06もフラッ シュメモリ 1 03と同様の構成とする。 2フラッシュメモリ構成時はフラッ シュメモリ 1 04もフラッシュメモリ 1 03と同様の構成とする。
4メモリ構成時のフラッシュメモリは、 2つの領域、 即ちユニット番号 0 ， 1に分割して制御される。 2メモリ構成時のフラッシュメモリは、 2つの 仮想フラッシュメモリ、 即ちメモリ F 00、 F 0 1に分割して制御される。 なお、 各フラッシュメモリは、 図示するように複数のブロック （BL) 単位 に分割して扱われる。
第 4図は、 消去単位であるブロックの内部構成図であり、 これは第 2図及 び第 3図に示した各ブロック （BL) に相当する。 データの書き込み単位は 1ページ （2 KB) である。 各ページは 4セクタ一、 即ちセクタ一 0〜3か ら構成される。 各セクタ一は 5 1 2 Bの容量を有している。 そして 1プロッ クは 128ページ （ページ 0〜 127) で構成される。 なお、 説明の簡単化 のため、 各セクタ一や各ページの管理領域については省略している。
第 5図は論理アドレスフォーマツ卜を示す説明図である。 第 5図に示すよ うに、 論理アドレスフォ一マットは、 1ビットのユニット N o、 所定ビット 数の論理ブロック No、 7ビットのページ No、 1ビットのペア No、 1ビ ットのパス No、 2ビットのセクタ一 N oを有する。
セクタ一 N oは、 第 4図に示したセクタ一 0〜 3のいずれかを選択するた めのビットである。 パス Noは、 第 1図に示されるとおり 2つのメモリパス の何れかを選択するビットである。 ペア NOは、 フラッシュメモリの組合せ を選択するビットである。 4メモリ構成の場合は、 フラッシュメモリ 1 03 、 1 04のペアか、 フラッシュメモリ 1 0 5、 1 06のペアかを選択する。 2メモリ構成の場合は、 フラッシュメモリ 1 03、 1 04の前半領域 （第 1 図に示す F 00、 F 1 0) のペアか、 フラッシュメモリ 1 03、 1 04の後 半領域 （第 1図に示す F 0 1、 F 1 1 ) のペアかを選択する。 例えば、 ペア Noの値が 0の場合、 4メモリ構成時はフラッシュメモリ 1 03、 1 04の グループをアクセスする。 2メモリ構成時はフラッシュメモリ 1 03、 1 0 4の各前半領域 （F 00、 F 1 0) のグループをアクセスする。 一方、 ペア Noの値が 1の場合、 4メモリ構成時はフラッシュメモリ 1 05、 1 06の グループをアクセスする。 2メモリ構成時はフラッシュメモリ 1 03、 1 0 4の各後半領域 （F 0 1、 F 1 1 ) のグループをアクセスする。
ページ Noは、 第 4図に示した 1ブロック当たりの全ページ数 （1 28ぺ ージ） のうち、 いずれかのページを選択するためのピットである。 論理ブロ ック Noは、 各フラッシュメモリの半分の領域、 即ち第 2図の 20 1ではュ ニット No Oもしくはュニット No l、 第 3図の 202では F 00もしくは F 0 1当たりの論理ブロック Noであり、 所定のビット数で構成される。 こ の論理ブロック Noは、 コントローラ 102において論物変換テーブルによ つて物理プロック N oに変換されてプロックの選択が行われる。 論物変換テ 一ブルとは、 所定の規則に基づき論理ァドレスを物理ァドレスに変換する際 に用いるテーブルである。
ユニット Noは、 4メモリ構成の場合に用いられるビットで、 第 2図の 2 0 1に示したように、 フラッシュメモリの前後半を選択するビットである。 ペア N 0とパス N oの 2ビットによって、 4メモリ構成の場合は、 4つのフ ラッシュメモリ 1 0 3〜 1 06の何れかを特定することができ、 2メモリ構 成の場合は、 F 00、 F 0 1、 F 1 0、 F 1 1の 4つの仮想的なフラッシュ メモリの何れかを特定することができる。
なお、 上述の論理アドレスフォーマットは、 あくまで一例であり、 フラッ シュメモリの構造やアーキテクチャによって、 ビット数ゃ配列などが変更さ れ得ることは言うまでもない。
第 6図は、 ホスト機器 1 01からのデータ書き込み命令に応じて転送され た連続した論理アドレス列 （以降、 論理シーケンシャル Noとする） に対応 して、 どのフラッシュメモリ （あるいは領域） にデータが書き込まれるかを 示したタイミングチヤ一卜である。
以下、 第 6図を中心に本実施例による半導体メモリ装置の動作について説 明する。 第 6図の （ 1 ) において、 ホスト機器 1 0 1からデータ書き込み命 令と共に、 論理シーケンシャル No (L. S. No) がコントローラ 102 に転送される。 論理シーケンシャル Noは 2KB (書き込み単位であるべ一 ジサイズに相当） 毎に番号順となっており、 この番号は第 5図に示す論理ァ ドレスフォ一マツ卜におけるパス Noのビットがインクリメント位置となる ようにインクリメントされるものである。 コントローラ 1 0 2はこのビット 位置を起点にページ単位でインクリメントしながら各フラッシュメモリへの 書き込みを行う。
この論理シーケンシャル N 0は、 第 6図の （2) に示すように 0から 3の 値を取る 4の剰余系に変換されるか、 又は下位 2ビットだけを取り出され、 論理シーケンシャルモジュロ N o (L. S. M. N o) としてフラッシュメ モリの選択に供される。 即ち、 4は 0、 5は 1というように、 0、 1、 2、 3、 又は 2ビット表現の場合は 0 0、 0 1、 1 0、 1 1となるよう、 ペア N oとバス Noがインクリメントされることになる。 なお、 第 6図ではフラッ シュメモリ 1 0 3を F 0、 1 04を F l、 1 0 5を F 2、 1 0 6を F 3とし て表す。
したがって、 4フラッシュメモリ構成 （4 FM) においては、 ペア Noは フラッシュメモリ F 0、 F 1の時に値 0となるので、 書き込み順としては、 第 6図の （3) に示すように F 0、 F l、 F 2、 F 3を巡回する形で繰り返 されることとなる。 一方、 2フラッシュメモリ構成 （2 FM) において、 ぺ ァ N 0はフラッシュメモリ F 0の前半領域 F 0 0とフラッシュメモリ F 1の 前半領域 F 1 0の時に値 0となるので、 書き込み順としては、 第 6図の （4 ) に示すように F 0 0、 F 1 0、 F 0 1、 F 1 1を巡回する形で繰り返され ることとなる。 なお、 書き込みのスタートは、 F 0あるいは F 0 0以外から であっても良い。 このようにフラッシュメモリを概ね等しい 2つの論理領域 の 2分割し、 ペア Noの定義を変えるだけで同一のアドレス処理、 即ち第 5 図に示す論理ァドレスフォーマットを用いて 4フラッシュメモリ構成及び 2 フラッシュメモリ構成の書き込みァドレス管理が行える。
なお、 本実施例においては、 1つのフラッシュメモリの全領域に対して論 理アドレス範囲を 2分割したが、 例えば領域 0〜 7の 8領域に分割して、 前 半の領域 0〜 3と後半の領域 4〜 7をそれぞれペア N oが 0と 1となるよう にグルーピングしても構わない。 産業上の利用の可能性
本発明にかかる半導体メモリ装置は、 特に大容量の不揮発性メモリ （フラ ッシュメモリ） 、 即ちブロック数が大きく領域分割管理した方が合理的なメ モリ力一ド等において、 内蔵する不揮発性メモリの個数を変更することによ つてカード容量を変更する際には大変有益である。 また本発明のコント口一 ラは、 不揮発性メモリが複数チップ内臓されたメモリモジュールに付加する ことにより、 任意の容量を有する半導体メモリ装置の機能を実現することが できる。

Claims

請 求 の 範 囲
1 . 複数の不揮発性メモリと、 ホスト機器からの読み書き指示に応じて前 記複数の不揮発性メモリに第 1のメモリパス及び第 2のメモリパスを介して 読み書き制御を行うコントローラと、 を有する半導体メモリ装置であって、 前記第 1のメモリパスに不揮発性メモリ F 0が接続され、 前記第 2のメモ リバスに不揮発性メモリ F 1が接続される場合を 2メモリ構成と呼び、 前記 第 1のメモリバスに 2つの不揮発性メモリ F 0、 F 2が接続され、 前記第 2 のメモリバスに 2つの不揮発性メモリ F 1、 F 3が接続される場合を 4メモ リ構成と呼ぶ場合、
前記コントローラは、
前記 2メモリ構成及び前記 4メモリ構成のいずれか一方を選択する選択部 と、
各々の不揮発性メモリを 2つの領域に分割して前半領域及び後半領域を形 成し、 前記ホスト機器から指定される連続論理ァドレスを所定サイズ毎の論 理シーケンシャルナンパ一に変換するシ一ケンシャルナンパー変換部と、 前記論理シーケンシャルナンパ一に対して 4の剰余系の論理シーケンシャ ルモジュロナンパ一を生成するモジュロナンバー生成部と、
前記ホス卜機器から連続論理ァドレスへの書き込み指示がなされると、 前 記論理シーケンシャルモジュロナンパ一に基づき、 前記 4メモリ構成の場合 は、 不揮発性メモリ F 0、 F l、 F 2、 F 3を選択的に繰り返し巡回する形 式で書き込みを行い、 前記 2メモリ構成の場合は、 F 0の前半領域、 F 1の 前半領域、 F 0の後半領域、 F 1の後半領域を選択的に繰り返し巡回する形 式で書き込みを行う書き込み制御部と、 を備える半導体メモリ装置。
2 . 前記不揮発性メモリが 2以上の論理アドレス範囲に分割され、 前記論 理ァドレス範囲毎に論理ァドレスを物理ァドレスに変換する論物変換テ一ブ ルを設けた請求項 1記載の半導体メモリ装置。
3 . ホスト機器からの読み書き指示に応じて複数の不揮発性メモリに第 1 のメモリバス及び第 2のメモリバスを介して読み書き制御を行うコントロー ラであって、
前記第 1のメモリパスに不揮発性メモリ F 0が接続され、 前記第 2のメモ リバスに不揮発性メモリ F 1が接続される場合を 2メモリ構成と呼び、 前記 第 1のメモリパスに 2つの不揮発性メモリ F 0、 F 2が接続され、 前記第 2 のメモリバスに 2つの不揮発性メモリ F 1、 F 3が接続される場合を 4メモ リ構成と呼ぶ場合、
前記 2メモリ構成及び前記 4メモリ構成のいずれか一方を選択する選択部 と、
各々の不揮発性メモリを 2つの領域に分割して前半領域及び後半領域を形 成し、 前記ホスト機器から指定される連続論理ァドレスを所定サイズ毎の論 理シーケンシャルナンバ一に変換するシーケンシャルナンバ一変換部と、 前記論理シーケンシャルナンパ一に対して 4の剰余系の論理シーケンシャ ルモジュロナンパ一を生成するモジュロナンバー生成部と、
前記ホスト機器から連続論理ァドレスへの書き込み指示がなされると、 前 記論理シーケンシャルモジュロナンパ一に基づき、 前記 4メモリ構成の場合 は、 不揮発性メモリ F 0、 F l、 F 2、 F 3を選択的に繰り返し巡回する形 式で書き込みを行い、 前記 2メモリ構成の場合は、 F 0の前半領域、 F 1の 前半領域、 F 0の後半領域、 F 1の後半領域を選択的に繰り返し巡回する形 式で書き込みを行う書き込み制御部と、 を備えるコントローラ。
4 . ホスト機器からの読み書き指示に応じて複数の不揮発性メモリに第 1 のメモリパス及び弟 2のメモリパスを介して読み書き制御を行う半導体メモ リの読み書き制御方法であって、
前記第 1のメモリバスに不揮発性メモリ F 0が接続され、 前記第 2のメモ リバスに不揮発性メモリ F 1が接続される場合を 2メモリ構成と呼び、 前記 第 1のメモリパスに 2つの不揮発性メモリ F 0、 F 2が接続され、 前記第 2 のメモリパスに 2つの不揮発性メモリ F 1、 F 3が接続される場合を 4メモ リ構成と呼ぶとき、
前記 2メモリ構成及び前記 4メモリ構成のいずれか一方を選択し、 各々の不揮発性メモリを 2つの領域に分割して前半領域及び後半領域を形 成し、 前記ホスト機器から指定される連続論理ァドレスを所定サイズ毎の論 理シーケンシャルナンバーに変換し、
前記論理シーケンシャルナンパ一に対して 4の剰余系を成す論理シーゲン シャルモジュロナンパ一を生成し、
前記ホス卜機器から連続論理ァドレスへの書き込み指示がなされると、 前 記論理シーケンシャルモジュロナンパ一に基づき、 前記 4メモリ構成の場合 は、 不揮発性メモリ F 0、 F l、 F 2、 F 3を選択的に繰り返し巡回する形 式で書き込みを行い、 前記 2メモリ構成の場合は、 F 0の前半領域、 F 1の 前半領域、 F 0の後半領域、 F 1の後半領域を選択的に繰り返し巡回する形 式で書き込みを行う半導体メモリの読み書き制御方法。
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