JPS5990281A

JPS5990281A - メモリ管理方式

Info

Publication number: JPS5990281A
Application number: JP58160199A
Authority: JP
Inventors: Dei Jiyooji Denisu; デニス・デイ・ジヨ−ジ; Dei Osukii Benjiyamin; ベンジヤミン・デイ・オスキイ
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1982-11-12
Filing date: 1983-08-31
Publication date: 1984-05-24
Also published as: US4511964A; JPH0330897B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は一般的には、各々がいくつかの動的構造（ｄｙ
ｎａｍｉｃ　５ｔｒｕｃｔｕｒｅ　）より成る多数の独
立したプログラム環境（ｐｒｏｇｒａｍｍｉｎｇｅｎｖ
ｉｒｏｎｍｅｎｔ　）を有するコンピュータ・システム
におけるメモリ管理方式に関し、より具体的には、この
発明は独立したプログラム環境相互間の干渉を最小限度
にするか、少なくとも減らすメモリ管理方式に関する。

コンピュータ技術で明らかな問題は、コンピュータの能
力を最大限に利用するようにコンピユー〇り弦資源を効率的に管理する必要があることである。メ
モリの容量、計算速度および計算能力が増大するにつれ
て、新世代の単一ユーザ・コンピュータは多数のタスク
を同時に処理することができるようになってきた。単一
ユーザにとって、自分自身のコンピュータを１つのタス
クに専念させたり、同時に多数のタスクを実行させたり
する融通性は有益である。従って、いくつかのタスクを
互いに干渉することなく同時に実行できる状態Ｃａｃｔ
ｊｖｅ＞にすることができるメモリ管理方式を開発する
ことは有益である。単一ユーザ・コンピュータにとって
特に重要なことは、他のプログラムを実行しながらある
プログラムを入力したり、編集したり、デバッグしたり
する能力である。

この活動（ａｃｔｉνｅ）タスクが複数存在するという
ことはコンピュータのメモリ内の動的構造の複雑さを増
加させ、それによって動的構造を効率的に管理する必要
性が増大する。従って、メモリを別のタスクに利用でき
るようにするためにメモリ内のあるタスクを移動させる
というような、独立したタスク間の予期しない相互干渉
を減らしたり、最小限度に押さえたりするメモリ管理方
式が必要とされている。

−ａに、単一ユーザ・単一タスク・システムにさえ利用
される動的構造には各種の種類がある。

コンピユータに入力されるプログラムは、テキストのま
まの形と、機械で実行可能な形の双方でメモリに記憶さ
れる。また、各種のデータ構造がメモリに記憶される。

データを後入れ先出し方式で記憶したり呼出したりする
、スタックという特殊なデータ構造も、一時的なデータ
の記憶用、また入れ子状になった（　ｎｅｓ　ｔｅｄ）
関数やサブルーチンヲ伴うプログラムのコントロール・
フローの管理用にしばしば使用される。前述のデータ構
造はみな、メモリ割当拡張、割当解除を動作時間中に行
うことを必要とする意味で動的構造である。

利用できるメモリを最も効率的に活用するためには、こ
れら動的構造りこ各一定量のメモリを割当てるのではな
く、必要とされる量だけ可変量のメモリを動的に割当て
る必要がある。固定割当てでは、はとんどの場合、割当
てられたメモリの大半が結局は使用されないと共に、構
造の各々に割当てられるメモリに融通性のない上限を課
すことになる。１９７９年、ジョン・ワイリー・アンド
・サンズ社（Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎｄ　５ｏｎｓ
　）より発行され、ブラウン（Ｐ、　Ｊ、　ＢｒｏＩｖ
ｎ　）氏の「対話型コン、ａイラとインクプリンタの作
成」　（“Ｗｒｉｔｉｎｇ　Ｉｎｔｅｒ−ａｃｔｉｖｅ
　　Ｃｏｍｐｉｌｅｒｓ　ａｎｄ　Ｉｎｔｅｒｐｒｅｔ
ｅｒｓ″）という表題の付された著作の７７ページ以降
に説明されているように、複数の動的構造を利用するに
は、ある動的構造の情報を別の動的構造の情報に重ね書
きすることにより別の動的構造を破壊してしまうことを
避けるためのメモリ管理方式が必要である。典型的な動
的構造には固定端及び情報を加えたり除去したりする可
動端をそれぞれ１つ有する。

第１Ａ図ないし第１Ｃ図に示すように、動的構造の各対
をメモリに背中合せに記憶し、各構造の動的な端が互い
に離れる方向に伸びて行くようにすることによってメモ
リ管理を多少簡単にすることができる。このようなメモ
リ管理方式においては、第１Ｂ図の構造２と３の動的な
端のような２つの動的な端がぶつかったとき、特別な処
置が必要とされる。すなわち、メモリをこの２つの動的
な構造に利用できるようにするためには、１つかそれ以
上の動的な構造を移動し、それによりぶつかり合った２
つの動的な端の間に再度空白を作らなければならない。

第１Ｃ図に示されている例は、未使用のメモリを動的構
造２と３に利用できるようにするために、第１Ｂ図にお
ける動的構造１と２を上へまた動的構造３と４を下へ移
動させた結果を示す。この方式はメモリを最大限に利用
できるものではあるが、１つかそれ以上のメモリ・ブロ
ックを移動させるという時間のかかる処理をともなうと
いう犠牲を支払わなければならない。またこの方式では
、固定アドレス・ポインタは使用できない。すなわちメ
モリのブロック移動により、動的構造の固定端が移動し
たときでもすべてのポインタが指示するアドレスは関連
する動的構造の固定端に対しての相対アドレスとなって
いなければならない。いずれにしても、使用するメモリ
の領域の拡張のために動的構造が利用できる空間は、ア
ドレス空間の上限と下限を形成する２つの境界で制限さ
れる。

別の一般的なメモリ管理方式においては、動的構造はメ
モリの連続したセダメント上に生成される必要はな（、
さらにメモリが必要となる主ルーチンが共通のメモリの
プールから制御可能な量のメモリを取出してそれをメモ
リをさらに必要としている動的構造に利用できるように
する。１つの動的構造に利用できる各種のメモリ・ブロ
ックは物理的には隣接している必要はなく、そのかわり
に、あるブロックの終端をこのブロックに論理的に連続
する次のブロックの先頭にリンク　（ｌｉｎｋ）するリ
ンクド・リスト　（ｌｉｎｋｅｄ　１ｉｓｔ　）構造を
とっている。一部のシステムでは、メモリの一部分が使
用されなくなると、その部分は自動的に共通のメモリ・
プールに戻される。この方式では、リンクＩ・・リスト
構造を実現するために必要なポインタ・フィールドがメ
モリの一部を消費してしまう点が欠点である。この方式
ではまた、プログラムが多数の小さなフラグメントに記
憶され、それによって実行中に数多（のジャンプを必要
とする。

たとえば、ＮＸＮの行列がこれらフラグメン（・のい（
つかに分散して書込まれると、行列の乗算や逆行列演算
のような標準的な行列演算の実行中に多くのジャンプが
必要とされることがある。このように、リンクド・リス
トの管理は複雑でエラーを生じやすい。

別のメモリ管理技術においては、メモリは同一の長さの
ページに分割される。１９７８年にプレンティス・ポー
ル社（Ｐｒｅｎｔｉｃｅ　ｆｌａｉｌ、Ｉｎｃ、）より
発行されたランス・Ａ、レベンクール氏（Ｌａｎｃｅ八
、　Ｌｅｖｅｎｔｈａｌ）の著になる「マイクロプロセ
ッサ入門：ソフトウエア、ハードウェア及びプログラミ
ング」　（“Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｍｉｃ
ｒｏｐｒｏｃｅｓｓｉｏｎｓ：　５ｏｆｔｉｎａｒｅ、
　ｌ１ａｒｄｎａｒｅ　ａｎｄ　Ｐｒｏｇｒａｍｍｉｎ
ｇ″）という表題の本の７７ページから記載されている
ように、ページに区分されたメモリを使用する主要な目
的は、直接アドレス指定モードでの命令のアドレス部分
の長さを短くすることである。ページに区分するアドレ
ス指定法においては、メモリ位置のアドレスはそのペー
ジのページ番号とページ内アドレスとで指定される。メ
モリ内のあるアドレスにアクセスする際、そのアドレス
のページ番号をページ・レジスタにロードし、次にペー
ジ内アドレスを直接アドレス指定命令で指示する。ペー
ジ内アドレスを指示するのに必要なビット長は与えられ
たメモリ・アドレスを指示するのに必要な全ビ・７ト長
より短いのが通例であるから、この技術は命令のアドレ
ス部分の長さを短縮する。

リンクド・リスト法と同様に、ページに区分したメモリ
は必要に応して動的構造に割当てることができる。しか
しながら、この方式も前述したリンクド・リスト法の欠
点の大部分のものを有する。

すなわち、ある動作が１ページを越えるメモリを必要と
する場合、ページ間のジャンプごとにページ・レジスフ
内のページ番号を変更しなければならない。両技術は仮
想メモリ環境で非効率である。

というのは、使用されるメモリ領域がメモリ全体へ分散
され、それによって仮想メモリが多量のスしワノブ・イン沃スワップ・アウト動作を行う必要がある
からである。また両技術は、インデクス修飾、ブロック
転送、サーチングのような隣接するいくつかのメモリ・
プロ・／りを処理する数多くの各構造をアドレスの連続
したいくつかのブロックに記憶することができる能力を
失うことなく、動的構造を拡大したり縮小したりするこ
とができるメモリ管理方式が必要とされている。

本発明に従えば、パーティションと呼ばれるいくつかの
独立したプログラム環境をメモリに記憶することができ
ると共に、互いの動作に干渉することなく同時にパーテ
ィションを利用できるようにするメモリ管理方式が提供
される。本発明に従えば、アドレスは２つの関連し２て
いるが概念的に異なる意味・機能（すなわち論理アドレ
スおよび物理アドレス）を有するものとして使われる。

すなわち、論理アドレスとは、シヌテムが情報を読み出
したり書き込んだりする抽象的なメモリ位置を表すため
のものである。また物理アドレスとは、データを読み出
したり書き込んだりするために物理メモリ位置をアクセ
スするのに利用される。

論理アドレス空間と物理アドレス空間の間の結合は本発
明のメモリ管理方式の主要な機能である。

論理アドレス空間と物理アドレス空間を区別する利点は
、互いに隣接するいくつかのメモリ・ブロックを処理す
る従来の技術（たとえば、インデクス修飾、ブロック転
送、サーチング）は論理メモリ空間に対する処理である
という点にある。従って、必要に応じて動的構造を論理
メモリの互いに隣接するいくつかのブロックに入力し、
そして物理メモリ上においては、多分隣接していないい
くつかのブロックにこの動的構造を割り当てることがで
きる。その結果、動的構造を拡張する際、メモリのブロ
ック転送を行う必要はない。

システムの論理アドレス空間の管理、および物理メモリ
と論理アドレス空間の各部分との結合はオペレーティン
グ・システム（以下、Ｏ８と称する）で実行する。この
Ｏ８１特にそのメモリ管理モジュールは、メモリの割当
て、拡張、割当て解除を実施するためのサービスを行う
システムのソフトウェア・モジュールである。この発明
の主要な概念は、システムの論理アドレス空間の各部分
を動的に物理メモリに対応付けるために使用する技術で
ある。

この技術の基礎は、システムの論理アドレス空間をパー
ティション論理アドレス空間（以下、パーティションと
称する）という個々の範囲に区分することである。次に
独立したプログラム環境のログラム環境内の動的構造は
、同一プログラム環境内の他の動的構造とのみ衝突しく
　ｃｏｎｆ　］　ｉｃ　ｔ）、他のプログラム環境内の
動的構造と衝突しないことである。従来技術で説明した
、動的データ構造を固定するシステム・アドレス空間内
の上端及び下端は合計２つであったが、この発明の区分
法では各パーティション毎に２つ、すなわち論理アドレ
ス空間全体では多数の上下端が得られる。そして、各プ
ログラム環境はそれ自身のパーティションにある。各パ
ーティションがシステム内の物理メモリより大きいため
、プログラム環境には新しいメモリ床制限が課されない
。それにもがかわらず、１つのパーティションだけで有
効な物理メモリの全部を利用することができる。

Ｏ８のメモリ管理モジュールは、各種のパーティション
への物理メモリの割当てを管理する。物理メモリは必要
な時のみ論理アドレス空間のブロックと結合される。メ
モリ管理モジュールは、特定のパーティション内の動的
構造への要求に応じて物理メモリをそのパーティション
に割当てる。パーティションにそのように割当てられた
どの動的構造でもその論理アドレス空間に対応して物理
メモリが確実に割当てられるようにするのがメモリ管理
モジュールの責務である。

現在どのプログラム環境によっても使用されていないメ
モリを管理するためにシステム論理アドレス空間の１つ
のパーティシコンが使用される。

この特別なパーティションはすべての未割当物理メモリ
を含み、プログラム環境としては使用することができな
い。あるパーティションから十分なサイズの動的構造が
割当てを解除されるか、パーティション全体が割当てを
解除されると、物理メモリはこの特別なパーティション
に戻される。あるパーティシコンが物理メモリの拡張を
要求すると、メモリ管理モジュールは未割当物理メモリ
が入っているこの特別なパーティションから新しいメモ
リを必要とするパーティションに物理メモリを割当てる
。全部の物理メモリが標準的なパーティションに割当て
られ、そして未使用の物理メモリのパーティションが使
い果たされたときになって始めて、ある独立したパーテ
ィション内の構造の動的割当てが別のパーティシコンに
影響をあたえる。

論理アドレスを物理メモリに対応付ける前述の方式は、
メモリ・コントローラによってハードウェア内で支援さ
れる。各メモリ・コントローラはメモリ・チップの密度
によって１６個または３２個の物理メモリのブロックを
支援する。なお、物理メモリの１ブロツクは１６にバイ
トを表す。物理メモリの各ブロックにはマツパ・レジス
タが対応付けられている。そして各マツパ・レジスタの
内容はそのレジスタに対応付けられた物理メモリのプロ
・７りが応答すべき論理アドレスを決定する。

メモリ・コントローラ内にあるこれらのマツパ・レジス
タはＯ３のメモリ管理モジュールによって書込まれる。

メモリ管理モジュールは、論理アＬ。

レスを物理メモリのブロックに対応するマツパ・レジス
タに書込むことによって、システムの論理アドレス空間
の任意の部分を物理メモリの特定のブロックに対応付け
ることができる。

以下で説明する好適な実施例においては、１個の中央演
算処理装置（以下、ＣＰＵと称する）、１個の入出カプ
ロセッサ（以下、ＩＯＰと称する）、１個のメモリ・コ
ントローラ、及びメモリ・コントローラに結合された等
速呼出し記憶装置（以下、ＲＡＭと称する）と固定記憶
装置（以下、ＲＯＭと称する）を含む基本システムから
、いくつかのＣＰＵ、いくつかのＩＯＰ、そして各々が
４個ま、μ 可能である。本実施例の論理メモリ空間では１６個のメ
モリ・コントローラにアクセスすることができようが、
集積回路基板のサイズやコンピュータのサイズといった
物理的制約によって物理的には１０個のメモリ・コント
ローラまでしかサポートされない。メモリ・コントロー
ラはメモリとシステムの他の部分とのインタフェイス動
作を受は持つ。

プロセッサ相互間のまたはプロセッサとメモリの間の通
信はすべて゛メモリ・プロセッサ母線（以下、ＭＰＢと
称する）を通して行われる。ＭＰＢに接続された各ＣＰ
Ｕは、ＣＰＵとＭＰＢの間の通信および相互作用のすべ
てを処理するＭＰＢインタフェイスを有する。これはＭ
ＰＢプロトコルによって要求されるすべての動作を実行
することにより、ＭＰＢのタイミングと制御をＣＰＵか
ら直接には見えない（ｔｒａｎｓｐａｒｅｎｔ　）よう
にする・メモリ・コントローラは、全部のチャネルにつ
いてメモリの読み書きを処理する。メモリ・コントロー
ラはメモリ・インクフェイスとして動作し、メモリをア
クセスするのに必要なすべてのタイミングと制御信号を
発生する。１個かそれ以上のＣＰＵからメモリ・コント
ローラへのＭＰＢを介しての通信によって、論理メモリ
・アドレス・ブロック番号をメモリ・コントローラ内の
レジスタに入力することができる。これらレジスタの各
々は１ブロツクの物理メモリに対応付けられている。

与えられた論理ブロックのブロック番号をある物理メモ
リのブロックに対応付けられたレジスタにロードするこ
とによって、その物理メモリのブロックを論理メモリの
与えられたブロックに写像（ｍａｐ＞することができる
。

システム・デバイスは、論理メモリ位置のアドレスを有
するメモリ・アクセス・ワードをＭＰＢ上に送出するこ
とによって、その論理メモリ位置にアクセスする。この
アドレスの第１の部分がアクセスされるべき論理メモリ
位置を含む論理メモリ・プロ、りのブロック番号を指示
し、アドレスの残りの部分はそのブロックのブロック内
アドレスを指示する。ＭＰＢ上に送出された論理メモリ
位置がメモリ・コントローラ・レジスタに入力されてい
るブロック番号に対応すると、対応する物理メモリ位置
に対してアクセスが行われる。パーティションという、
互いの動作に対してほとんど影響を与えない独立したい
くつかの論理メモＩＪ　動的構造を発生させるよう、論
理メモリを物理メモリの数倍の大きさに選択する。各パ
ーティションはそれ自身の動的構造をいくつか有するこ
とができる。各パーティションは物理メモリと同じ大き
さなので、物理メモリの全部か一部を１個のパーティシ
ョンに写像することができる。これによって、物理メモ
リに未割当てブロックがある限り、他のどのパーティシ
ョン内のメモリのブロック転送も必要とすることなく、
あるパーティション内の動的構造を拡張することができ
る。しかし、物理メモリの全ブロックが各種のパーティ
ションに既に割当てられている比較的まれな場合には、
他のパーティション内のメモリのブロック転送が々・要
となる。なんとなればあるパーティション内でブロック
転送を行い、そこでの未使用領域をまとめることにより
、物理メモリの１個のブロック全体がからになることも
あり、その場合にはそのからになった物理メモリをメモ
リを要求中のパーティションに再び割当てることができ
るからである。

論理メモリのパーティションは、別々のプログラム群の
ような１組の独立した構造群（たとえば、１つのジョブ
のためのタスク群）を収容するために利用することがで
きる。従って、何組かの互いに独立したプログラム群を
それぞれの群毎に専用のパーティシロンに入力して同時
に実行することができる。物理メモリに未割当ブロック
がある限り、これらのプログラム内の動的構造は他のパ
ーティションでプログラムをブロック転送することな（
、必要に応して拡大したり縮小したりすることができる
。これらのプログラムは１個のプロセッサを用いて時分
割的に同時に実行することもできるし、また複数のブロ
モ・ノサを利用しであるプログラムの実行に対する別の
プログラムの実行の影響をさらに減らすこともできる。

２つのプログラムの実行が相互に干渉し合うのは、２つ
のプログラムが同時にメモリ・アクセス用の母線へのア
クセスを求めている場合、あるいは物理メモリが既に皆
割当てられているにもかかわらず、一方のプログラムが
さらにメモリを要求している場合のみである。

マルチ・タスク・システム等の様に、表面上独立したプ
ログラム間で通信を行うことが有益なこともある。たと
えば、あるプログラムが工業プロセスを積極的に監視し
たり制御したりし、第２のプログラムが第１のプログラ
ムで発生されたデータを分析するようにすることができ
る。従って、クセスすることができる大域（ｇｌｏｂａ
ｌ）データ・セグメントを含む。

以下、図面に基いて本発明の詳細な説明する。

第２図には、動的構造間の望ましくない相互干渉を最小
限に抑えて、メモリに同時に存在する多数の動的構造に
必要に応じて動的にメモリを割当てる本発明のメモリ管
理方式による論理アドレスと物理アドレスとの対応関係
の一例を示している。

同図の左に示されているのはコンピュータ内の物理メモ
リ位置に割当てられた物理アドレス空間であり、この図
の右に示されているのは論理アドレス空間である。図示
の実施例では、物理メモリはλう２　バイト　（すなわち、８３８８６０８バイト。

８Ｍバイトと表示することもある）を有しておりこれら
のバイトは２″　（すなわち、５１２）個のブロックに
分割され、各ブロックは２′４バイト　（すなわち、１
６３８４バイト。１６にバイ１−と表示することもある
）を含む。同様にして、論理アドレス空間は２ｑバイト
　（５１２Ｍバイトと表示することも多い）を有し、こ
れらのバイトは２“（すなわち６４）個のパーティショ
ンに分割され、各パーティションは２９（すなわち５１
２）個のメモリ・ブロックに分割される。

プロ・７りの大きさは物理アドレス空間と論理アドレス
空間の両者において同一であるので、物理メモリは一度
に１ブロツクずつ論理アドレス空間に写像することがで
きる。各パーティションは物理空間と同じ大きさである
ので、パーティション相互間の望ましくない相互干渉は
最小限にとどめられる。相互干渉を抑えることができる
というわけは、１つのタスク（あるいはジョブ）のため
にあるパーティションに物理メモリ全体を割当てること
もできるし、あるいはそのかわりに、複数のタスクの実
行にあたって、物理メモリの複数のブロックをこれらの
タスクが記憶されている各種のパーティションに割当て
ることによって複数のタスクの各々を独立した論理メモ
リ環境に置くことができるからである。各パーティシコ
ンが物理メモリ空間と同じ大きさであるため、物理メモ
リのブロックをあるパーティションに割当てたり、この
パーティションから割当てを解除したりしても、他のパ
ーティション内のプログラムのブロック移動は必要とさ
れない。従って、６４個のパーティシコンは独立したプ
ログラム環境として機能すると共に、コンピュータが６
４台の仮想コンピュータを含んでいるかのように想定し
てプログラムをコンピュータに入力することができる。

ブロックの大きさは厳密に選択する必要はなく、物理メ
モリの好都合な一部分であればよい。論理アドレス空間
の大きさは２刈バイトに選択する。

それは、この長さが３２ビツトのアドレス・ワードでア
クセスすることができるためである。なお、この３２ビ
ツトのアドレス・ワードのうち上位３ビツトはそのワー
ドのファンクション・コードを指示するために利用する
。６４個のパーティションがあるのは論理アドレス空間
を、各々に物理メモリ全体を割当てることができる（す
なわち、物理アドレス空間と同じ大きさの）パーティシ
ョンに分割するためである。もちろんこれらのパラメー
タに他の数値を選択することができるし、集積回路技術
が進展するにつれて別の選択をする方が好都合になるで
あろう。

第２図に示されているように、タスクのために必要とさ
れるい（つかのメモリ・ブロックは論理アドレス空間で
も物理アドレス空間でも互いに隣接している必要はない
。たとえば、パーティションＡ内の論理アドレス空間の
一部にあるタスクが置かれており、ここで当初に必要と
される動的構造として、辞書用の第１の動的構造、サブ
ルーチンや関数の終結後、どこへ戻るべきかを示す情報
を保持するリターン・スタック用の第２の動的構造があ
ると仮定する。この場合、第２図に示す様に、物理アド
レス空間内のブロックＯと１を論理アドレス空間内のブ
ロックＢとＢ＋１に割当てて第１の動的構造用として用
い、また物理アドレス空間内のブロックＥを論理アドレ
ス空間内のブロックＣに割当てて第２の動的構造用とし
て用いることができる。

これらの動的構造のいずれもパーティションＡの先頭ア
ドレスから始まる必要はない。従って、第２図において
はパーティションＡ内のブロックＢより上位のアドレス
部分にギヤング（すなわち未使用領域）が示されている
。後にキーボード等からのプログラムの入力中に、また
はプログラムの実行中に、動的構造１にメモリがさらに
必要となると、物理空間から簡単にメモリを割当てるこ
とができる。これは論理アドレス空間内のブロックＢ＋
２への物理アドレス空間内のブ０ツクＦの割当てとして
第２図中に示されている。物理アドレス空間においてブ
ロックｌとブロックＦの間のブロックが既に他の動的構
造に割当てられてしまっているかもしれないし、また何
か別の都合があるかもしれないので、ブロックＦがプロ
・ツクＢ＋１に割当てられたブロックに物理メモリ内で
隣接する必要はない。しかし、たとえブロック１とＦが
物理メモリで隣接していなくとも、プロ・７りＢとＢ＋
１は論理アドレス空間内で隣接している。

連続アドレス空間についての処理に適している技術、た
とえばインデクス修飾、ブロック転送、サーチングは物
理メモリ空間ではなく論理シモリ空間を利用するため、
これらの技術はこのメモリ管理方式において利用するこ
とができる。

物理メモリの各ブロックを論理アドレス空間の各ブロッ
クに割当てるに適するハードウェアのブロック図は第３
図に示されている。論理アドレス空間への物理メモリの
割当てはメモリ・コントローラと呼ばれる回路で行う。

システムは１つかそれ以上の中央演算処理装置（ＣＰＵ
）、メモリ・プロセッサ母線（ＭＰＢ）および最大１６
個のメモリ・コントローラを含むことができ、各メモリ
・コントローラは４個までのメモリ・バンクを制御する
。第３図に示されている実施例では、ＭＰＢ３１は７個
のＣＰＯ３２〜３８と１０個のメモリ・コントローラ３
９〜３１８に接続され、各メモリ・コントローラはメモ
リ・バンク群３１９〜３２８のうち対応付けられた１つ
を制御する。各メモリ・バンクは実装密度に応じて１６
ｋまたは３２にの３２ビツト・ワードのＲＡＭを含む。

ＣＰＵとメモリの間の、またはＣＰＵ相互間の通信はす
べてＭＰＢを通して行われる。ＭＰＢインクフェイスは
ＣＰＵとＭＰＢの間のすべての通信と相互作用を処理し
、ＭＰＢプロトコルに必要なあらゆる動作を実行する。

これにより通信のタイミングと制御をＣＰＵから直接に
は見えないようにする。

ＭＰＢは全部で８系統のチャンネルを支援し、ＭＰＢに
接続されている各装置はチャネル番号を割当てられる。

ＭＰＢ上の優先度はチャネル番号に従って決められ、小
さなチャネル番号はど高い優先度を有する。チャネルＯ
はメモリ・コントロＭＰＢを介する通信はチャネル相互
間またはチャネルとメモリの間のいずれかで行われる。

メモリ・コントローラとの通信はチャネルＯで行われる
。

一方、メモリとの通信はメモリ・アクセス・ワードをＭ
ＰＢ上に与えることにより行われる。このメモリ・アク
セス・ワードは、対応する物理アドレスに対する制御権
を有するメモリ・コントローラによってアクセス要求と
して認識されて処理される。したがって、メモリ・コン
トローラへのコマントは１つかそれ以上のＣＰＵからチ
ャネルＯ経由でメモリ・コントローラに送られ、アドレ
ス変換用等の制御データがメモリ・コンＩ・ローラの内
部レジスタに人力される。斯くして物理メモリの論理メ
モリ空間への写像が設定される。同様にして、メモリ・
コントローラ内のレジスタの内容へのアクセスがチャネ
ルＯ経由で行われる。

第４図には第３図のメモリ・コントローラ３９〜３２８
の機能的ブロック図を示す。ＭＰＢ３１は、メモリ・コ
ントローラ信号をメモリ・コントローラとの間で送受す
るよう、メモリ・コントローラ内のＭＰＢインクフェイ
ス４１に接続されている。

ＭＰＢインタフェイス４１はＭＰＢ３１からメモリ・コ
ントローラ・アドレス母線４２へ送られる夕のバッファ
として動作する。メモリ・コントローラ・アドレス母線
４２は、物理メモリを各種の動的プログラム構造に動的
に割当てるアドレス・マツパ４４に接続されている。

アドレス・マツパ４４は変換されたアドレスをメモリ・
アドレス母線（以下、ＭＡＢと称する）４５に送出し、
４本のチップ選択（以下、ｃｓと称する）ライン４６に
チップ選択信号を送る。ＣＳライン４６の各々は、４個
のメモリ・バンクンク４７〜４１０の各々はメモリ・バ
ンク４７内の４つのチップ４１１〜４１５のような１６
に×８ピント構成のメモリ・チップを５個有する。メモ
リ・コントローラはメモリ・コントローラのコントロー
ル機能の中枢であるプログラマブル・ロジック・アレイ
　（以下、ＰＬＡと称する）４１６制御し、また他のチ
ャネルからの内部メモリ・コントローラ・レジスタへの
アクセスの処理も行う。

メモリ・コントローラとメモリ・チップの間でデータを
転送するため、３９ビツト幅のメモリ・データ母線４１
７がドライバ／レシーバ４１８とメモリ・チップとの間
に接続されている。これによってメモリは３９ビツト・
ワードを記憶することができる。このうち３２ビツトは
データ・ビットとして使用され、残り７ビツトはエラー
の検出／訂正用のチェック・ビットとして利用される。

メモリ・バンク４７に記憶されるワードについては、各
ワードのバイト０，１．２および３はそれぞれチップ４
１Ｌ　　４１２．４１３および４１４に記憶される。チ
ップ４１１〜４１５の各々の第１　（すなわちアドレス
の先頭部の）の４にバイト（すなわちチップ４１１〜４
１４からの各４にバイトのデータ・ビットおよびチップ
４１５からの４に×７ビノトのチェック・ピント）によ
って物理メモリの１６にバイトの１つのブロックが形成
される。同様にして、チップ４１１〜４１５の各々の４
にバイトの第２．第３および第４のブロックによりそれ
ぞれ物理メモリの他のブロックが１つずつ形成される。

チップ４１１〜４１５を３２ｋｘ８ビット構成ＲＡＭに
交換すれば、各バンクは８個のメモリ・ブロックを含む
。従って、一種類のメモリ・コントローラにより、１６
ｋｘ３ビ７トおよび３２ｋＸ８ビツトの両方のチップを
制御可能とするため、各メモリ・コントローラは３２個
の物理アドレス・ブロックを制御可能である。

Ｘ従って第３図ではメモリ・コントローラ３９は物理メ
モリ・ブロックＯ〜３１の割当てを制御し、メモリ・コ
ントローラ３１０は物理メモリ・プロ７り３２〜６３の
割当てを制御する。他のメモリ・コントローラについて
も同様である。システムは論理的には１６個までのメモ
リ・コントローラを使用できるので、第２図に示されて
いる物理アドレス空間は２９　個のブロックを有する。

しかし、本発明の好適な実施例は物理的に１０個のメモ
リ・コントローラを支援することができるだけであるの
で、実際の物理メモリ空間には１０×２　個の物理メモ
リのブロックしか実装されていない。

物理アドレス空間をどのようにして論理アドレス空間に
割当てるのかについては第５図および第６図を参照して
詳細に説明する。アドレス・マツパ４４は物理メモリを
一度に１ブロツクづつ論理アドレス空間に割当てる。第
５図には、メモリをアクセスするのに用いるメモリ・ア
クセス・ワード内の３２個のビットの意味が示されてい
る。ＰＬＡ４１６はメモリ・アクセスの形式を表ずファ
ンクション・コード用のビットＯ〜２に応答する。

このファンクション・コードはメモリがアクセスされて
いるのかどうか、またアクセスされているのなら、フル
・ワード（３２ビツト）、ハーフ・ワード（１６ビ、ト
）、バイトのどれがアクセスされているのかを指示する
。ハーフ・ワードがアクセスされている場合、メモリ・
ワードのどちら半分がアクセスされているのかを指示す
るためにビット３０が用いられる。バイトがアクセスに
されている場合、ビット３０と３１が１つのメモリ・ワ
ード（すなわちフル・ワード）内の４バイトのどれがア
クセスされているのかを指示する。ファンクシコン・コ
ードはまた、ＭＰＢ３１上のメモリ・アクセス・ワード
がチャネル間通信のためのチャネル間メソセージである
かどうかを指示する。このチャネル間メツセージを送出
している装置をマスクといい、メツセージを受信してい
る装置をスレーブという。チャネル間通信では、ビ・ノ
ド３〜５がスレーブ・チャネルの番号を指示し、残りの
２４個のビットがスレーブ内のアドレスを指示する。メ
モリ・コントローラがチャネルＯ経出でアクセスされた
場合、ビ、１６〜９はどのメモリ・コントローラを選択
すべきかを指示し、ビット２３〜２９はメモリ・コント
ローラ内のアドレスを選択する。

メモリ・アクセス・ワードがＭＰＢ３１に送られると、
ＰＬＡ４１６がアドレス・ワード内のファンクション・
コードに応答してワードのアドレス部分（すなわち、ピ
ント３〜２９）をアドレス母線４２を通して伝送する。

ビット３〜１７はアクセスされるメモリ位置の論理ブロ
ック番号を含み、ビット１８〜２９がそのブロック内の
どのワードがアクセスされているかを指示する。アドレ
ス・マツパ４４は物理メモリの１つのブロックを論理ア
ドレス空間の１つのブロックに割当てるので、１５個の
ビット３〜１７だけがアドレス・マツパ４４によって変
換され′る。

アドレス・マツパ４４のブロック図が第６図に示されて
いる。アドレス母線４２のアドレスはマルチプレクサ６
１によりアドレス・マツパ４４に与えられる。このマル
チプレクサ６１はマツパ内容アドレス指定可能母線（以
下、ＭＣＡＢと称する）６２かマツパ内部レジスタ（以
下、ＭＩＲＡと称する）母線６３のどちらか一方にメモ
リ・コントローラ・アドレス母線４２を接続する。ＭＩ
ＲＡ母線６３は３２個のマツパ内容アドレス指定メモリ
　（以下、ＭＣＡＭと称する）レジスタ６４に接続され
る。ＭＣＡＭレジスタ６４の各々はこのメモリ・コント
ローラによって制御される４個のメモリ・バンク内の物
理メモリの１ブロツクと対応している。これらのレジス
タの各々は一致が検知されたことを通知するマツチ・ラ
イン６５によってマツパＲＯＭ６６に接続される。マツ
パＲＯＭ６６はＭＣＡＭレジスク６４の各々とそれに関
連付けられた物理メモリのブロックとを対応付ける。各
ＭＣＡＭレジスク６４はまた１組の比較器６７のうち関
連付けられた比較器に接続され、この比較器はメモリ・
コントローラ・アドレス母線４２上の入力アドレスとそ
れに関連付けられたＭＣＡＭレジスクの内容が一致して
いるかどうかをチェックする。メモリ・アクセス・ワー
ドがＭＰＢ３１に送られると、メモリ・コントローラ３
９〜３１８の各々に設けられている比較器６７が同時に
メモリ・アクセス・ワードのブロック番塾号部分（すなわち、ピント３〜１７）がそれらに関連付
けられたＭＣＡＭレジスタ６４の内容と一致するかどう
かをチェックする。これによって一致の確認のため、時
間をかけてＭＣＡＭレジスク６４を逐次的に検索するこ
とが避けられる。このように１組のＭＣＡＭレジスクは
、物理メモリのブロックから論理メモリのブロックへの
割当てを行う、非常に高速なルック・アンプ・テーブル
として機能する。転送されてきた論理ブロック番号がメ
モリ・コントローラ内のＭＣＡＭレジスタのどの内容と
も一致しないと、マツチ・ライン６５はすべて低レベル
状態にとどまる。

どの２つのＭＣＡＭレジスタも同一の内容を有すること
を禁止されている。従ってどのメモリ・コントローラを
とってみても、その中の３２本のマツチ・ライン６５の
うち同時には高々１本だけが１個のＭＣＡＭレジスタの
内容と１個のメモリ・アクセス・ワードに割当てられた
論理ブロック番号の一致を指示することができるだけで
ある。

従って、マツチ・ライン６５を通してマツバＲＯＭ６６
に加えられるゼロ以外の互いにことなる入力は３２個だ
けである。このマツバＲＯＭ６６はこれら３２個の異な
るゼロ以外の入力をＣＳライン群４６のうちの１本に送
られる高レベル状態の出力と３ピント・アドレスに変換
し、この３ビツト・アドレスは第５図に示されているよ
うにメモリ・アクセス・ワードのピント１８〜２１と結
合ヒしてＹアドレスを形成する。Ｘアドレス灰Ｙアドレスは
２つのとなり合うクロック・タイミングおおいて切換え
出力され、ＣＳライン群４６による物理メモリ位置をア
クセスする。なお、ここで言うＸアドレス、Ｙアドレス
という用語は、標準的なグイナミノクＲＡＭのアドレス
・マルチブレクシングにおける使い方と同じ意味を持つ
。第４図に示されているように、０８９４７群４６はメ
モリバンク４７〜４１０のうちのどれがアクセスされる
かを決定し、マツバ・ＲＯＭ６６によって供給されるＹ
アドレスの３ビットが、そのバンク内の物理メモリのど
の４にバイトのブロックがアクセスされるのかを選択す
る。ＸアドレスとＹアドレスの残り（すなわち、マツバ
４４によって写像されない部分ンは物理メモリの選択さ
れたブロック内部のアクセスされるメモリ位置を選択す
る。メモリ・バンクが３２に×８ビット構成のＲＯＭを
含む場合、マツバＲＯＭ６６からの３２通りの可能な出
力４６の全部が利用される。しかし、メモリ・バンクが
１６ｋｘ３ビツト構成のＲＡＭを含む場合、マツバＲＯ
Ｍ６６によって発生されるＹアドレスの３ビツトは０か
ら７までではなくて、０から３までの値しか取れない。

各ＭＣＡＭレジスク６４は１６ビツト幅であり、そのう
ち１５ビツトはそのレジスフに対応付けられた物理メモ
リ・ブロックに割当てられるべき論理アドレス・ブロッ
ク番号を記憶するために使用される。また、１６番目の
ビットはマツプ・アウト・ピントと呼ばれる。メモリ・
アクセス・ワード内のブロック番号とＭＣＡＭレジスク
６４の内容とを比較するのに際し、メモリ・アクセス・
ワード内のブロック番号は、実際には第５図からもわか
るように１５ピントなのであるが、これを１６番目のビ
・ノドが“０″になっている１６ビツトであるものとし
て取り扱う。従って、マツプ・ア・ブロック番号との一
致が起らないことが保証される。これによって欠陥記憶
位置を有するメモリ・プロ・ツクへのアクセスを不能に
することができる。このビットはチャネル間の通信によ
り点検したり変更したりすることができる。チャネル間
通信に応答してＭＣＡＭレジスタの内容をＭＩＲＡ母線
を６３を介してアクセスし、ＭＣＡＭレジスクの読み出
し・書き込みを行うことができる。これによってこれら
レジスフの内容を変更して動的なアドレス変更を行うこ
とができる。

物理メモリを論理メモリに動的に写像するためには、ど
のようなメモリ割当要求が与えられてもそれに応答して
、写像が行われるべき物理メモリのブロックを特定して
選択する方法が必要である。

特に、未使用領域、すなわちＯ３やシステムのユーザが
使用するための割当がまだなされていない物理メモリの
ブロック、を管理するための方法が必要である。メモリ
の未割当ブロックに対応するＭＣＡＭレジスタは既に割
当てられているブロックと同じ内容を有してはいけない
。さもなくば、その未割当ブロックはあるメモリ・アク
セス・ワードによってアクセスされていまうことになる
。

以上の目的は、未割当メモリ管理用に設けられている１
個のパーティションに物理メモリの未割当ブロックの全
部を写像することによって達成される。メモリ管理モジ
ュールが、物理メモリのどのブロックがシステムの論理
アドレス空間のどの使用可能部分にも割当てられていな
いかを記録するデータ構造を維持・管理する。

新たに物理メモリ・ブロックの割当てが要求された場合
に、どのブロックを選択するかを容易に決めることがで
きるようにするため、各未割当物理メモリ・ブロックに
そのパーティション内の異なる論理ブロック番号を割当
てる。すなわち未割当ブロック管理用のパーティション
内のブロックは、その各々に付された論理ブロック番号
の順に編成されたリストとして管理される。そして、割
当てられるべき次の物理メモリ・ブロックはこのリスト
の一番上にあるブロックである。このパーティションに
おいては、全物理メモリ・ブロックを′論理アドレス空
間内の１つの連続領域に写像する。その結果このリスト
の一番上を追跡することはブツシュダウン・スタックの
一番上を追跡することと同じことになる。従って、ブツ
シュダウン・スタック・ポインタと同様なポインタを設
けることによりリストの一番上の論理ブロック番号を常
に指示させておく。一番上のブロックが割当てられると
、このポインタは現在のリストの一番上にある項目を示
すために更新される。同様にして、割当てられていたメ
モリのブロックが未使用状態になると、そのブロックは
メモリ割当ての次の要求に応えられるよう、未割当プロ
、りのリス１　（すなわちブツシュダウン・スタック）
の一番上に写像される。

メモリ・アクセス・ワードがＭＰＢ３１に送られると、
メモリ・コントローラ３９〜３１８の各々はメモリ・ア
クセス・ワードによって指示される論理ブロックがＭＣ
ＡＭレジスタ６４のいずれかの内容に一致するかどうか
チェ、りする。一致があると、それを発見したメモリ・
コントローラがＭＰＢ３１に信号を送って一致が生した
ことを表示する。一致を検出したメモリ・コントローラ
は次いでメモリ内のアドレス指定されたワードにアクセ
スすることによって要求のあったメモリ・アクセスを完
遂する。

あるパーティション内の動的構造の要求によってそのパ
ーティションが今保有している物理メモリより多いメモ
リが必要となり、また、全部の物理メモリ・ブロックが
既に割当てられていると、既に説明したような形で、そ
のパーティション内でメモリのブロック転送が開始され
る。そのパーティションに割当てられたメモリがほぼ一
杯であるため自パーティション内でのメモリのフ゛ロッ
ク転送が単なる時間の浪費であるのなら、他のパーティ
ションがチェックされ、そこでのブロック転送により物
理メモリの１ブロック全体がからになって、そのプロ・
ツクをメモリ要求中のパーティションに割当てることが
できるか否かが確かめられる。

各パーティションは物理メモリと同じ大きさ　（汐ゝもちろん、物理メモリより大き（設定してもｙまわない
）であるが、一般には物理メモリの一部が割当てられて
いるだけであるので、論理アドレス空間には通常以上に
動的構造を人力させる余地がある。従ってこれによって
、パーティション内の動的構造が隣接する動的構造によ
って使用される論理メモリまで拡大する頻度が減少する
。しかし、そのような拡大が起これば、既に説明したよ
うにメモリのブロック転送を実行する必要がある。一般
に、これらのブロック転送によって他のパーティション
でブロック転送が必要となることはない。

同様に、あるパーティションが物理メモリの割当てを必
要としても、通常は他のパーティションの論理アドレス
空間内でブロック転送が必要となることはない。しかし
、１個のパーティションに割当てられた物理メモリのほ
ぼ全部が使い尽され、物理メモリの全ブロックが各種の
パーティションに割当てられている、というまれな場合
には、別のパーティション内部でのブロック転送によっ
て物理メモリの１ブロック全体をからにして、そのブロ
ックを次に別のパーティションに再び割当てることがで
きることもある。このような他のパーティションからの
侵入によって悪影響を受けるかもしれないプログラムを
含む選択されたパーティションはプライベートであると
表示することにって保護することができる。このような
プライベーｌ・・パーティションは、他のパーティショ
ンの必要性による論理メモリのブロック転送やその割当
てられた物理メモリの割当ての影響を受けることはない
。

各パーティションは、１つの独立したプログラム環境で
あり、その独立した動作のために必要とされるコード・
セグメン（・、セグメント・テーブルおよびスクソク・
セグメントのようなずべてのソフトウェア構造を含む。

各パーティションはまた、プログラム、サブプログラム
およびプロシーシ＋　（ｐｒｏｃｅｄｕｒｅ　）のよう
な独立したプログラム構造をその内部に含むことができ
る。これらの独立した構造の各々は局所変数用の局所デ
ータ・セグメントを有することができる。各パーティシ
ョンはまたその内部のプログラム構造のいずれからもア
クセスすることができる大域データ・セグメントを有す
る。従って大域データ・セグメントにより、上述の独立
した構造間での情報交換が可能となり、これによってこ
れらの構造間でのある程度の相互作用がなされる。

１個のＣＰＵの時分割や多数のＣＰＵを使用することに
よって、独立したプログラム構造を同時に実行すること
ができる。これは異なるパーティション内の構造につい
ても、また同じパーティション内の独立したプログラム
構造についても当てはまる。多くの場合、これら独立し
たプログラム構造は独立しているが互いに関連している
動作を実行する。従って、たとえそれが複数の動作を同
期化するためだけであっても、プログラム構造に情報を
交換する能力を付与することが有益である。

【図面の簡単な説明】

第１Ａ図乃至第１Ｃ図は従来のメモリ管理方式の問題点
を説明するための図、第２図は本発明のメモリ管理方式
にかかる論理アドレスと物理アドレスとの対応関係の一
例を示す図、第３図は本発明のメモリ管理方式を実現す
るコンピュータ・システムの一実施例の概略ブロック図
、第４図は第３図中のメモリ・コントローラのブロック
図、第５図はメモリ・アクセス・ワード中の各ピントの
意味を説明するための図、第６図（ま第４図中のアドレ
ス・マツバのプロ・ツク図である。３１：メモリ・プロセ・ノサ母線、　　３２〜３８：ｃ
ｐｕ、　　　３９〜３１８二メモ１）・コントローラ、
　　３１９〜３２８：メモ１ノ・ノマンク君茎。４１：ＭＰＢインクフェイス、　　　４１５：Ｐｌ−Ａ
、　　　４．２：メモリ・コントローラ・ア１ζレス母
綿、　　４３：メモリ・コントローラ・データ母線、　
　　４７〜４．１０：メモリ・ノ寸ンク。出願人　　横河・ヒューレ・ノド・ツマ・ツカ−１゛株
式会社代理人　弁理士　　長　谷　川　　次　　男ＦＩ
Ｇ、　ＩＡ　　　　　　ＦＩＧ、　ＩＢ　　　　　　Ｆ
ＩＧ、　／ＣＦＩＧ、　　２

Claims

【特許請求の範囲】論理アドレス空間のうち必要な部分のみを物理アドレス
空間に割当てるメモリ管理方式前記論理アドレス空間を
少なくとも前記物理アドレス空間と同じ大きさを有する
複数の領域に分割し、前記領域の各々に互いに独立なプログラムおよび／また
はデータを格納することを特徴とするメモリ管理方式。