JPH04290142A - メモリセレクト方法 - Google Patents
メモリセレクト方法Info
- Publication number
- JPH04290142A JPH04290142A JP5511491A JP5511491A JPH04290142A JP H04290142 A JPH04290142 A JP H04290142A JP 5511491 A JP5511491 A JP 5511491A JP 5511491 A JP5511491 A JP 5511491A JP H04290142 A JPH04290142 A JP H04290142A
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- Japan
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- memory
- address
- space
- cpu
- divided
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- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title abstract description 8
- 238000010187 selection method Methods 0.000 claims description 3
- 238000010295 mobile communication Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 239000000470 constituent Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、移動通信端末
等で使用するメモリセレクト方法に関するものである。
等で使用するメモリセレクト方法に関するものである。
【０００２】例えば、移動通信端末に用いられるＣＰＵ
の内部メモリ空間が、処理手順プログラム空間と、こ
の手順を動かすモニタプログラム空間に分割されている
場合、２つの空間の境界線である分割アドレスが固定に
なっていると、それぞれのプログラムの容量が変化した
時に対応することが困難となる場合がある。
の内部メモリ空間が、処理手順プログラム空間と、こ
の手順を動かすモニタプログラム空間に分割されている
場合、２つの空間の境界線である分割アドレスが固定に
なっていると、それぞれのプログラムの容量が変化した
時に対応することが困難となる場合がある。
【０００３】そこで、この様な可能性を軽減する為、メ
モリ空間の分割アドレスを容易に変更できる様にするこ
とが必要である。
モリ空間の分割アドレスを容易に変更できる様にするこ
とが必要である。
【０００４】
【従来の技術】図３はＣＰＵ のメモリ空間を分割して
行うバンク切換方式のメモリ空間マップ説明図、図４は
従来例のブロック図である。
行うバンク切換方式のメモリ空間マップ説明図、図４は
従来例のブロック図である。
【０００５】以下、図３，図４の動作を説明する。先ず
、図３に示す様に、ＣＰＵ の内部メモリ空間が、Ａ，
Ｂに分割して使用する様になっている場合がある。例
えば、Ａ 空間には処理手順を動かすモニタプログラム
が格納され、Ｂ 空間には上記の処理手順のシーケンス
プログラムが格納され、Ａ， Ｂペアーで使用される。
、図３に示す様に、ＣＰＵ の内部メモリ空間が、Ａ，
Ｂに分割して使用する様になっている場合がある。例
えば、Ａ 空間には処理手順を動かすモニタプログラム
が格納され、Ｂ 空間には上記の処理手順のシーケンス
プログラムが格納され、Ａ， Ｂペアーで使用される。
【０００６】また、外部にはＣＰＵ の内部メモリ空間
と同じ大きさの空間を持つ物理メモリ空間がｎ個あるが
、内部メモリ空間に対応して物理メモリ空間もＡ１，
Ｂ１〜 Ａｎ ，Ｂｎ と分割して使用する。この時、
内部メモリ空間の境界線及び物理メモリ空間の境界線は
同一で、しかも固定とする。
と同じ大きさの空間を持つ物理メモリ空間がｎ個あるが
、内部メモリ空間に対応して物理メモリ空間もＡ１，
Ｂ１〜 Ａｎ ，Ｂｎ と分割して使用する。この時、
内部メモリ空間の境界線及び物理メモリ空間の境界線は
同一で、しかも固定とする。
【０００７】なお、ＣＰＵ が実行すべきプログラムは
物理メモリ空間に格納されているので、ＣＰＵ は内部
メモリのプログラム従って、物理メモリ空間から必要な
実行プログラムを取り込み処理を行う。
物理メモリ空間に格納されているので、ＣＰＵ は内部
メモリのプログラム従って、物理メモリ空間から必要な
実行プログラムを取り込み処理を行う。
【０００８】次に、図４の説明を行うが、説明を簡単に
する為、外部メモリはバンクメモリ１とバンクメモリ２
の２個とする。また、ＣＰＵ の内部メモリ空間をＡ，
Ｂの２つに分割して使用するので、バンクメモリ１，
バンクメモリ２のメモリ空間もＡ１， Ｂ１及びＡ２，
Ｂ２に分割して使用する。
する為、外部メモリはバンクメモリ１とバンクメモリ２
の２個とする。また、ＣＰＵ の内部メモリ空間をＡ，
Ｂの２つに分割して使用するので、バンクメモリ１，
バンクメモリ２のメモリ空間もＡ１， Ｂ１及びＡ２，
Ｂ２に分割して使用する。
【０００９】更に、Ａ 空間とＢ 空間の境界線のアド
レス、即ち、分割アドレスは、例えば４０００番地の固
定になっている。今、ＣＰＵ １がバンクメモリ１のア
ドレス３０００番地をアクセスする為、“０３０００”
を送出する。ここで、先頭の“０”はバンクメモリ１を
セレクトする為のデータで、“１”の時はバンクメモリ
２をセレクトするものとする。
レス、即ち、分割アドレスは、例えば４０００番地の固
定になっている。今、ＣＰＵ １がバンクメモリ１のア
ドレス３０００番地をアクセスする為、“０３０００”
を送出する。ここで、先頭の“０”はバンクメモリ１を
セレクトする為のデータで、“１”の時はバンクメモリ
２をセレクトするものとする。
【００１０】コンパレータ２は入力したアドレス３００
０番地と分割アドレス４０００番地との大小を比較して
、３０００番地がバンクメモリのＡ 空間にあるか、Ｂ
空間にあるかを判断するが、３０００番地はＡ 空間
にあると云う比較結果をセレクタ６２に送出する。
０番地と分割アドレス４０００番地との大小を比較して
、３０００番地がバンクメモリのＡ 空間にあるか、Ｂ
空間にあるかを判断するが、３０００番地はＡ 空間
にあると云う比較結果をセレクタ６２に送出する。
【００１１】また、セレクトコントローラ６１は先頭ビ
ットがの“０”であることを検出して、セレクトすべき
バンクメモリの番号が Ｎｏ．１ であることをセレク
タ６２に送出する。
ットがの“０”であることを検出して、セレクトすべき
バンクメモリの番号が Ｎｏ．１ であることをセレク
タ６２に送出する。
【００１２】そこで、セレクタ６２はバンクＮＯ． と
比較結果とを用いてセレクト信号を生成し、この信号を
バンクメモリ１のチップイネーブル（ＣＥ）端子に送出
する。この為、ＮＯ．１バンクメモリが動作状態となり
、ＣＰＵ はバンクメモリ１の３０００番地に書き込ま
れていた情報を内部メモリのＡ 空間に取り込む。
比較結果とを用いてセレクト信号を生成し、この信号を
バンクメモリ１のチップイネーブル（ＣＥ）端子に送出
する。この為、ＮＯ．１バンクメモリが動作状態となり
、ＣＰＵ はバンクメモリ１の３０００番地に書き込ま
れていた情報を内部メモリのＡ 空間に取り込む。
【００１３】
【発明が解決しようとする課題】ここで、図４に示す回
路はＬＳＩ で構成され、上記の分割アドレスはＬＳＩ
内部で固定になっているので、仕様が変更になった時
、またはファームウエア及びバードウエアの設計ミスで
当初の予定よりも変更になった時には対応することがで
きず、ＬＳＩ の作り直しになる。
路はＬＳＩ で構成され、上記の分割アドレスはＬＳＩ
内部で固定になっているので、仕様が変更になった時
、またはファームウエア及びバードウエアの設計ミスで
当初の予定よりも変更になった時には対応することがで
きず、ＬＳＩ の作り直しになる。
【００１４】即ち、各空間の分割アドレスの変更が必要
になった時に対応することができないと云う問題がある
。本発明はメモリ空間の分割アドレスの値を容易に変更
できる様にすることを目的とする。
になった時に対応することができないと云う問題がある
。本発明はメモリ空間の分割アドレスの値を容易に変更
できる様にすることを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図中、１は内部メモリの空間を分割して
使用するＣＰＵで、４は該内部メモリの空間と同じ大き
さの物理メモリ空間をｎ個を有する外部メモリであり、
２は印加された分割アドレスと該ＣＰＵから送出された
物理メモリ空間のアドレスとの大小を比較して、該ＣＰ
Ｕから送出されたアドレスに対応するメモリ空間が、分
割したアドレス空間の内，何れの空間に含まれるかを示
す比較結果を送出するコンパレータである。
ック図である。図中、１は内部メモリの空間を分割して
使用するＣＰＵで、４は該内部メモリの空間と同じ大き
さの物理メモリ空間をｎ個を有する外部メモリであり、
２は印加された分割アドレスと該ＣＰＵから送出された
物理メモリ空間のアドレスとの大小を比較して、該ＣＰ
Ｕから送出されたアドレスに対応するメモリ空間が、分
割したアドレス空間の内，何れの空間に含まれるかを示
す比較結果を送出するコンパレータである。
【００１６】また、３は該ＣＰＵが特定の物理メモリ空
間をセレクトする為に送出したセレクトコントロール信
号と、該比較結果を用いて生成したセレクト信号を該外
部メモリに送出し、特定の物理メモリ空間をセレクトす
るセレクト部で、５は予め種々の分割アドレスが書き込
まれたメモリ手段である。
間をセレクトする為に送出したセレクトコントロール信
号と、該比較結果を用いて生成したセレクト信号を該外
部メモリに送出し、特定の物理メモリ空間をセレクトす
るセレクト部で、５は予め種々の分割アドレスが書き込
まれたメモリ手段である。
【００１７】そして、該コンパレータに印加されていた
分割アドレスを、該メモリ手段から読み出した分割アド
レスに置換して分割アドレスの値を変更できる様にした
。
分割アドレスを、該メモリ手段から読み出した分割アド
レスに置換して分割アドレスの値を変更できる様にした
。
【００１８】
【作用】本発明はメモリ手段を設け、予めこの手段に種
々の分割アドレスを書き込んでおく。そして、メモリ手
段から所望の分割アドレスを読み出してコンパレータに
送出し、コンパレータに印加されていた分割アドレスを
該メモリ手段から読み出した分割アドレスに置換する。
々の分割アドレスを書き込んでおく。そして、メモリ手
段から所望の分割アドレスを読み出してコンパレータに
送出し、コンパレータに印加されていた分割アドレスを
該メモリ手段から読み出した分割アドレスに置換する。
【００１９】これにより、メモリ空間の分割アドレスを
容易に変更することができる。
容易に変更することができる。
【００２０】
【実施例】図２は本発明の実施例のブロック図である。
ここで、メモリ５１， レジスタ５２はメモリ手段５の
構成部分、セレクタ３１， ＮＡＮＤゲート３２， ３
４， インバータ３３はセレクト部３の構成部分、バン
クメモリ４１， ４２は外部メモリ４の構成部分である
。
構成部分、セレクタ３１， ＮＡＮＤゲート３２， ３
４， インバータ３３はセレクト部３の構成部分、バン
クメモリ４１， ４２は外部メモリ４の構成部分である
。
【００２１】ここで、全図を通じて同一符号は同一対象
物を示す。以下、ｎ＝２として図の動作を説明する。な
お、ＣＰＵ １は６４ Ｋ Ｂｙｔｅ のメモリ空間を
Ａ， Ｂに分割するが、分割アドレスは４Ｋ Ｂｙｔｅ
の間隔で可変できるとする。また、バンクメモリ４１，
４２はそれぞれ６４ Ｋ Ｂｙｔｅ の容量があると
する。
物を示す。以下、ｎ＝２として図の動作を説明する。な
お、ＣＰＵ １は６４ Ｋ Ｂｙｔｅ のメモリ空間を
Ａ， Ｂに分割するが、分割アドレスは４Ｋ Ｂｙｔｅ
の間隔で可変できるとする。また、バンクメモリ４１，
４２はそれぞれ６４ Ｋ Ｂｙｔｅ の容量があると
する。
【００２２】先ず、メモリ５１には、例えば、分割アド
レスが００００（１６進表示） の時はセレクトコント
ロール信号として００００、１０００の時は０００１、
２０００の時は００１０、３０００の時は００１１、５
０００の時は０１０１、７０００の時は０１１１、・・
と云うシーケンス・モニタテーブルと、アクセスすべき
外部メモリの領域がＡ１とＢ１の時はバンク切替コント
ロール信号として００、Ａ１とＢ２の時は０１、Ａ２と
Ｂ１の時は１０、Ａ２とＢ２の時は１１のバンクメモリ
組合テーブルが予め格納されている。
レスが００００（１６進表示） の時はセレクトコント
ロール信号として００００、１０００の時は０００１、
２０００の時は００１０、３０００の時は００１１、５
０００の時は０１０１、７０００の時は０１１１、・・
と云うシーケンス・モニタテーブルと、アクセスすべき
外部メモリの領域がＡ１とＢ１の時はバンク切替コント
ロール信号として００、Ａ１とＢ２の時は０１、Ａ２と
Ｂ１の時は１０、Ａ２とＢ２の時は１１のバンクメモリ
組合テーブルが予め格納されている。
【００２３】ここで、ＣＰＵ が分割アドレスが３００
０で、バンクメモリ組合せがＡ２とＢ１の条件でバンク
メモリにアクセスする場合、シーケンス・モニタ境界テ
ーブルから００１１を分割番地コントロール信号として
、バンク組合テーブルから１０をバンク切替コントロー
ル信号としてそれぞれ読み出してレジスタ５２に格納す
る。そこで、００１１がコンパレータ２に、１０がセレ
クタ３１に印加される。れらを用いてセレクト信号を生
成してバンクメモリ１，２に送出する。
０で、バンクメモリ組合せがＡ２とＢ１の条件でバンク
メモリにアクセスする場合、シーケンス・モニタ境界テ
ーブルから００１１を分割番地コントロール信号として
、バンク組合テーブルから１０をバンク切替コントロー
ル信号としてそれぞれ読み出してレジスタ５２に格納す
る。そこで、００１１がコンパレータ２に、１０がセレ
クタ３１に印加される。れらを用いてセレクト信号を生
成してバンクメモリ１，２に送出する。
【００２４】さて、ＣＰＵ はアドレスをコンパレータ
に、ＣＥ信号をＮＡＮＤゲート３２， ３４に送出する
ので、コンパレータは入力したアドレスと分割アドレス
との大小を比較して、分割アドレスよりも小さいのでＡ
領域の比較結果をセレクタ３１に送出する。また、セ
レクタは印加された１０からＡ２領域であることを認識
して、Ｈ レベルのセレクト信号を送出する。
に、ＣＥ信号をＮＡＮＤゲート３２， ３４に送出する
ので、コンパレータは入力したアドレスと分割アドレス
との大小を比較して、分割アドレスよりも小さいのでＡ
領域の比較結果をセレクタ３１に送出する。また、セ
レクタは印加された１０からＡ２領域であることを認識
して、Ｈ レベルのセレクト信号を送出する。
【００２５】一方、ＮＡＮＤゲート３４はセレクタから
のＨ レベルの信号でバンクメモリ４２をアクセス可能
にするので、ＣＰＵ はバンクメモリ４２のＡ 領域内
の送出されたアドレスにアクセス可能となる。
のＨ レベルの信号でバンクメモリ４２をアクセス可能
にするので、ＣＰＵ はバンクメモリ４２のＡ 領域内
の送出されたアドレスにアクセス可能となる。
【００２６】その後、ＣＰＵ は再び、アドレスをコン
パレータに送出するので、コンパレータは上記と同じ処
理をおこなって、Ｂ 領域であることをセレクタ３１に
送出する。セレクタはＢ１領域であることを認識してＬ
レベルのセレクト信号を送出するので、ＣＰＵ はバ
ンクメモリ４１のＢ 領域内の送出されたアドレスにア
クセス可能となる。
パレータに送出するので、コンパレータは上記と同じ処
理をおこなって、Ｂ 領域であることをセレクタ３１に
送出する。セレクタはＢ１領域であることを認識してＬ
レベルのセレクト信号を送出するので、ＣＰＵ はバ
ンクメモリ４１のＢ 領域内の送出されたアドレスにア
クセス可能となる。
【００２７】なお、メモリ５１から別の分割アドレスを
読み出してコンパレータ２に印加すれば、コンパレータ
に印加される分割アドレスが変化するが、この変化によ
りＡ 空間→Ｂ 空間， またはＢ 空間→Ａ 空間に
変化する比較結果が得られたり、バンクメモリの番号が
変化する可能性がある。
読み出してコンパレータ２に印加すれば、コンパレータ
に印加される分割アドレスが変化するが、この変化によ
りＡ 空間→Ｂ 空間， またはＢ 空間→Ａ 空間に
変化する比較結果が得られたり、バンクメモリの番号が
変化する可能性がある。
【００２８】即ち、メモリ空間の分割アドレスを容易に
変更することができる。
変更することができる。
【００２９】
【発明の効果】以上詳細に説明した様に、本発明によれ
ばメモリ空間の分割アドレスを容易に変更できると云う
効果がある。
ばメモリ空間の分割アドレスを容易に変更できると云う
効果がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の実施例のブロック図である。
【図３】ＣＰＵ のメモリ空間を分割して行うバンク切
換方式のメモリ空間マップの説明図である。
換方式のメモリ空間マップの説明図である。
【図４】従来例のブロック図である。
１ ＣＰＵ
２ コンパレータ３ セレクト部
４ 外部メモリ５
メモリ手段
２ コンパレータ３ セレクト部
４ 外部メモリ５
メモリ手段
Claims (1)
- 【請求項１】 内部メモリの空間を分割して使用する
ＣＰＵ（１） と、該内部メモリの空間と同じ大きさの
物理メモリ空間をｎ個（ｎは正の整数）を有する外部メ
モリ（４） と、印加された分割アドレスと該ＣＰＵか
ら送出された物理メモリ空間のアドレスとの大小を比較
して、該ＣＰＵから送出されたアドレスに対応するメモ
リ空間が、分割したアドレス空間の内，何れの空間に含
まれるかを示す比較結果を送出するコンパレータ（２）
と、セレクト部（３） とを設け、該セレクト部が、
該ＣＰＵが特定の物理メモリ空間をセレクトする為に送
出したセレクトコントロール信号と、該比較結果を用い
て生成したセレクト信号を該外部メモリに送出し、特定
の物理メモリ空間をセレクトするメモリセレクト方法に
おいて、予め種々の分割アドレスが書き込まれたメモリ
手段（５） を設け、該コンパレータに印加されていた
分割アドレスを、該メモリ手段から読み出した分割アド
レスに置換して、分割アドレスの値を変更できる様にし
たことを特徴とするメモリセレクト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5511491A JPH04290142A (ja) | 1991-03-19 | 1991-03-19 | メモリセレクト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5511491A JPH04290142A (ja) | 1991-03-19 | 1991-03-19 | メモリセレクト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290142A true JPH04290142A (ja) | 1992-10-14 |
Family
ID=12989726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5511491A Withdrawn JPH04290142A (ja) | 1991-03-19 | 1991-03-19 | メモリセレクト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290142A (ja) |
-
1991
- 1991-03-19 JP JP5511491A patent/JPH04290142A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |