JPH0421040A - 不正アクセス検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサシステムのバスライン上
での不正アクセスを検出する不正アクセス検出装置に関
する。

（従来の技術） プロセッサは、通常、予め設定されたメモリ空間上のア
ドレスを使用して、−ＪＩＱのメモリや入出力装置（Ｉ
ｌｏ）をアクセスする。

第２図に、従来のマイクロプロセッサシステムのブロッ
ク図を示す。

図において、プロセッサ１には、バスライン２を介して
、半導体メモリ等の一般メモリ３及び各種入出力装置（
Ｉｌｏ）４が接続されている。バスライン２は、アドレ
ス信号を転送するアドレス線２１と、データ信号を伝送
するデータ線２２と、プロセッサ１等から出力される所
定のコマンドを伝送するコマンド線２３と、アクセスを
許容する際に出力されるレディ信号を伝送するレディ線
２４とから構成されている。

プロセッサ１が、例えば一般メモリ３をアクセスする場
合、プロセッサ１からアドレス線２１を介してアドレス
信号が出力され、同時に、データ読出し等のコマンドが
、コマンド線２３を介して一般メモリ３に向は出力され
る。一般メモリ３では、該当するアドレスからデータ線
２２に対しデータを出力する。

このようなバスシステムにおいて、アクセスの応答信号
として出力されるレディ信号を、常時オン状態としてお
く方式がある。この方式では、−定の基本アクセス時間
内に応答可能なデバイスをアクセスした場合、レディ信
号を継続的にオンしておく、また、基本アクセス時間以
上の応答時間を要するデバイスをアクセスする場合、−
旦レデイ信号がオフされる。

第３図に、このような方式における基本アクセス時間内
の応答タイムチャートを示す。

第３図（ａ）に示すように、プロセッサ１からアドレス
が出力され、同時に一定のコマンドが出力される［第３
図（ｂ）］。このコマンドには、メモリリード（ＭＲＤ
Ｃ−ｎ）、メモリライト（ＭＷＴＣ−ｎ）、ＩＯリード
（ＩＯＲＣ−ｎ）、ＩＯライト（ＩＯＷＣ−ｎ）等があ
る。尚、上記コマンドの−ｎは、ロウアクティブの信号
であることを意味する。

データライト時には、データ線２２にプロセッサ１から
データが出力される［第３図（Ｃ）］。

また、データリード時には、一般メモリ３や工１０４等
のデバイスからデータ線２２にデータが出力される［第
３図（ｄ）］。この応答時間ｔが基本アクセス時間内で
ある場合、第３図（ｅ）に示すようにレディ信号は常時
オンとされる。

一方、第４図は、基本アクセス時間以上の応答の場合の
タイムチャートを示す。

図において、プロセッサ１からアドレスが出力され［同
図（ａ）］、続いてコマンドが出力されると［同図（ｂ
）］、データライト時にはデータ線２２上にデータが出
力される［同図（Ｃ）］。

一方、データリード時には、同図（ｄ）に示すように、
ｔ′待時間後−タ線２２にデバイスからデータが出力さ
れる。このｔ′は、基本アクセス時間を越えており、こ
の場合、デバイスは、同図（ｅ）に示すように■のタイ
ミングでレディ信号をオフし、データ出力後、■のタイ
ミングでレディ信号をオンする。即ち、プロセッサ１か
らのアクセスによりバスサイクルが開始され、選択され
た一般メモリ３やｌ１０４等のデバイスが、基本アクセ
ス時間より長いアクセス時間を必要とする場合、デバイ
スがレディ信号を一旦オフし、必要アクセス時間を確保
するようにしている。

（発明が解決しようとする課題） ところで、上記のような常時レディオン方式を採用する
バスシステムにおいては、たとえ実装されていない一般
メモリやＩｌｏにアクセスした場合でも、レディ信号が
常にオンであるため、アクセスが正常に終了してしまう
、従って、不正アクセスも通常アクセスも区別がつかず
、不正アクセスの検出をすることができなかった。

不正アクセスが発生した場合、プロセッサが、データ線
上の不確定なデータを読取って処理を実行し、異常な動
作が継続する恐れがある。これでは、システムの信頼性
を著しく低下させてしまう。不正アクセスの原因は、一
般にプログラムのバグ等による。従って、不正アクセス
が発生した場合には、直ちにシステムの動作を停止し、
その原因を突き止める等の対策が必要となる。

一方、上記のような欠点を除去するために、レディ信号
を常時オフとし、アクセスによってデバイスが選択され
たとき、各デバイスが自分のアクセスタイムに合わせて
レディ信号をオンとする方式も存在する。このような方
式では、不正アクセスが発生すると、どのデバイスもレ
ディ信号をオンとしないため、レディ信号を監視するこ
とによって、そのタイムアウトで不正アクセスを検出す
ることが可能である。

しかしながら、既存のレディ信号常時オン方式のバスシ
ステムを常時オフ方式のものに変更しようとしても、バ
スの基本アーキテクチュアに関わる問題があり、極めて
困難である。従って、常時レディオン方式用として製造
されたメモリやＩ１０基板に互換性を持たせることがで
きず、既存のものについて不正アクセスの有効な対策が
図れないという問題があった。

本発明は以上の点に着目してなされたもので、レディ信
号を常時オンとしておくレディ応答方式を持ったバスシ
ステムにおいて、不正アクセスの発生を速やかに検出し
、プロセッサに通知することのできる不正アクセス検出
装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明の不正アクセス検出装置は、一定の基本アクセス
時間内に応答可能なデバイスを、バスラインを介してア
クセスする場合に、レディ信号を継続的にオンしておく
バスシステムに接続され、検出すべき全ての不正アドレ
スを格納した参照メモリと、デバイスのアクセス時に出
力される前記バスライン上のアドレスを監視し、前記参
照メモリ中の不正アドレスと一致したとき不正アクセス
の発生を認識する不正アクセス判定回路と、前記不正ア
クセスが発生したときプロセッサに対し、割込みを通知
する割込み通知回路とを備えたことを特徴とするもので
ある。

（作用） 以上の装置は、参照メモリに、予め検出すべき全ての不
正アドレスを格納しておく。そして、実際にデバイスの
アクセス時に出力されるアドレスを監視し、参照メモリ
の内容と比較し不正アクセスが発生したときプロセッサ
に割込みを通知する・プロセッサは、この割込みによっ
て処理を停止する。これにより、レディ信号が常時オン
であっても、不正アクセスの発生に対応できる。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明の不正アクセス検出装置実施例を示す
ブロック図である。

図の装置は、プロセッサ１に対し、バスライン２を介し
て接続された、一般メモリ３及び工１０４とから成るバ
スシステムに接続されている。

プロセッサ１は、マイクロプロセッサ等から構成される
。一般メモリ３は、半導体メモリ等から構成される。ｌ
１０４は、一般の入出力装置等から成る。バスライン２
は、アドレス線２１、データ線２２、コマンド線２３及
びレディ線２４から成る。

このプロセッサシステム自体の具体的な構成及び動作は
、先に第２図を用いて説明した通りである。

ここで、本発明の不正アクセス検出装置１０には、参照
メモリ１１と、不正アクセス判定回路１２と、割込み通
知回路１３及び不正アドレスラッチ回路１４が設けられ
ている。

参照メモリ１１は、ランダム・アクセス・メモリ等から
成り、不正アクセス時に発生する不正アドレスを格納す
るメモリである。この参照メモリ１１には、検出すべき
全ての不正アドレスが書込まれる。

尚、この場合、不正アドレスのみを参照メモリ１１に直
接書込む場合と、正常なアドレスを参照メモリに書込み
、間接的に不正アドレスを示す場合と、不正アドレスも
正常なアドレスも共に格納しておく場合とがある。この
実施例では、不正と正常の両アドレスを示すデータを格
納し、参照メモリ１１のアドレスにアドレス線２１が接
続されており、参照メモリ１１から不正アドレスか正常
アドレスかを判定できる信号が出力されるよう構成され
ている。

不正アクセス判定回路１２は、参照メモリ１１から出力
される信号を受入れ、デバイスのアクセス時に出力され
るバスライン上のアドレスが、不正アドレスであるか否
かを判定する論理回路等から成る。割込み通知回路１３
は、不正アクセス判定回路１２が不正アクセスの発生と
判定した場合、その旨を割込み線２５を介してプロセッ
サ１に通知する回路である。また、不正アドレスラッチ
回路１４は、アドレス線２１に接続され、不正アクセス
が発生した場合、そのアドレスを保持するレジスタ等か
ら成る。

第５図に、上記参照メモリ１１の内容を示す説明図を図
示した。

図のように、本実施例においては、参照メモリを、一般
メモリ用［同図（ａ）］と入出カ装置用［同図（ｂ）］
の２種設ける。ここで、実際に監視の対象となるメモリ
チエツクアドレスは、図のヨウニ例えば“ｏｏｏｏｘｘ
ｘｘ”　カら“ＦＦＦＦＸＸＸＸ”　＊　テの範囲とな
る。尚、このアドレスは１６進法で示している。

入出力装置用の場合、監視の対象となるＩ　’０チエツ
クアドレスは、例えば“００００”から“ＦＦＦＦ”ま
での範囲となる。

この実施例では、先に説明したように、参照メモリのア
ドレスに監視対象となるアドレスを受入れ、そのアドレ
スが正常な不正かの判定用データを読出すようにしてい
る。

第５図の例では、一般メモリ用の参照メモリも入出力装
置用の参′照メモリも、“００００”から”　ＦＦＦＦ
”までのアドレス（＋ｙ＋ｅｍ　ｒｅｇアドレス。

ＩＯｒｅｇアドレス）を受入れ、“０”又は“１”の各
１ビツトの判定用データを読出すようにしている。

尚、メモリチエツクアドレスは１６進法で８桁であるが
、メモリは６４にバイト単位でまとめてアクセスされる
ため、上位４桁の監視のみとし、参照メモリの容量を節
約している。

ここでは、判定用データが、“Ｏ”の場合正常アドレス
、　“１”の場合不正アドレスとした。

第６図に、本発明の不正アクセス検出装置の具体例結線
図を示す。

第６図の装置は、第１図に示した不正アクセス検出装置
１０をより具体化したものである。

図の装置は、メモリアドレスセット回路１０１、セレク
タ１０２、メモリレジスタ１０３、Ｉ１０アドレスセッ
ト回路１０４、セレクタ１０５、Ｉ１０レジスタ１０６
、トライスティトバッファ１０７．１０９．３人カアン
ドゲート１０８，１１０　、ナントゲート１１１゜１１
３、オアゲート１１２、モード設定フリップフロップ１
１４、Ｉ１０命令デコード回路１１５、エラーアドレス
レジスタ　１１６及び１１７、ＩＲＱフリップフロップ
１１８等から構成されている。

図中、メモリレジスタ１０３及びＩ１０レジスタ１０６
は、第１図に示す参照メモリ１１を構成する。また、３
人カアンドゲート１０Ｂ、　１１０及びオアゲート１１
２は、第１図に示した不正アクセス判定回路１２を構成
する。更に、ＩＲＱフリップフロップ１１８は、第１図
に示した割込み通知回路１３を構成し、エラーアドレス
レジスタ１１６，１１７は、第１図に示した不正アドレ
スラッチ回路１４を構成する。Ｉ１０命令デコード回路
１１５は、第１図に示すプロセッサ１からのＩ１０命令
に従って、回路各部を選択的に動作させる回路である。

尚、この装置は、予めモード設定フリップフロップ１１
４に入力する信号によって、設定モードと監視モードの
２種のモードで動作する。

設定モードにおいては、メモリレジスタ１０３及びＩ１
０レジスタ１０６に、先に説明した正常アドレスと不正
アドレスに対応させた判定用データの格納を行なう、ま
た、監視モードにおいては、アドレス線２１からバスラ
イン上のアドレスを受入れて、メモリレジスタ１０３あ
るいはＩ１０レジスタ１０６から出力される判定用デー
タを監視し、不正アクセスの場合ＩＲＱフリップフロッ
プ１１８から割込み信号を発生する。また、不正アクセ
ス発生時の不正アドレスは、メモリアクセスの場合には
エラーアドレスレジスタ１１６に、入出力装置アクセス
の場合にはエラーアドレスレジスタ１１７に格納される
。

第７図を用いて、第６図に示した装置に対してプロセッ
サ１から出力されるのＩ１０命令の説明を行なう。

第７図に示すように、Ｉ１０アドレスは４桁で表わされ
、上位３桁の“ｘｘｘ”はシステムに応じて任意に設定
される。Ｉ１０アドレスに対応する命令の呼び名と内容
が、図の右側に順に示されている。Ｗは書込み命令、Ｒ
は読出し命令である。

図のＩ１０アドレスは、第６図のアドレス線２１（ＡＩ
５〜ＡＯ）を通じてＩ１０命令デコード部１１５に入力
し、データはデータ線２２（ＤＩ５〜Ｄｏ）を通じて回
路各部に入力する。

始めのＩ１０アドレス“ｘｘｘｏ”は、モードセット命
令を示す。モードセット命令の場合、最下位の１ビツト
が“１”なら監視モード、“０”なら設定モードとされ
る。

次に、Ｉ１０アドレス”ＸＸＸ２”は、メモリアドレス
セット命令を示す。このメモリアドレスセット命令に対
応するデータは、先に第５図で示した参照メモリアドレ
スの内容に相当し、Ａ１６〜Ａ３１までの１６ビツトで
構成される。Ｉ１０アドレス“ＸＸＸ４”のＩ１０アド
レスセット命令も、先に第５図で説明した参照メモリア
ドレスに対応し、Ａ１５〜ＡＯまでの１６ビツト構成の
データとされる。

Ｉ１０アドレス“ＸＸＸ６”は、メモリレジスタセット
命令であって、対応するデータの最下位ビットが“０”
の場合正常、“１”の場合不正とされる。これは、第５
図に示した参照メモリに判定用データとして格納される
。また、Ｉ１０アドレス“ｘｘｘｓ”のＩ１０レジスタ
セット命令も同様に、これに対応するデータの最下位ビ
ットが“０”の場合正常、“１”の場合不正とされる。

また、Ｉ１０アドレス“ＸＸＸＡ”のエラーアドレスリ
ード命令では、第６図のエラーアドレスレジスタ１１６
から、Ａ１６〜Ａ３１までの１６ビツトのデータが読出
される。Ｉ１０アドレス“ｘｘｘｃ”の同様の命令では
、第６図に示したエラーアドレスレジスタ１１７から、
Ａ１５〜ＡＯまでの１６ビツトのデータが読出される。

最後に、Ｉ１０アドレス“ＸＸＸＥ”の割込み信号のク
リア命令では、データは任意でよい。この命令によって
、第６図に示すＩＲＱフリップフロップ１１８がゼロク
リアされる。

尚、上記命令のうち、モードセット命令、メモリアドレ
スセット命令、工１０アドレスセット命令、メモリレジ
スタセット命令、工１０レジスタセット命令及びＩＲＱ
クリア命令はライト命令であり、２つのエラーアドレス
リード命令はリード命令となる。

以上説明した第６図の本発明の装置は、次のように動作
する。

先ず始めに、第６図に示すＩ１０命令デコード部１１５
に、アドレス線２１のアドレスＡ１５〜ＡＯを通じてモ
ードセット命令が人力すると、モードセット出力が有効
になる。これにより、データ線２２を介して入力するデ
ータＤｏ（内容は“０”）が、モードセットフリップフ
ロップ１１４にラッチされる。このラッチされたデータ
は、モードセットフリップフロップ１１４のＱ出力から
出力され、セレクタ１０２及びセレクタ１０５に入力す
る。尚、設定モードの場合、モード設定フリップフロッ
プ１１４のＱ出力は“Ｏ”となっている。

各セレクタ１０２．１０５は、何れも六入力あるいはＳ
入力の何れかを選択して出力する回路で、Ｓ入力が“０
”の場合、何れもＳ入力を出力するよう動作する。この
結果、メモリアドレスセット回路１０１の出力がメモリ
レジスタ１０３に入力し、工１０アドレスセット回路の
出力がＩ１０レジスタ１０６に入力する。

尚、この段階で、メモリアドレスセット命令により、Ｉ
１０命令デコード部１１５から出力されるメモリアドレ
スセット信号が有効とされ、メモリアドレスセット回路
１０１がデータ線２２上のデータをラッチする。また、
あるいは、Ｉ１０アドレスセット信号が有効とされ、Ｉ
１０アドレスセット回路１０４がデータ線２２上のデー
タをラッチする。そのときのデータ線２２上のデータは
、第７図で説明した通りである。

次に、メモリレジスタセット命令がＩ１０命令デコード
部１１５に入力すると、Ｉ１０命令デコード部１１５か
ら出力されるメモリレジスタセット信号が有効となり、
これがメモリレジスタ１０３の書込みイネーブル端子に
入力する。一方、モード設定フリップフロップ１１４の
出力する信号が、トライスティトバッファ１０７に入力
し、トライスティトバッファはイネーブル状態となって
いる。この結果、データ線２２上の信号Ｄｏが、トライ
スティトバッファ１０７を介してメモリレジスタ１０３
のデータ端子りに入力する。これにより、メモリアドレ
スセット回路１０１に保持されたメモリレジスタ１０３
のメモリアドレスに判定用データが格納される。

尚、モード設定フリップフロップ１１４のＱ出力が“Ｏ
”であるため、アンドゲート１０８は閉じたままとされ
る。

Ｉ１０レジスタセット命令についても同様で、Ｉ１０ア
ドレスセット回路１０４に格納されたアドレスがＩ１０
レジスタ１０６に入力する一方、トライスティトバッフ
ァ１０９を介して、データＤｏがＩ１０レジスタ１０６
のＤ端子に入力する。そして、Ｉ１０レジスタの書込み
イネーブル端子に、Ｉ１０レジスタセット信号が入力す
ることにより、Ｉ１０レジスタに当該判定用データが格
納される。この場合にも、アンドゲート１１０にモード
設定フリップフロップ１１４から内容“０”の信号が入
力し、ゲートは閉じたままとされる。

以上が設定モードにおける動作であるが、以上の動作が
繰返されて、メモリレジスタ１０３及びＩ１０レジスタ
１０６に、先に第５図で説明した不正アドレスに対応す
る判定用データが格納されることになる。

第８図に、参照メモリへの不正アドレスセット動作フロ
ーチャートを示す。

図において、先ず、メモリアドレスセット命令でメモリ
アドレスを設定すると（ステップＳ１）、メモリレジス
タセット命令でそのアドレスが正常か不正アドレスかを
設定する（ステップＳ２）。この設定が終わると、全て
のメモリアドレスが設定終了か否かが判断される（ステ
ップＳ３）。更に、別のメモリアドレスのセットが必要
な場合、ステップ８１〜Ｓ３が繰返される。

そして、全てのメモリアドレスのセットが完了すると、
次はＩ１０アドレスのセットに移る。即ち、Ｉ１０アド
レスセット命令でＩ１０アドレスを設定しくステップＳ
４）、Ｉ１０レジスタセット命令で正常か不正アドレス
かを設定する（ステップＳ５）。そして、ステップＳ３
と同様に、全てのＩ１０アドレスの設定が終了したかが
判断され（ステップＳ６）、全てが終了するまでステッ
プ８４〜Ｓ６が繰返される。

以上の設定が完了すると、モードセット命令により監視
モードに移行する（ステップＳ７）。

再び第６図に戻って、監視モードでは、モードセット命
令がＩ１０命令デコード部１１５によりデコードされ、
モードセット信号がモードセットフリップフロップ１１
４に入力する。このとき、データ線２２から、内容“１
”のデータＤＯが、モードセットフリップフロップ１１
４に入力する。その結果、モードセットフリップフロッ
プ１１４のＱ出力が“１″に、ζ出力が′０”になる。

その結果、セレクタ１０２及び１０５は、アドレス線２
１からのＡ入力を、メモリレジスタ１０３あるいはＩ１
０レジスタ１０６に出力するよう選択方向を切換える。

また、メモリレジスタ１０３及びＩ１０レジスタ１０６
の読出しイネーブル端子の入力信号が“０”となり、両
レジスタは読出し可能状態となる。更に、３人カアンド
ゲート１０Ｂ、１１０に対し、内容“１”の信号が入力
し、両ゲートが開かれる。

ここで、監視モードに入り、プロセッサ１のアクセスに
よるアドレス線２１上のアドレスＡ３１〜ＡＯが確定す
ると、その信号が、セレクタ１０２を通じてメモリレジ
スタ１０３のアドレス端子Ａに入力する。その結果、メ
モリレジスタ１０３から、先に格納した判定用データが
アンドゲート１０８に向は出力される。

ここで、一般のメモリ読出しのための命令ＭＲＤＣ−ｎ
あるいはＭＷＴＣ−ｎが有効になっていると、３人カア
ンドゲート１０８を通じて、メモリレジスタ１０３の出
力がオアゲート１１２に向は出力される。

即ち、例えば、アドレス線２１上のアドレスが正常な場
合には、メモリレジスタ１０３から内容“０”の信号が
出力され、アンドゲート１０８の出力は”０”となる、
しかしながら、アドレス線２１に不正アドレスが出力さ
れると、メモリレジスタ１０３の出力が“１”となり、
アンドゲート１０８から内容“１”の信号が出力される
。その結果、オアゲート１１２の出力が“１”となり、
ＩＲＱフリップフロップ１１８に“１”がラッチされる
。これによって、ＩＲＱフリップフロップ１１８の割込
み出力が有効になり、第１図に示したプロセッサ１に対
し割込みが通知される。

Ｉ１０レジスタ１０６についての動作も、メモリレジス
タ１０３についての場合と同様である。

尚、Ｉｌｏのアクセスの場合には、ｌ０ＲＣ−ｎあるい
はｌ０ＷＣ−ｎの命令が有効となり、モードセットフリ
ップフロップ１１４の出力と共に、アンドゲート１１０
が開放されることになる。

ところで、オアゲート１１２の出力が“１”となり、不
正アクセスの発生が認識されると、エラーアドレスレジ
スタ１１６及びエラーアドレスレジスタ１１７のロード
端子りが有効となる。これにより、エラーアドレスレジ
スタ　１１６及び１１７に入力するアドレス信号Ａ３１
−Ａｌ６あるいはＡＩ５〜ＡＯが、これらのアドレスレ
ジスタにラッチされる。

勿論、アクセスされたアドレスが正常な場合には、オア
ゲート１１２の出力が“○”となり、エラーアドレスレ
ジスタ１１６．１１７のラッチ動作は生じない。

Ｉ　Ｒ，Ｑフリップフロップ１１８の割込み通知によっ
て、プロセッサ１が不正アクセスを知ると、プロセッサ
はエラーアドレスリード命令を出力する。Ｉ１０命令デ
コード部１１５は、その命令を受けると、エラーアドレ
スリード信号を有効にし、エラーアドレスレジスタ１１
６及びエラーアドレスレジスタ１１７を読出し可能状態
にする。その結果、エラーアドレスレジスタ１１６．１
１７の出力信号がデータ線２２に向は出力される。こう
して、プロセッサ１は、不正アドレスの内容を知り、動
作の停止等の処理に移行することになる。その後、プロ
セッサ１はＩＲＱクリア命令を出力し、■／○命令デコ
ード部１１５がＩＲＱクリア信号を有効にし、ＩＲＱフ
リップフロップ１１８の内容をクリアする。

以上のようにして、監視モードの動作が終了する。

本発明は上記の実施例に限定されない。

参照メモリ中に不正アドレスを設定する例として、上記
の場合、不正アドレスと正常アドレス全て識別する判定
用データを格納するようにしたが、不正アドレスあるい
は正常アドレスの何れか一方のみを、そのまま格納して
比較できるようにしても差し支えない。また、参照メモ
リから不正アドレスが読出され、これと実際にアクセス
されたアドレスとを比較して、不正アクセスの発生を認
識するようにしても差し支えない。また、不正アクセス
判定回路の構成は、上記実施例ではアンドゲートやオア
ゲートにより構成したが、これらもデコーダやメモリ等
で構成して差し支えない。

また、プロセッサが、自己の発生したアドレスを常に認
識しているならば、不正アドレスが発生した場合、割込
み通知のみを行ない、不正アドレスの読取りは行なわれ
なくてよい。この場合には、第６図に示した不正アドレ
スラッチ用のメモリは不要となる。しかしながら、実際
にバスライン上に伝送された不正アドレスを明確にし、
プログラムのデバッグ処理等を容易にするためには、上
記実施例に示したように、不正アドレスをラッチする回
路を設けることが好ましい。

（発明の効果） 以上説明した本発明の不正アクセス検出装置は、基本ア
クセス時間内のアクセスの場合、レディ信号を継続的に
オンしておくバスシステムにおいて、その不正アクセス
を、実際にバスライン上に出力されるアドレスを監視し
て、参照メモリの内容から不正アクセス判定を行なうの
で、レディ信号かたとλオンであっても不正アクセスの
検出が可能となり、システムの信頼性を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明の不正アクセス検出装置実施例ブロック
図、第２図は従来のマイクロプロセッサシステムのブロ
ック図、第３図は常時レディオン方式のシステムの基本
アクセス時間内の応答タイムチャート、第４図は同様の
基本アクセス時間以上の応答タイムチャート、第５図は
参照メモリの内容を示す説明図、第６図は本発明の不正
アクセス検出装置の具体例結線図、第７図は第６図の装
置動作のためのＩ１０命令の説明図、第８図は参照メモ
リへの不正アドレスセットフローチャートを示している
。 １・・・プロセッサ、２・・・バスライン、３・・・一
般メモリ、４・・・Ｉｌｏ、１０・・・不正アクセス検
出装置、 １１・・・参照メモリ、 １２・・・不正アクセス判定回路、 １３・・・割込み通知回路、 １４・・・不正アドレスラッチ回路。

Claims (1)

1. 【特許請求の範囲】 一定の基本アクセス時間内に応答可能なデバイスを、バ
   スラインを介してアクセスする場合に、レディ信号を継
   続的にオンしておくバスシステムに接続され、 検出すべき全ての不正アドレスを格納した参照メモリと
   、 デバイスのアクセス時に出力される前記バスライン上の
   アドレスを監視し、 前記参照メモリ中の不正アドレスと一致したとき不正ア
   クセスの発生を認識する不正アクセス判定回路と、 前記不正アクセスが発生したときプロセッサに対し、割
   込みを通知する割込み通知回路とを備えたことを特徴と
   する不正アクセス検出装置。