JP3501131B2

JP3501131B2 - 制御装置

Info

Publication number: JP3501131B2
Application number: JP2001068241A
Authority: JP
Inventors: 洋二籠宮
Original assignee: Sanyo Bussan Co Ltd
Current assignee: Sanyo Bussan Co Ltd
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2004-03-02
Anticipated expiration: 2019-03-02
Also published as: JP2001290551A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御装置に関し、
詳しくは制御用コンピュータの動作中、プログラム記憶
素子が正規品であるか否か判断する制御装置に関する。

【０００２】

【従来の技術】従来、この種の制御装置は、通常、制御
規則を記述した制御プログラムを記憶するプログラム記
憶素子（例えば、ＰＲＯＭ，マスクＲＯＭ等）と、この
プログラム記憶素子から所定の順序で制御プログラムを
読み出して実行する制御用コンピュータとを中心とした
論理回路にて構成されている。したがって、予めプログ
ラム記憶素子に所定の制御プログラムを記憶させておけ
ば、この制御装置を内蔵する機器は、制御プログラムの
記述により一定の制御手順にて制御される。

【０００３】また、このように構成された制御装置は、
プログラム記憶素子に記憶させる制御プログラムを変更
することで、この制御装置を内蔵する機器の制御手順を
容易に変更することを可能とし、システムの柔軟性を高
め、システムの開発負荷を軽減している。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うに構成された制御装置は、その特徴であるシステムの
柔軟性が高い故に、容易に制御プログラムの改変がなさ
れるという問題があった。特に、制御内容に対して法律
などによる規制等がある場合には、制御プログラムの改
変は不正であり、これを十分に防止する必要があるが、
プログラム記憶素子を取り替えるといった人為的、組織
的な不正行為に対しては十分な防止策を施すのは困難で
あった。

【０００５】このような問題に対して出願人は、制御プ
ログラムに従った機器制御を実行する前にプログラム記
憶素子が正規品であるか否かを識別する構成を、先に別
途出願している（特願平４−１６８４８７）。本発明の
制御装置は、このような問題に対して、さらに、人為
的、組織的な不正に対して高い信頼性を得ることを目的
として、次の構成を採った。

【０００６】

【課題を解決するための手段およびその作用・効果】本
発明の制御装置は、プログラム記憶素子に記憶されてい
るプログラムを所定手順にて読み出し、そのプログラム
に従って機器の動作を制御する制御用コンピュータを有
し、該制御用コンピュータの動作中、該プログラム記憶
素子が正規品であるか否かを判断する制御装置であっ
て、前記制御用コンピュータが前記プログラム記憶素子
とのデータのやりとりを行なうためにバスを占有してい
ないバス非占有状態を検出するバス非占有状態検出手段
と、該バス非占有状態を検出したとき、前記バスを用い
て前記プログラム記憶素子に記憶されたプログラムコー
ドを読み出す読出手段と、前記読出手段により読み出さ
れたプログラムコードに基づいて、前記プログラム記憶
素子が正規品であるか否かを判断する記憶素子判断手段
と、前記記憶素子判断手段により該プログラム記憶素子
が正規品でないと判断されたとき、前記制御用コンピュ
ータの通常の動作を禁止する動作禁止手段とを備えるこ
とを要旨とする。

【０００７】以上のように構成された本発明の制御装置
は、バス非占有状態検出手段が制御用コンピュータによ
るバスの非占有状態を検出したとき、読出手段により前
記バスを用いてプログラム記憶素子から記憶されたプロ
グラムコードを読み出し、読み出されたプログラムコー
ドに基づいてプログラム記憶素子が正規品であるか否か
を記憶素子判断手段が判断する。記憶素子判断手段がプ
ログラム記憶素子が正規品でないと判断すると、動作禁
止手段が制御用コンピュータの通常の動作を禁止する。

【０００８】かかる制御装置では、制御用コンピュータ
の動作中に、プログラム記憶素子が正規品であるか否か
の判断をプログラムコードにより行なうので、制御プロ
グラムの不正な書き換えやプログラム記憶素子の不正な
取り替えなどの人為的、組織的な不正を有効に防止する
ことができ、高い信頼性を得ることができる。しかも、
制御用コンピュータがバスを占有していない状態のとき
に、バスを用いてプログラム記憶素子が正規品であるか
否かの判断をするので、プログラム記憶素子からは制御
用コンピュータによる読み出しか読出手段による読み出
しかの判断を困難とすることができる。

【０００９】

【発明の実施の形態】以上説明した本発明の構成・作用
を一層明らかにするために、以下本発明の制御装置の好
適な実施例について説明する。図１は、本発明の一実施
例としてのパチンコ機制御装置を搭載するパチンコ機の
制御系の要部を示す概略構成図である。

【００１０】図示するように、パチンコ機制御装置１
は、ワンチップマイクロコンピュータ２と、プログラム
記憶素子であるＲＯＭ３０と、ワンチップマイクロコン
ピュータ２に外付けされる発振用クリスタル１８と、回
路全体に安定化された電源を供給する電源回路２８と、
ドライバ４０および波形整形回路５０から構成されてお
り、ワンチップマイクロコンピュータ２とＲＯＭ３０と
は、コントロールバスＣＢ，アドレスバスＡＢおよびデ
ータバスＤＢにより接続されている。ワンチップマイク
ロコンピュータ２は、パチンコ機を制御するＣＰＵ１０
と、ＲＯＭ３０が正規品か否かをチェックするＣＰＵ２
０とを中心とした論理回路により構成されている。

【００１１】ＣＰＵ１０は、「Ｚ８０」系の８ビットマ
イクロコンピュータで、信号ＭＲＥＱ＼，ＲＤ＼，Ｍ１
＼等のコントロールポートを有するコントロールバス制
御回路１０ａ、アドレスポートを有するアドレスバス制
御回路１０ｂ、データポートを有するデータバス制御回
路１０ｃを備えている。ここで、信号名の後に付した
「＼」は、そのポートがローアクティブであることを意
味している。

【００１２】ＣＰＵ１０のコントロールポートおよびア
ドレスポートは、バスドライバ１６を介してコントロー
ルバスＣＢおよびアドレスバスＡＢに接続されており、
データポートは、データバスＤＢに接続されている。各
種バスＣＢ，ＡＢ，ＤＢは、必要なデータを一時的に記
憶するＲＡＭ１２および入出力インタフェース回路（以
下、Ｉ／Ｏという）１４に接続されている。また、ＣＰ
Ｕ１０のコントロールポートは、コントロール信号制御
回路２１に接続されている。

【００１３】コントロール信号制御回路２１は、ＣＰＵ
１０から出力される信号ＲＦＳＨ＼等に基づいて信号Ｇ
１，信号Ｇ２，信号ＣＬ１，信号ＭＲＥＱ２＼および信
号ＲＤ２＼などのコントロール信号を作成する論理回路
である。コントロール信号制御回路２１は、コントロー
ルサブバスＳＢを介してＣＰＵ２０，バスドライバ１
６，バスドライバ２３およびラッチ回路２５と接続され
ており、信号Ｇ１および信号Ｇ２の出力によりバスドラ
イバ１６およびバスドライバ２３の出力状態を制御し、
信号ＣＬ１の出力によりラッチ回路２５のラッチのタイ
ミングを制御すると共に、ＣＰＵ２０に対してコントロ
ールバスＣＢ等をどこが使用しているかを知らせる。ま
た、コントロール信号制御回路２１は、コントロールサ
ブバスＳＢおよびバスドライバ２３を介してコントロー
ルバスＣＢに接続されており、信号ＲＦＳＨ＼等に基づ
いて作成される信号ＭＲＥＱ２＼および信号ＲＤ２＼な
どをコントロールバスＣＢに信号ＭＲＥＱ＼および信号
ＲＤ＼などとして出力することにより各論理回路を制御
する。

【００１４】コントロール信号のうち信号Ｇ１は、信号
ＲＦＳＨ＼と同じ出力を示す信号として出力される。ま
た、信号Ｇ２は、信号ＲＦＳＨ＼がローレベル（以下
「Ｌ」と記載する）となるときからわずかに遅れてハイ
レベル（以下「Ｈ」と記載する）となり、信号ＲＦＳＨ
＼が「Ｈ」となるときよりわずかに早く「Ｌ」となる信
号として出力される。信号ＣＬ１は、ＣＰＵ１０のリフ
レッシュ時間内の後半で反転のパルス信号として出力さ
れる。信号ＭＲＥＱ２＼および信号ＲＤ２＼は、信号Ｇ
２が「Ｈ」となるときに「Ｌ」となり、信号Ｇ２が
「Ｌ」となるときに「Ｈ」となる信号として出力され
る。

【００１５】バスドライバ１６は、トライステートバッ
ファにより構成されており、コントロール信号制御回路
２１から出力される信号Ｇ１をコントロールサブバスＳ
Ｂを介して入力することで、コントロールポートおよび
アドレスポートからの出力を有効またはハイインピーダ
ンス状態とする。すなわち、信号Ｇ１が「Ｈ」のときに
は、各ポートからの出力を有効とし、ＣＰＵ１０は、Ｒ
ＯＭ３０，ＲＡＭ１２およびＩ／Ｏ１４にコントロール
バスＣＢを介して各種制御信号を発し、アドレスバスＡ
Ｂを介してアドレス指定することができる。逆に、信号
Ｇ１が「Ｌ」のときには、ハイインピーダンス状態と
し、ＣＰＵ１０とバスＣＢ，ＡＢとが接続されていない
状態とする。

【００１６】ＲＡＭ１２は、ＲＯＭ３０に記憶された制
御プログラムをＣＰＵ１０が実行するに際し、必要なデ
ータが一時的に記憶される記憶素子である。ＲＡＭ１２
へのデータの一時記憶は、ＣＰＵ１０が、バスドライバ
１６を介してアドレスバスＡＢにデータを記憶すべきア
ドレスを出力し、信号ＭＲＥＱ＼を「Ｌ」とし、データ
バスＤＢから記憶すべきデータを出力し、記憶すべきデ
ータがデータバスＤＢに出力されていることを示す信号
ＷＲ＼を「Ｌ」とすると、ＲＡＭ１２がデータバスＤＢ
からデータを取り込むことにより行なわれる。また、Ｃ
ＰＵ１０が、ＲＡＭ１２に記憶させたデータが必要とな
ったときには、バスドライバ１６を介して読み込むべき
データを記憶したアドレスをアドレスバスＡＢから出力
し、信号ＭＲＥＱ＼を「Ｌ」とし、信号ＲＤ＼を「Ｌ」
とすることにより、ＲＡＭ１２の指定アドレスからデー
タバスＤＢに出力されるデータを読み込む。

【００１７】Ｉ／Ｏ１４は、パチンコ機制御装置１とパ
チンコ機に備えられた各種の電装機器との信号の整合を
とる回路である。したがって、Ｉ／Ｏ１４は、バスＣ
Ｂ，ＡＢ，ＤＢと接続されてＣＰＵ１０を中心とした論
理回路に組み込まれると共にパチンコ機に備えられる電
装機器、例えば、本体入賞スイッチ５２，デジタルスタ
ートスイッチ５１等に接続された波形整形回路５０や、
パチンコ機本体の当りランプ４３，センター役物のデジ
タル部分でＬＥＤの集合である表示装置４２，大入賞口
を開口させるソレノイド４１に接続されたドライバ４０
等に接続されている。

【００１８】ＣＰＵ１０を中心とした以上の構成に付加
して、ＲＯＭ３０が正規品か否かを判定する論理回路が
ＣＰＵ２０を中心として設けられている。ＣＰＵ２０
は、その内部にＲＯＭ２０ｄおよびＲＡＭ２０ｅを内蔵
しており、後述するチェックプログラムがその内部ＲＯ
Ｍ２０ｄに不揮発的に焼き付けられている。また、ＣＰ
Ｕ２０は、Ｑ０〜Ｑ７の入力ポートを有するデータ入力
回路２０ｃ、Ｐ０〜Ｐ１５の出力ポートを有するデータ
出力回路２０ｆ、ＣＰＵ２０の制御信号入力ポートであ
るＰ１７および制御信号出力ポートであるＰ１８＼を備
えている。

【００１９】ＣＰＵ２０のデータ出力回路２０ｆは、バ
スドライバ２３を介してアドレスバスＡＢに接続されて
おり、内部ＲＯＭ２０ｄに記憶されたプログラムに従
い、所定のアドレスデータを出力ポートＰ０〜Ｐ１５に
セットして、そのデータを出力する。データ出力回路２
０ｆとアドレスバスＡＢとの間に介在するバスドライバ
２３は、バスドライバ１６と同様にトライステートバッ
ファにより構成されており、コントロール信号制御回路
２１から出力される信号Ｇ２をコントロールサブバスＳ
Ｂを介して入力することで、出力ポートＰ０〜Ｐ１５か
らアドレスバスＡＢへの出力を有効またはハイインピー
ダンス状態とする。すなわち、信号Ｇ２が「Ｈ」のとき
には、出力ポートＰ０〜Ｐ１５からアドレスバスＡＢへ
の出力を有効とし、信号Ｇ２が「Ｌ」のときには、ハイ
インピーダンス状態として、出力ポートＰ０〜Ｐ１５と
アドレスバスＡＢとが接続されていない状態とする。

【００２０】したがって、コントロール信号制御回路２
１から出力される信号Ｇ１および信号Ｇ２を調整するこ
とにより、アドレスバスＡＢには、ＣＰＵ１０のアドレ
スバス制御回路１０ｂからのデータとＣＰＵ２０の出力
ポートＰ０〜Ｐ１５からのデータとが選択的に出力され
る。すなわち、信号Ｇ２を「Ｌ」とすることによりバス
ドライバ２３の出力をハイインピーダンス状態とし、信
号Ｇ１を「Ｈ」とすることによりバスドライバ１６を介
してＣＰＵ１０のコントロールバス制御回路１０ａおよ
びアドレスバス制御回路１０ｂとコントロールバスＣＢ
およびアドレスバスＡＢとの接続を有効とする。逆に、
信号Ｇ１を「Ｌ」とすることによりバスドライバ１６の
出力をハイインピーダンス状態とし、信号Ｇ２を「Ｈ」
とすることによりバスドライバ２３を介してＣＰＵ２０
の出力ポートＰ０〜Ｐ１５とアドレスバスＡＢとの接続
を有効とする。

【００２１】ＣＰＵ２０の入力ポートＱ０〜Ｑ７には、
ラッチ回路２５を介してデータバスＤＢが接続されてい
る。ラッチ回路２５は、そのＣＬＫ端子へ制御信号が入
力されたときにデータバスＤＢに出力されているデータ
を入力して保持するものである。ラッチ回路２５のＣＬ
Ｋ端子は、コントロールサブバスＳＢを介してコントロ
ール信号制御回路２１に接続されており、コントロール
信号制御回路２１から出力される信号ＣＬ１が「Ｌ」か
ら「Ｈ」になるときにデータバスＤＢに出力されている
データをラッチし、次に信号ＣＬ１が「Ｌ」から「Ｈ」
になるときまでそのデータを保持する。

【００２２】ＣＰＵ２０の出力ポートＰ１８＼は、パチ
ンコ機制御装置１の外部からの信号線と共にＯＲ回路２
６を介してＣＰＵ１０のポートＲＥＳＥＴ＼に接続され
ており、ＣＰＵ２０が信号Ｐ１８＼を「Ｌ」とすること
によりＣＰＵ１０をリセット状態とすることができる。

【００２３】一方、ＲＯＭ３０は、ＣＰＵ１０の実行す
る制御プログラムやそのプログラムの実行に必要な各種
データを不揮発的に記憶する記憶素子であり、ＣＰＵ１
０からのアドレス指定を受けるとそのアドレスに記憶し
ているデータを出力する。すなわち、このＲＯＭ３０に
は、パチンコ機制御装置１として実行すべき遊技ルール
に基づく制御プログラムなどの情報が記憶されている。

【００２４】次に、ＣＰＵ１０の命令フェッチサイクル
時におけるパチンコ機制御装置１の動作について図２を
用いて説明する。図２は、ＣＰＵ１０の命令フェッチサ
イクルとＣＰＵ２０などの動作のタイミングを示す説明
図である。図２に示すように、「Ｚ８０」系のＣＰＵ１
０は、クロックΦに同期しつつ命令フェッチサイクルの
最初のサイクル（Ｍａｃｈｉｎｅｃｙｃｌｅｏｎ
ｅ）である旨を示すために信号Ｍ１＼を「Ｌ」とし、こ
れに少し遅れて記憶素子へのアクセス要求である旨を示
すための信号ＭＲＥＱ＼と、リード要求である旨を示す
ための信号ＲＤ＼とを「Ｌ」とする。また、記憶素子の
アクセス時間が遅いものであってもデータ読みに支障を
来たさないように、記憶素子が信号ＷＡＩＴ＼をクロッ
クΦのＴ２ステートでの立ち下がり時点で「Ｈ」を出力
しない場合には待ちサイクルを設け、データの読み込み
のタイミングを遅延させる機能を有している。

【００２５】したがって、ＣＰＵ１０による現実の命令
フェッチは、上記各信号により判断される一定の条件が
整ったときに実行され、そのときのアドレスバスＡＢに
より指定されるアドレスＡＤ１に記憶されており、デー
タバスＤＢに出力されているデータＤ１が命令として取
り込まれる。公知のように、このようにして取り込まれ
た命令はＣＰＵ１０内の命令レジスタに格納され、次の
実行サイクルでのＣＰＵ１０の動作が決定される。

【００２６】また、ＣＰＵ１０の命令フェッチサイクル
のＴ３およびＴ４ステートでは、ダイナミックＲＡＭの
リフレッシュをするために信号ＲＦＳＨ＼を「Ｌ」とす
る。「Ｚ８０」系のＣＰＵ１０では、信号ＲＦＳＨ＼が
「Ｌ」となるとアドレスポートのＡ０〜Ａ１５のうち下
位８ビットにリフレッシュ信号が出力される。

【００２７】一方、ＣＰＵ２０では、内部ＲＯＭ２０ｄ
に記憶されたプログラムに従い、所定のアドレスデータ
ＡＤ２を出力ポートＰ０〜Ｐ１５にセットして出力す
る。

【００２８】ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」とな
ると、この信号に基づいてコントロール信号制御回路２
１が信号Ｇ１を「Ｌ」とし、さらに、これにわずかに遅
れて信号Ｇ２を「Ｈ」とする。バスドライバ１６は、信
号Ｇ１が「Ｌ」となることにより、その出力をハイイン
ピーダンス状態とし、バスドライバ２３は、信号Ｇ２が
「Ｈ」となることで、ＣＰＵ２０の出力ポートＰ０〜Ｐ
１５とアドレスバスＡＢとの接続およびコントロールサ
ブバスＳＢとコントロールバスＣＢとの接続を有効とす
る。したがって、アドレスバスＡＢには、ＣＰＵ１０の
アドレスポートからのリフレッシュ信号は出力されな
い。

【００２９】また、コントロールバスＣＢには、コント
ロール信号制御回路２１から信号ＭＲＥＱ２＼および信
号ＲＤ２＼がコントロールサブバスＳＢおよびバスドラ
イバ２３を介して信号ＭＲＥＱ＼および信号ＲＤ＼とし
て出力され、アドレスバスＡＢには、予めＣＰＵ２０が
出力ポートＰ０〜Ｐ１５にセットしておいたアドレスデ
ータＡＤ２が出力される。この出力により、ＲＯＭ３０
は、指定されたアドレスＡＤ２に格納されたデータＤ２
をデータバスＤＢに出力する。このデータＤ２は、ラッ
チ回路２５のＣＬＫ端子に反転のパルス信号である信号
ＣＬ１が入力されることによりラッチ回路２５にラッチ
され、ＣＰＵ２０の入力ポートＱ０〜Ｑ７へ出力され
る。その後、ＣＰＵ２０は、入力ポートＰ１７に入力さ
れる信号Ｇ２に基づいてタイミングを調整した上、入力
ポートＱ０〜Ｑ７からデータＤ２を取り込む。

【００３０】以上の動作のうち、出力ポートＰ０〜Ｐ１
５からアドレスバスＡＢにアドレスデータＡＤ２が出力
され、このデータＡＤ２の出力に伴い、ＲＯＭ３０から
出力されるデータＤ２をラッチ回路２５でラッチするま
での動作は、ＣＰＵ１０の一回のリフレッシュ時間内で
行なわれる。このように、ＣＰＵ１０のリフレッシュ時
間に各種バスＣＢ，ＡＢ，ＤＢを用いてデータＤ２を読
み込むので、ＣＰＵ１０の動作に支障をきたすことはな
い。また、本実施例では、パチンコ機制御装置１は、ダ
イナミックＲＡＭを有しないので、リフレッシュ信号が
アドレスバスＡＢに出力されないことによる制限を受け
ることはない。

【００３１】なお、本実施例では、ＣＰＵ１０のリフレ
ッシュ時毎に、ＣＰＵ２０がＲＯＭ３０からデータを読
み込む構成としたが、データ出力回路２０ｆにＲＯＭ３
０の読み込むべきアドレスをセットして、データを読み
込む準備が整ったときに、ＣＰＵ２０からコントロール
信号制御回路２１に制御信号を出力し、その制御信号が
出力された場合のみコントロール信号制御回路２１が動
作し、その後のＣＰＵ１０のリフレッシュ時にＲＯＭ３
０のデータを読み込む構成とすることも好適である。こ
の場合、ＣＰＵ２０のポートＰ１７を制御信号の入出力
ポートとし、ＣＰＵ２０は、ポートＰ１７からコントロ
ール信号制御回路２１に制御信号を出力する。

【００３２】以上のように構成されたパチンコ機制御装
置１は、次のように動作する。パチンコ機制御装置１の
電源回路がオンされると、ワンチップマイクロコンピュ
ータ２のＣＰＵ１０は電力の供給を受け、所定の手順に
従ってＲＯＭ３０に記憶された制御プログラムを順次読
み出してはそのプログラムに記述された命令を実行す
る。この制御プログラムに基づいたＣＰＵ１０の処理に
より、パチンコ機は、制御プログラムに記述された遊技
ルールに従った挙動を示し、制御プログラムに記述され
た遊技が可能となる。

【００３３】このようにＣＰＵ１０の処理によりパチン
コ機が制御されているとき、ＣＰＵ２０は、図３のフロ
ーチャートに示すチェックプログラムを実行している。
図３に示すチェックプログラムは、ＣＰＵ２０の内部Ｒ
ＯＭ２０ｄに焼き付けられたプログラムであり、ＣＰＵ
２０への電力の供給が開始されると直ちにこのチェック
プログラムに基づいた処理が開始され、電力が供給され
ている間は繰り返し実行される。まず、ＣＰＵ２０は、
ＲＯＭ３０の所定アドレスに予め記憶されている識別コ
ードを読み込む（ステップＳ１００）。本実施例では、
この識別コードは、ＲＯＭ３０に記憶されたプログラム
コード自体である。次に、この識別コードが予め定めた
正しい値であるか否かを判断し（ステップＳ１１０）、
正しい場合には本ルーチンを終了する。識別コードが正
しくないと判断すると、出力ポートＰ１８＼からの信号
Ｐ１８＼を「Ｌ」として（ステップＳ１２０）、ＣＰＵ
１０をリセット状態とする。

【００３４】ここで、ＲＯＭ３０が正規のものであるか
否かの判断は、ＲＯＭ３０に書き込まれているプログラ
ムコードと相関のある値を内部ＲＯＭ２０ｄに書き込ん
でおきこれを判別する手法の他、ＲＯＭ３０の複数アド
レスに記憶されたデータに対する所定の計算結果を予め
ＲＯＭ３０の特定アドレスに記載しておき、ＣＰＵ２０
でＲＯＭ３０の各アドレスのデータを読み込んで所定の
計算をし、その結果を特定アドレスの値と比較して判別
する手法、ＣＰＵ２０の内部ＲＯＭ２０ｄとＲＯＭ３０
との双方に予め所定の識別コードを書き込むものとし、
この識別コードの一致を判別する手法、内部ＲＯＭ２０
ｄにＲＯＭ３０に記載されたプログラムコードと同じも
のを予め記録しておき、ＲＯＭ３０の内容と内部ＲＯＭ
２０ｄの内容を照合して判別する手法、ＲＯＭ３０に記
載されたプログラムコードのチェックサムを計算し、こ
れが予め内部ＲＯＭ２０ｄに記載された値であるかを判
定する手法、ＲＯＭ３０の複数のアドレスの値を読み込
んで所定の計算をし、この計算結果を予めＲＯＭ３０の
所定アドレスまたは内部ＲＯＭ２０ｄの所定アドレスに
記載された値と比較して判別する手法など、様々な手法
を用いることができる。

【００３５】また、本実施例では、識別コードが正しく
ないと判断したとき、ＣＰＵ１０をリセットする構成と
したが、ＣＰＵ１０の通常の動作を禁止する手段であれ
ばよいので、割込処理によりＣＰＵ１０が自らの動作を
停止する構成等でもかまわない。また、通常の動作を停
止すればよいので、デモを実行するといった種々の対応
も考えることができる。

【００３６】以上のように構成された本実施例のパチン
コ機制御装置１では、電源オン直後からＣＰＵ２０で実
行されるチェックプログラムによりＲＯＭ３０が正規品
であるか否かを繰り返し判断し、不正品と判断したとき
はＣＰＵ１０をリセット状態として動作を禁止するの
で、不正なＲＯＭに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。しかも、ＣＰＵ２
０のバスＣＢなどをアクセスする動作は、パチンコ機を
制御するために使用されない時間であるＣＰＵ１０のリ
フレッシュ時のみに行なわれるので、ＣＰＵ１０による
パチンコ機の制御に何等支障を来たすこともない。した
がって、ＣＰＵ１０によるパチンコ機制御装置１の制御
プログラムは、従来のものから一切変更する必要がな
い。さらに、パチンコ機制御装置１のＲＯＭ３０を除い
た主要な論理回路をワンチップとしたので、ＲＯＭ３０
へのデータの読み出し命令がＣＰＵ１０からの命令であ
るかＣＰＵ２０からの命令であるかの判断は、外部から
は本質的に不可能である。したがって、ＣＰＵ１０から
のデータの読み出し命令のときには不当なプログラムデ
ータを読み出し、ＣＰＵ２０からのデータの読み出し命
令のときには正規のプログラムデータを読み出すといっ
た不正を許すことがない。

【００３７】また、本実施例のパチンコ機制御装置１
は、電源オン直後にＲＯＭ３０が正規品か否かのチェッ
クを行なった後でパチンコ機の制御を行なうものに比べ
て、電源オン以降にＲＯＭ３０のチェックのための特別
な時間を必要としない。さらに、ＲＯＭ３０のチェック
を動作中常時行なうので、電源オンから所定時間まで正
規のＲＯＭ３０で動作し、所定時間経過後に不正なＲＯ
Ｍに切り換えるといった不正も検出することができる。

【００３８】次に、本発明の第２の実施例について説明
する。図４は、第２実施例としてのパチンコ機制御装置
を搭載するパチンコ機の制御系の要部を示す概略構成図
である。説明の便宜のため第１実施例と同じ論理回路に
より構成されているものは同じ番号を付し、その説明を
省略する。

【００３９】図示するように、第２実施例のパチンコ機
制御装置１は、第１実施例と同様にワンチップマイクロ
コンピュータ２と、ＲＯＭ３０と、ワンチップマイクロ
コンピュータ２に外付けされる発振用クリスタル１８
と、電源回路２８と、ドライバ４０および波形整形回路
５０から構成されている。

【００４０】ＣＰＵ６０は、その内部にＲＯＭ６０ｄお
よびＲＡＭ６０ｅを内蔵しており、後述するチェックプ
ログラムがその内部ＲＯＭ６０ｄに不揮発的に焼き付け
られている。また、ＣＰＵ６０は、コントロールポート
を有するコントロールバス制御回路６０ａ、アドレスポ
ートを有するアドレスバス制御回路６０ｂ、データポー
トを有するデータバス制御回路６０ｃ、出力ポートであ
るＰ６１＼，Ｐ６２＼、入力ポートであるＰ６３＼およ
び割込信号を入力するＩＮＴ＼の各ポートを備えてい
る。

【００４１】ＣＰＵ６０のコントロールポート，アドレ
スポートおよびデータポートは、ＣＰＵ１０の各ポート
に接続されたコントロールバスＣＢ，アドレスバスＡＢ
およびデータバスＤＢにそれぞれ接続されている。各種
バスＣＢ，ＡＢ，ＤＢに接続されたＣＰＵ６０の各ポー
トは通常ハイインピーダンス状態となっており、ポート
Ｐ６２＼から「Ｌ」を出力し、その結果ポートＰ６３＼
から「Ｌ」を入力したときにのみ各バス制御回路６０
ａ，６０ｂ，６０ｃによる接続を有効とする。ＣＰＵ６
０の出力ポートＰ６１＼は、パチンコ機制御装置１の外
部からの信号線と共にＯＲ回路２６を介してＣＰＵ１０
のポートＲＥＳＥＴ＼に接続されており、信号Ｐ６１＼
を「Ｌ」とすることによりＣＰＵ１０をリセット状態と
する。ＣＰＵ６０の出力ポートＰ６２＼は、ＣＰＵ１０
の入力ポートＢＵＳＲＱ＼に接続されており、信号Ｐ６
２＼を「Ｌ」とすることによりＣＰＵ１０に対して、バ
スの占有権を要求する。この信号Ｐ６２＼を受け付ける
と、ＣＰＵ１０は、バスＣＢ，ＡＢ，ＤＢとの接続をハ
イインピーダンス状態とする。このとき、ＣＰＵ１０
は、その出力ポートＢＵＳＡＫ＼を「Ｌ」とする。この
出力ポートＢＵＳＡＫ＼は、ＣＰＵ６０の入力ポートＰ
６３＼に接続されているから、信号ＢＵＳＡＫ＼を入力
することにより、ＣＰＵ６０は、ＣＰＵ１０のバスＣ
Ｂ，ＡＢ，ＤＢに対する占有状態を検出する。ＣＰＵ６
０がバスを使用したのち、信号Ｐ６２＼を「Ｈ」とする
ことによりＣＰＵ１０とバスＣＢ，ＡＢ，ＤＢとの接続
を再び有効とする。

【００４２】ＣＰＵ６０の入力ポートＩＮＴ＼は、割込
信号発生回路６２に接続されている。この割込信号発生
回路６２は、割込信号をランダムに発生する論理回路で
ある。割込信号発生回路６２が発生する信号を入力ポー
トＩＮＴ＼に入力したとき、ＣＰＵ６０は、予め定めた
シーケンスにより割込処理を起動し、後述するチェック
プログラムを実行する。割込信号の発生頻度は、ＣＰＵ
６０がＲＯＭ３０のチェックを行なう頻度やチェックプ
ログラムによるチェックに必要なＲＯＭ３０へのデータ
読み込み回数などにより決められる。第２実施例では、
ＣＰＵ１０のマシンサイクル１０回から１００回の間
で、平均５５回に１回となるように設定されている。第
２実施例では、割込信号をランダムに発生する構成とし
たが、一定周期で割込信号を発生する構成でも差し支え
ない。

【００４３】以上のように構成された第２実施例のパチ
ンコ機制御装置１では、ＣＰＵ１０の処理によりパチン
コ機が制御されているとき、ＣＰＵ６０は、図５のフロ
ーチャートに示すチェックプログラムを実行している。
図５に示すチェックプログラムは、ＣＰＵ６０の内部Ｒ
ＯＭ６０ｄに焼き付けられたプログラムであり、割込信
号発生回路６２からの信号がＩＮＴ＼に入力される毎に
このチェックプログラムに基づいた処理が開始され、電
力が供給されている間は繰り返し実行される。まず、Ｃ
ＰＵ６０に割込信号ＩＮＴ＼が入力されると信号Ｐ６２
＼を「Ｌ」とする（ステップＳ２００）。信号Ｐ６２＼
を「Ｌ」とすると、ＣＰＵ１０は、現在実行中のマシン
サイクルの終了後バスＣＢ，ＡＢ，ＤＢとの接続をハイ
インピーダンス状態とし、パチンコ機の制御を中断す
る。なお、後述するように、パチンコ機の制御の中断
は、ＣＰＵ６０のマシンサイクルの数個分にすぎないの
で、遊技は見掛け上、支障なく継続する。

【００４４】次に入力ポートＰ６３＼に入力される信号
が「Ｌ」となるのを待って（ステップＳ２１０）、ＣＰ
Ｕ６０とバスＣＢ，ＡＢ，ＤＢとの接続を有効とする
（ステップＳ２２０）。ＣＰＵ１０は、バスＣＢ，Ａ
Ｂ，ＤＢとの接続がハイインピーダンス状態となると、
信号ＢＵＳＡＫ＼を「Ｌ」とするので、ＣＰＵ６０がこ
の信号を受けてバスＣＢ，ＡＢ，ＤＢとの接続を有効と
すれば、ＣＰＵ１０とＣＰＵ６０とが同時にバスＣＢ，
ＡＢ，ＤＢとの接続が有効となることはない。

【００４５】こうして接続が有効となったバスＣＢ，Ａ
Ｂ，ＤＢを用いてＲＯＭ３０の所定アドレスから識別コ
ードを読み込む（ステップＳ２３０）。この実施例で
も、識別コードは、ＲＯＭ３０に記憶されたプログラム
コード自体である。識別コードを読み込むと、ＣＰＵ６
０とバスＣＢ，ＡＢ，ＤＢとの接続をハイインピーダン
ス状態とし（ステップＳ２４０）、信号Ｐ６２＼を
「Ｈ」とする（ステップＳ２５０）。信号Ｐ６２＼を
「Ｈ」とすることにより、ＣＰＵ１０とバスＣＢ，Ａ
Ｂ，ＤＢとの接続を有効とし、ＣＰＵ１０によるパチン
コ機器の制御を再開始する。したがって、ＣＰＵ１０に
よるパチンコ機器の制御の中断は、ＲＯＭ３０にアクセ
スする時間だけであり、極めて僅かであるので、パチン
コ機の使用者に対して制御の中断により与える影響はな
い。

【００４６】次に、ＲＯＭ３０から読み込んだ識別コー
ドが予め定めた正しい値であるか否かを判断し（ステッ
プＳ２６０）、正しい場合には本ルーチンを終了する。
識別コードが正しくないと判断すると、出力ポートから
の信号Ｐ６１＼を「Ｌ」として（ステップＳ２７０）、
ＣＰＵ１０をリセット状態とする。

【００４７】ここで、ＲＯＭ３０が正規のものであるか
否かの判断手法および識別コードが正しくないと判断し
たときの対応は、第１実施例で述べたとおり様々な手
法、種々の対応を考えることができる。例えば、ＲＯＭ
３０の複数アドレスに記憶されたデータに対する所定の
計算結果を予めＲＯＭ３０の特定アドレスに記載してお
き、ＣＰＵ２０でＲＯＭ３０の各アドレスのデータを読
み込んで所定の計算をし、その結果を特定アドレスの値
と比較して判別する手法等である。

【００４８】以上のように構成された第２実施例のパチ
ンコ機制御装置１では、電源オン直後からＣＰＵ６０で
実行されるチェックプログラムによりＲＯＭ３０が正規
品であるか否かを繰り返し判断し、不正品と判断したと
きはＣＰＵ１０をリセット状態として動作を禁止するの
で、不正なＲＯＭに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。また、ＣＰＵ６０
がチェックプログラムを実行するタイミングをランダム
に発生する割込信号により決定するので、ＣＰＵ６０か
らＲＯＭ３０への読み出しを予め察知することを防止す
ることができる。したがって、不正なＲＯＭでの制御を
行なうことがない。さらに、ＣＰＵ６０は、ＣＰＵ１０
によるパチンコ機の制御に支障をきたさない程度の時間
だけバスＣＢ，ＡＢ，ＤＢを用いてＲＯＭ３０のチェッ
クを行なうので、遊技に支障をきたすことがない。な
お、その他の効果は、第１実施例と同様である。

【００４９】以上本発明の制御装置の実施例としてパチ
ンコ機制御装置１の構成、動作について説明したが、本
発明はこうした実施例に何等限定されるものではなく、
例えば、スロットルマシン等の他の遊技機器の制御装置
として組み込まれる構成、制御用コンピュータとプログ
ラム記憶素子を判定する論理回路が異なるチップによる
構成、ビルの出入口やオフィスの出入口，金庫の扉等の
施錠管理システム等のように制御プログラムの信頼性が
特に重要視される防犯システムに組み込む構成など、本
発明の要旨を逸脱しない範囲内において、種々なる態様
で実施し得ることは勿論である。

【図面の簡単な説明】

【図１】本発明の一実施例としてのパチンコ機制御装置
のブロック図である。

【図２】パチンコ機制御装置１のＣＰＵ１０における命
令フェッチサイクルとＣＰＵ２０などの動作のタイミン
グを示す説明図である。

【図３】ＣＰＵ２０にて実行されるチェックプログラム
のフローチャートである。

【図４】第２実施例としてのパチンコ機制御装置のブロ
ック図である。

【図５】ＣＰＵ６０にて実行されるチェックプログラム
のフローチャートである。

【符号の説明】

１…パチンコ機制御装置２…ワンチップマイクロコンピュータ１０…ＣＰＵ１０ａ…コントロールバス制御回路１０ｂ…アドレスバス制御回路１０ｃ…データバス制御回路１２…ＲＡＭ１４…Ｉ／Ｏ１６…バスドライバ１８…発振用クリスタル２０…ＣＰＵ２０ｃ…データ入力回路２０ｄ…ＲＯＭ２０ｅ…ＲＡＭ２０ｆ…データ出力回路２１…コントロール信号制御回路２３…バスドライバ２５…ラッチ回路２６…ＯＲ回路２８…電源回路３０…ＲＯＭ４０…ドライバ４１…ソレノイド４２…表示装置４３…ランプ５０…波形整形回路５１…デジタルスタートスイッチ５２…入賞スイッチ６０…ＣＰＵ６０ａ…コントロールバス制御回路６０ｂ…アドレスバス制御回路６０ｃ…データバス制御回路６０ｄ…ＲＯＭ６０ｅ…ＲＡＭ６２…割込信号発生回路ＡＢ…アドレスバスＣＢ…コントロールバスＤＢ…データバスＳＢ…コントロールサブバス

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/00

Claims

(57)【特許請求の範囲】

【請求項１】プログラム記憶素子に記憶されているプ
ログラムを所定手順にて読み出し、そのプログラムに従
って機器の動作を制御する制御用コンピュータを有し、
該制御用コンピュータの動作中、該プログラム記憶素子
が正規品であるか否かを判断する制御装置であって、前記制御用コンピュータが前記プログラム記憶素子との
データのやりとりを行なうためにバスを占有していない
バス非占有状態を検出するバス非占有状態検出手段と、該バス非占有状態を検出したとき、前記バスを用いて前
記プログラム記憶素子に記憶されたプログラムコードを
読み出す読出手段と、前記読出手段により読み出されたプログラムコードに基
づいて、前記プログラム記憶素子が正規品であるか否か
を判断する記憶素子判断手段と、前記記憶素子判断手段により該プログラム記憶素子が正
規品でないと判断されたとき、前記制御用コンピュータ
の通常の動作を禁止する動作禁止手段とを備える制御装
置。
【請求項２】請求項１記載の制御装置であって、前記プログラム記憶素子とは異なるＲＯＭであり、前記
プログラムコードと相関のある値を予めに記憶するＲＯ
Ｍを前記制御用コンピュータの内部に設けると共に、前記記憶素子判断手段は、前記読み出したプログラムコ
ードから該コードに相関を有する値を求め、該求められ
た値と前記ＲＯＭに記憶された値とを比較して判断する
手段である制御装置。
【請求項３】請求項１記載の制御装置であって、前記プログラム記憶素子とは異なるＲＯＭであり、前記
プログラム記憶素子の所定の領域に記憶されたプログラ
ムと同一のプログラムコードを記憶するＲＯＭを設ける
と共に、前記憶素子判断手段は、前記読み出したプログラムコー
ドと前記ＲＯＭに記憶されたプログラムコードとの一致
を判断する手段である制御装置。
【請求項４】請求項１記載の制御装置であって、前記記憶素子判断手段は、前記プログラム記憶素子の所
定のアドレス範囲に記載されたプログラムコードのチェ
ックサムを計算し、これを予め記憶された値と一致する
かを判断する手段である制御装置。
【請求項５】請求項１記載の制御装置であって、前記記憶素子判断手段は、前記プログラム記憶素子の複
数のアドレスのデータを読み込んで所定の計算を行な
い、この計算結果を予め記憶された値と比較して判別す
る手段である制御装置。
【請求項６】前記読出手段および前記記憶素子判断手
段は、前記読出と判断とを、所定のインターバルで繰り
返し行なう請求項１記載の制御装置。
【請求項７】前記読出手段および前記記憶素子判断手
段は、前記読出と判断とを、ランダムなタイミングで行
なう請求項１記載の制御装置。