JP3653474B2

JP3653474B2 - 遊技機

Info

Publication number: JP3653474B2
Application number: JP2001058153A
Authority: JP
Inventors: 雅哉坂本
Original assignee: 株式会社藤商事
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2005-05-25
Anticipated expiration: 2021-03-02
Also published as: JP2002253823A

Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ機、回胴式遊技機、アレンジボール機、雀球遊技機などの遊技機に関し、特に、不正改造されても不正遊技者に不当な賞球を与えることのない遊技機に関するものである。
【０００２】
【従来の技術】
パチンコ機などの遊技機は、制御プログラムを内蔵するＲＯＭと、制御プログラムのワークエリアなどに使用されるＲＡＭと、ＲＯＭ内の制御プログラムにしたがって装置各部を制御して遊技動作を実現するＣＰＵとを中心に構成されている。そして、図柄始動口に遊技球が入ったことを条件に、ＣＰＵは、大当り状態を発生させるか否かの乱数抽選を行い、もし大当り状態になれば大入賞口を開放させて数多くの賞球が得られるようになっている。
【０００３】
【発明が解決しようとする課題】
かかる遊技機では、大当り状態に突入すると遊技者の遊技技能や運の良否に係わりなく誰でも多数の賞球が得られるので、人為的に大当り状態を実現できるよう、遊技機に不正な改造を企てる場合がある。最も容易な改造は、制御プログラムを書き換えることであり、例えば、深夜、遊技ホールに忍び込んで改造プログラムを書き込んだＲＯＭ（以下、裏ＲＯＭという）を正規のＲＯＭの代わりに取り付ける事件なども過去に報告されている。
【０００４】
裏ＲＯＭが取り付けられた遊技機では、不正プログラムを実行させるか否かも人為的に操作できるようになっているので、不正遊技者に対してだけ数多くの賞球が払い出されることになり、遊技ホールの健全化を著しく阻害することになる。すなわち、一般遊技者に遊技を楽しんでもらおうとすると、不正遊技者に払出した賞球の分だけ遊技ホールの収支が悪化するし、一方、遊技ホールの収支のバランスを取ると、一般遊技者に払い出される賞球を減らさざるを得ないことになる。
【０００５】
本発明は、上記の実情に鑑みてなされたものであって、万一、不正改造されても、不正遊技者に不当な賞球を与えることのない遊技機を提供することを課題とする。
【０００６】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る遊技機は、遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技制御手段を備え、前記遊技制御手段は、遊技動作を実現する制御プログラムを記憶してアドレスバスに接続されたプログラム用ＲＯＭと、前記制御プログラムに基づいて動作するＣＰＵと、前記プログラム用ＲＯＭの未使用領域を前記ＣＰＵがアクセスしたことを検知する異常検出部とを含んで構成され、前記異常検出部は、前記アドレスバスに接続された検査用ＲＯＭを備えて構成され、前記プログラム用ＲＯＭの未使用領域と使用領域に対応するアドレスには、互いに異なるデータが記憶されている。
【０００７】
また、本発明に係る遊技機は、遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技制御手段を備え、前記遊技制御手段は、遊技動作を実現する制御プログラムを記憶してアドレスバスに接続されたプログラム用ＲＯＭと、前記制御プログラムに基づいて動作するＣＰＵと、前記プログラム用ＲＯＭの未使用領域を前記ＣＰＵがアクセスしたことを検知する異常検出部とを含んで構成され、前記異常検出部は、前記アドレスバスに接続された検査用ＲＯＭを備えて構成され、前記プログラム用ＲＯＭは、ＣＰＵのオペコードフェッチ時にアクセスされるよう構成されている。
【０００８】
異常検出後の動作は特に限定されないが、異常検出部は、好ましくは、未使用領域のアクセスを検知するとＣＰＵを強制的にリセット状態にするようにしている。また、異常検出部は、未使用領域のアクセスを検知すると、ＣＰＵに割込みをかけるのも好ましい。
【０００９】
なお、ＣＰＵと記憶部は別チップでも良いが、記憶部とＣＰＵとが同一チップに内蔵されており、異常検出部は、前記チップとは別の回路素子で構成されているのが好ましい。異常検出部の具体的構成は、特に限定されないが、アドレスバスに接続された検査用ＲＯＭを備えて構成され、記憶部の未使用領域と使用領域に対応するアドレスには、互いに異なるデータが記憶されているのが好ましい。この場合には、検査用ＲＯＭは、ＣＰＵのオペコードフェッチ時にアクセスされるよう構成するのが好ましい。
【００１０】
【発明の実施の態様】
以下、実施例に基づいて、この発明を更に詳細に説明する。図１は、実施例に係るパチンコ機のブロック図を図示したものである。このパチンコ機は、主制御基板１と、図柄制御基板２と、音声制御基板３と、ランプ制御基板４と、払出制御基板５とを中心的な構成要素としており、それぞれＣＰＵ、ＲＯＭ、ＲＡＭを備えるコンピュータ回路で構成されている。主制御基板１は、遊技動作を中心的に制御する部分であり、他の制御基板２〜５は、主制御基板１からの制御コマンドを受けて所定の遊技動作を実現するようになっている。
【００１１】
図柄制御基板２は、ＬＣＤモニタ８を駆動する基板であり、例えば、入賞口に遊技球が入った場合には、主制御基板１からの制御コマンドにしたがってＬＣＤモニタ８の画面内容を変動表示している。音声制御基板３とランプ制御基板４とは、それぞれ、主制御基板１からの制御コマンドにしたがって遊技動作を音声的又は視覚的に盛上げる動作を実現している。また、払出制御基板５は、主制御基板１からの制御コマンドにしたがって、所定数の賞球を払出している。なお、図１において、電源基板６は、ＡＣ２４Ｖを受けて装置各部に直流電圧を供給する部分であり、発射制御基板７は、遊技者の操作に応答して遊技球を発射させる機能を果たしている。
【００１２】
図２（ａ）は、主制御基板１の主要部を図示したものであり、ＣＰＵ１０とメモリ部１１と検査用ＲＯＭ１２の接続関係を示している。なお、この実施例では、ＣＰＵ１０は、Ｚ８０（Ｚｉｌｏｇ製又は相当品）であり、ＣＰＵ１０とメモリ部１１とは、８ビットのデータバスと、１６ビットのアドレスバスと、不図示のコントロールバスとで接続されている。メモリ部１１は、制御プログラムを内蔵するＲＯＭと、制御プログラムのワークエリアなどに使用されるＲＡＭとで構成されているが、６４Ｋバイトのメモリ空間の中は、図３に示すようなメモリマップになっている。すなわち、０番地〜Ｘ１番地、Ｘ２番地〜Ｘ３番地、Ｘ４番地〜Ｘ５番地は使用領域であって制御プログラムなどが格納されているが、Ｘ１番地〜Ｘ２番地、Ｘ３番地〜Ｘ４番地、Ｘ５番地〜ＦＦＦＦ番地は未使用領域である。
【００１３】
検査用ＲＯＭ１２は、メモリ部１１に合わせて６４Ｋバイトの記憶容量を有しており、そのアドレス端子には、メモリ部１１と同様にＣＰＵ１０からのアドレスバスが接続されている。そして、メモリ部１１の使用領域に合わせて、０番地〜Ｘ１番地、Ｘ２番地〜Ｘ３番地、Ｘ４番地〜Ｘ５番地には、０１Ｈのデータが格納されている。一方、メモリ部１１の未使用領域に合わせて、Ｘ１番地〜Ｘ２番地、Ｘ３番地〜Ｘ４番地、Ｘ５番地〜ＦＦＦＦ番地には００Ｈのデータが格納されている。なお、Ｈは１６進数を表している。
【００１４】
検査用ＲＯＭ１２のデータ出力Ｄ０〜Ｄ７のうち、最下位ビットデータＤ０はＡＮＤゲートＧ１に接続され、他の端子Ｄ１〜Ｄ７は開放状態にされている。アンドゲートＧ１の他の入力端子には、ＣＰＵ１０をリセットするためのシステムリセット信号ＲＳＴが供給されており、アンドゲートＧ１の出力はＣＰＵ１０のＲＥＳＥＴ端子に供給されている。したがって、システムリセット信号ＲＳＴ、或いは最下位ビットデータＤ０の何れかがＬレベルとなると、ＣＰＵ１０にはリセット信号が加わることになる。
【００１５】
図２（ａ）に示す通り、検査用ＲＯＭ１２のチップイネーブル端子ＣＥはＬレベルに設定されている。また、検査用ＲＯＭ１２の出力イネーブル端子ＯＥには、ＯＲゲートＧ２を通して、ＣＰＵ１０のメモリリクエスト信号ＭＲＥＱとリード信号ＲＤとが加わっている。したがって、メモリリクエスト信号ＭＲＥＱとリード信号ＲＤが共にＬレベルとなると、出力イネーブル端子ＯＥもＬレベルとなり、検査用ＲＯＭ１２に供給されているアドレス信号に応じた番地のデータが出力端子Ｄ０〜Ｄ７に現れることになる。
【００１６】
この実施例ではＣＰＵ１０としてＺ８０を使用しているので、オペコードのフェッチサイクルにおいては、メモリリクエスト信号ＭＲＥＱとリード信号ＲＤとは図４のような関係になっている。先に説明したように、本実施例の回路では、検査用ＲＯＭ１２に供給されているアドレス信号は、メモリ部１１に供給されているアドレス信号と常に同一である。そのため、ＣＰＵ１０がメモリ部１１の制御プログラムを読み出して、フェッチ→デコード→実行を繰り返す各サイクルにおいて、オペコードフェッチのタイミングでは、必ず、検査用ＲＯＭ１２のデータも読み出されていることになる。
【００１７】
そして、メモリ部１１が本来のメモリマップ内で動作している限りは、検査用ＲＯＭ１２から読み出される最下位ビットデータＤ０はＨレベルであるが、万一、メモリ部１１のＲＯＭ領域の内容が書き換えられて、本来アクセスする筈のない未使用のメモリ領域をアクセスした場合には、読み出される最下位ビットデータＤ０がＬレベルとなることになる。
【００１８】
検査用ＲＯＭ１２の最下位ビットデータＤ０がＬレベルとなると、アンドゲートＧ１の出力もＬレベルとなるので、ＣＰＵ１０は強制的にリセットされてプログラムカウンタＰＣが００００Ｈとなり、制御プログラムが初期状態に戻されることになる。この動作の結果、不法なプログラムを動作させて、作為的に大当り状態を生成しようとしても、制御プログラムが初期状態に戻ることによって不正動作を未然に防止できることなる。
【００１９】
なお、図２（ａ）の回路構成ではＣＰＵに加わるリセット信号のＬレベル期間が不足する場合には、例えば、図２（ｂ）のように、検査用ＲＯＭ１２とアンドゲートＧ１との間にフリップフロップ回路１３を設ければ良い。この場合、本来アクセスする筈のない未使用のメモリ領域をＣＰＵ１０がアクセスした場合には、検査用ＲＯＭ１２の出力がＨレベルから立ち下がり、フリップフロップ回路１３の出力がＬレベルに変わり、クリア信号が供給されるまでその状態が維持される。
【００２０】
以上、本発明の一実施例について説明したが、具体的な説明は特に本発明を限定するものではない。例えば、上記の実施例では、検査用ＲＯＭとして６４ＫバイトのＲＯＭを使用したが、必要なデータは１ビットのみであるから、６４ＫビットのＲＯＭを使用したので足りる。
【００２１】
また、不正アクセスを検出するため、上記の実施例では検査データを書き込んだＲＯＭを使用したが、アドレスバスを入力信号とし、アドレスバスの内容が未使用領域に一致すると異常レベル（例えばＬレベル）の信号を出力するアドレスデコーダを使用したのでも良い。但し、ＲＯＭを使用する場合には、メモリ部１１の使用領域が変わっても検査用ＲＯＭ１２の検査データを変更するだけで足り、同じ回路構成であらゆるメモリマップに対応できるメリットがある。
【００２２】
また、上記の実施例では、異常を検出するとＣＰＵをリセット状態としたが、異常を検出するとＣＰＵに割込みをかけるようにしても良い（図５参照）。このような実施例では、仮に、Ｚ８０ＣＰＵを割込みモード２で動作させる場合には、ベクタ発生部１３を設けて、検査用ＲＯＭ１２からＬレベルの異常信号が出力されると（ＣＰＵが割込みベクタ要求を発生するタイミングにおいて）、ベクタ発生部１４から割込みベクタ（XXHとする）をデータバスに出力させれば良い。また、Ｉレジスタの内容（YYH）と割込みベクタとで決まるアドレス(YYXX番地とYYXX+1番地）には、割込み処理ルーチンの先頭アドレスを書き込んでおく。そして、割込み処理ルーチンにおいて、異常事態の発生を大音響や派手な映像で報知する動作を実行すれば、不正遊技の摘発にも絶大な威力を発揮する。
【００２３】
なお、異常を検出するとＣＰＵをリセットするのではなく割込みをかける実施例の場合には、ＩＮＴ(Maskable Interrupt)に代えて、ＮＭＩ(Non Maskable Interrupt)を用いても良い。ここで、電源電圧の降下時にＮＭＩが生じるように設計されている遊技機の場合、ＯＲゲートによって異常事態の発生と電源電圧の異常とでＮＭＩ割込みを生じさせ、割込み処理プログラムの開始アドレス（００６６Ｈ番地）以降で何れの異常かを判定すれば足りる。
【００２４】
更にまた、実施例の説明では、ＣＰＵとメモリ部とを別チップであるとして説明したが、ＣＰＵやメモリや入出力ポート類を一体化したワンチップマイコンを用いても良い。この場合には、ＲＯＭのみを裏ＲＯＭに差し替えることは不可能であるが、ワンチップマイコンそのものを交換して不正プログラムを実行される恐れもあるので、本実施例の構成は、このような実施態様でも有効である。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、万一、不正改造されても、不正遊技者に不当な賞球を与えることのない遊技機を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するブロック図である。
【図２】図１の要部を示すブロック図である。
【図３】メモリマップの一例を図示したものである。
【図４】ＣＰＵのオペコードフェッチサイクルを例示したものである。
【図５】別の実施例を説明するブロック図である。
【符号の説明】
１１記憶部（メモリ部）
１０ＣＰＵ
１２異常検出部（検査用ＲＯＭ）

Claims

遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技制御手段を備え、前記遊技制御手段は、遊技動作を実現する制御プログラムを記憶してアドレスバスに接続されたプログラム用ＲＯＭと、前記制御プログラムに基づいて動作するＣＰＵと、前記プログラム用ＲＯＭの未使用領域を前記ＣＰＵがアクセスしたことを検知する異常検出部とを含んで構成され、
前記異常検出部は、前記アドレスバスに接続された検査用ＲＯＭを備えて構成され、前記プログラム用ＲＯＭの未使用領域と使用領域に対応するアドレスには、互いに異なるデータが記憶されていることを特徴とする遊技機。
前記異常検出部は、未使用領域のアクセスを検知するとＣＰＵを強制的にリセット状態にするようにしている請求項１に記載の遊技機。
前記異常検出部は、未使用領域のアクセスを検知すると、ＣＰＵに割込みをかけるようにしている請求項１又は２に記載の遊技機。
前記記憶部と前記ＣＰＵとは同一チップに内蔵され、前記異常検出部は、前記チップとは別の回路素子で構成されている請求項１〜３の何れかに記載の遊技機。
遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技制御手段を備え、前記遊技制御手段は、遊技動作を実現する制御プログラムを記憶してアドレスバスに接続されたプログラム用ＲＯＭと、前記制御プログラムに基づいて動作するＣＰＵと、前記プログラム用ＲＯＭの未使用領域を前記ＣＰＵがアクセスしたことを検知する異常検出部とを含んで構成され、
前記異常検出部は、前記アドレスバスに接続された検査用ＲＯＭを備えて構成され、前記プログラム用ＲＯＭは、ＣＰＵのオペコードフェッチ時にアクセスされるよう構成されていることを特徴とする遊技機。