JP2002253823A

JP2002253823A - 遊技機

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Publication number: JP2002253823A
Application number: JP2001058153A
Authority: JP
Inventors: Masaya Sakamoto; 雅哉坂本
Original assignee: Fuji Shoji Co Ltd
Current assignee: Fuji Shoji Co Ltd
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2002-09-10
Anticipated expiration: 2021-03-02
Also published as: JP3653474B2

Abstract

(57)【要約】【課題】万一、不正改造されても、不正遊技者に不当
な賞球を与えることのない遊技機を提供する。【解決手段】遊技動作を実現する制御プログラムを記
憶したメモリ部１１と、制御プログラムに基づいて動作
するＣＰＵ１０と、メモリ部１１の未使用領域をＣＰＵ
１０がアクセスすると、検査用ＲＯＭ１２の出力が変化
するようにした異常検出部とを含んで構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パチンコ機、回胴
式遊技機、アレンジボール機、雀球遊技機などの遊技機
に関し、特に、不正改造されても不正遊技者に不当な賞
球を与えることのない遊技機に関するものである。

【０００２】

【従来の技術】パチンコ機などの遊技機は、制御プログ
ラムを内蔵するＲＯＭと、制御プログラムのワークエリ
アなどに使用されるＲＡＭと、ＲＯＭ内の制御プログラ
ムにしたがって装置各部を制御して遊技動作を実現する
ＣＰＵとを中心に構成されている。そして、図柄始動口
に遊技球が入ったことを条件に、ＣＰＵは、大当り状態
を発生させるか否かの乱数抽選を行い、もし大当り状態
になれば大入賞口を開放させて数多くの賞球が得られる
ようになっている。

【０００３】

【発明が解決しようとする課題】かかる遊技機では、大
当り状態に突入すると遊技者の遊技技能や運の良否に係
わりなく誰でも多数の賞球が得られるので、人為的に大
当り状態を実現できるよう、遊技機に不正な改造を企て
る場合がある。最も容易な改造は、制御プログラムを書
き換えることであり、例えば、深夜、遊技ホールに忍び
込んで改造プログラムを書き込んだＲＯＭ（以下、裏Ｒ
ＯＭという）を正規のＲＯＭの代わりに取り付ける事件
なども過去に報告されている。

【０００４】裏ＲＯＭが取り付けられた遊技機では、不
正プログラムを実行させるか否かも人為的に操作できる
ようになっているので、不正遊技者に対してだけ数多く
の賞球が払い出されることになり、遊技ホールの健全化
を著しく阻害することになる。すなわち、一般遊技者に
遊技を楽しんでもらおうとすると、不正遊技者に払出し
た賞球の分だけ遊技ホールの収支が悪化するし、一方、
遊技ホールの収支のバランスを取ると、一般遊技者に払
い出される賞球を減らさざるを得ないことになる。

【０００５】本発明は、上記の実情に鑑みてなされたも
のであって、万一、不正改造されても、不正遊技者に不
当な賞球を与えることのない遊技機を提供することを課
題とする。

【０００６】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る遊技機は、遊技に関して遊技者に有利
な第１状態と不利な第２状態とを択一的に発生させるた
めの抽選を行い、その抽選結果に基づいて遊技動作を制
御する遊技制御手段を備え、前記遊技制御手段は、遊技
動作を実現する制御プログラムを記憶した記憶部と、前
記制御プログラムに基づいて動作するＣＰＵと、前記記
憶部の未使用領域を前記ＣＰＵがアクセスしたことを検
知する異常検出部とを含んで構成されている。本発明に
おいて「記憶部の未使用領域をＣＰＵがアクセスしたこ
とを検知する」とは、「少なくとも、前記の点を検知す
る」との意味であり、例えばＲＯＭの未使用領域のアク
セスに限らず、ＲＡＭの未使用領域のアクセスも含めて
検知するものであっても良い。

【０００７】本発明の異常検出部は、好ましくは、アド
レスバスのアドレスデータに基づいて未使用領域のアク
セスを検知している。また、更に好ましくは、ＣＰＵの
フェッチサイクルに未使用領域のアクセスを検知してい
る。

【０００８】異常検出後の動作は特に限定されないが、
異常検出部は、好ましくは、未使用領域のアクセスを検
知するとＣＰＵを強制的にリセット状態にするようにし
ている。また、異常検出部は、未使用領域のアクセスを
検知すると、ＣＰＵに割込みをかけるのも好ましい。

【０００９】なお、ＣＰＵと記憶部は別チップでも良い
が、記憶部とＣＰＵとが同一チップに内蔵されており、
異常検出部は、前記チップとは別の回路素子で構成され
ているのが好ましい。異常検出部の具体的構成は、特に
限定されないが、アドレスバスに接続された検査用ＲＯ
Ｍを備えて構成され、記憶部の未使用領域と使用領域に
対応するアドレスには、互いに異なるデータが記憶され
ているのが好ましい。この場合には、検査用ＲＯＭは、
ＣＰＵのオペコードフェッチ時にアクセスされるよう構
成するのが好ましい。

【００１０】

【発明の実施の態様】以下、実施例に基づいて、この発
明を更に詳細に説明する。図１は、実施例に係るパチン
コ機のブロック図を図示したものである。このパチンコ
機は、主制御基板１と、図柄制御基板２と、音声制御基
板３と、ランプ制御基板４と、払出制御基板５とを中心
的な構成要素としており、それぞれＣＰＵ、ＲＯＭ、Ｒ
ＡＭを備えるコンピュータ回路で構成されている。主制
御基板１は、遊技動作を中心的に制御する部分であり、
他の制御基板２〜５は、主制御基板１からの制御コマン
ドを受けて所定の遊技動作を実現するようになってい
る。

【００１１】図柄制御基板２は、ＬＣＤモニタ８を駆動
する基板であり、例えば、入賞口に遊技球が入った場合
には、主制御基板１からの制御コマンドにしたがってＬ
ＣＤモニタ８の画面内容を変動表示している。音声制御
基板３とランプ制御基板４とは、それぞれ、主制御基板
１からの制御コマンドにしたがって遊技動作を音声的又
は視覚的に盛上げる動作を実現している。また、払出制
御基板５は、主制御基板１からの制御コマンドにしたが
って、所定数の賞球を払出している。なお、図１におい
て、電源基板６は、ＡＣ２４Ｖを受けて装置各部に直流
電圧を供給する部分であり、発射制御基板７は、遊技者
の操作に応答して遊技球を発射させる機能を果たしてい
る。

【００１２】図２（ａ）は、主制御基板１の主要部を図
示したものであり、ＣＰＵ１０とメモリ部１１と検査用
ＲＯＭ１２の接続関係を示している。なお、この実施例
では、ＣＰＵ１０は、Ｚ８０（Ｚｉｌｏｇ製又は相当
品）であり、ＣＰＵ１０とメモリ部１１とは、８ビット
のデータバスと、１６ビットのアドレスバスと、不図示
のコントロールバスとで接続されている。メモリ部１１
は、制御プログラムを内蔵するＲＯＭと、制御プログラ
ムのワークエリアなどに使用されるＲＡＭとで構成され
ているが、６４Ｋバイトのメモリ空間の中は、図３に示
すようなメモリマップになっている。すなわち、０番地
〜Ｘ１番地、Ｘ２番地〜Ｘ３番地、Ｘ４番地〜Ｘ５番地
は使用領域であって制御プログラムなどが格納されてい
るが、Ｘ１番地〜Ｘ２番地、Ｘ３番地〜Ｘ４番地、Ｘ５
番地〜ＦＦＦＦ番地は未使用領域である。

【００１３】検査用ＲＯＭ１２は、メモリ部１１に合わ
せて６４Ｋバイトの記憶容量を有しており、そのアドレ
ス端子には、メモリ部１１と同様にＣＰＵ１０からのア
ドレスバスが接続されている。そして、メモリ部１１の
使用領域に合わせて、０番地〜Ｘ１番地、Ｘ２番地〜Ｘ
３番地、Ｘ４番地〜Ｘ５番地には、０１Ｈのデータが格
納されている。一方、メモリ部１１の未使用領域に合わ
せて、Ｘ１番地〜Ｘ２番地、Ｘ３番地〜Ｘ４番地、Ｘ５
番地〜ＦＦＦＦ番地には００Ｈのデータが格納されてい
る。なお、Ｈは１６進数を表している。

【００１４】検査用ＲＯＭ１２のデータ出力Ｄ０〜Ｄ７
のうち、最下位ビットデータＤ０はＡＮＤゲートＧ１に
接続され、他の端子Ｄ１〜Ｄ７は開放状態にされてい
る。アンドゲートＧ１の他の入力端子には、ＣＰＵ１０
をリセットするためのシステムリセット信号ＲＳＴが供
給されており、アンドゲートＧ１の出力はＣＰＵ１０の
ＲＥＳＥＴ端子に供給されている。したがって、システ
ムリセット信号ＲＳＴ、或いは最下位ビットデータＤ０
の何れかがＬレベルとなると、ＣＰＵ１０にはリセット
信号が加わることになる。

【００１５】図２（ａ）に示す通り、検査用ＲＯＭ１２
のチップイネーブル端子ＣＥはＬレベルに設定されてい
る。また、検査用ＲＯＭ１２の出力イネーブル端子ＯＥ
には、ＯＲゲートＧ２を通して、ＣＰＵ１０のメモリリ
クエスト信号ＭＲＥＱとリード信号ＲＤとが加わってい
る。したがって、メモリリクエスト信号ＭＲＥＱとリー
ド信号ＲＤが共にＬレベルとなると、出力イネーブル端
子ＯＥもＬレベルとなり、検査用ＲＯＭ１２に供給され
ているアドレス信号に応じた番地のデータが出力端子Ｄ
０〜Ｄ７に現れることになる。

【００１６】この実施例ではＣＰＵ１０としてＺ８０を
使用しているので、オペコードのフェッチサイクルにお
いては、メモリリクエスト信号ＭＲＥＱとリード信号Ｒ
Ｄとは図４のような関係になっている。先に説明したよ
うに、本実施例の回路では、検査用ＲＯＭ１２に供給さ
れているアドレス信号は、メモリ部１１に供給されてい
るアドレス信号と常に同一である。そのため、ＣＰＵ１
０がメモリ部１１の制御プログラムを読み出して、フェ
ッチ→デコード→実行を繰り返す各サイクルにおいて、
オペコードフェッチのタイミングでは、必ず、検査用Ｒ
ＯＭ１２のデータも読み出されていることになる。

【００１７】そして、メモリ部１１が本来のメモリマッ
プ内で動作している限りは、検査用ＲＯＭ１２から読み
出される最下位ビットデータＤ０はＨレベルであるが、
万一、メモリ部１１のＲＯＭ領域の内容が書き換えられ
て、本来アクセスする筈のない未使用のメモリ領域をア
クセスした場合には、読み出される最下位ビットデータ
Ｄ０がＬレベルとなることになる。

【００１８】検査用ＲＯＭ１２の最下位ビットデータＤ
０がＬレベルとなると、アンドゲートＧ１の出力もＬレ
ベルとなるので、ＣＰＵ１０は強制的にリセットされて
プログラムカウンタＰＣが００００Ｈとなり、制御プロ
グラムが初期状態に戻されることになる。この動作の結
果、不法なプログラムを動作させて、作為的に大当り状
態を生成しようとしても、制御プログラムが初期状態に
戻ることによって不正動作を未然に防止できることな
る。

【００１９】なお、図２（ａ）の回路構成ではＣＰＵに
加わるリセット信号のＬレベル期間が不足する場合に
は、例えば、図２（ｂ）のように、検査用ＲＯＭ１２と
アンドゲートＧ１との間にフリップフロップ回路１３を
設ければ良い。この場合、本来アクセスする筈のない未
使用のメモリ領域をＣＰＵ１０がアクセスした場合に
は、検査用ＲＯＭ１２の出力がＨレベルから立ち下が
り、フリップフロップ回路１３の出力がＬレベルに変わ
り、クリア信号が供給されるまでその状態が維持され
る。

【００２０】以上、本発明の一実施例について説明した
が、具体的な説明は特に本発明を限定するものではな
い。例えば、上記の実施例では、検査用ＲＯＭとして６
４ＫバイトのＲＯＭを使用したが、必要なデータは１ビ
ットのみであるから、６４ＫビットのＲＯＭを使用した
ので足りる。

【００２１】また、不正アクセスを検出するため、上記
の実施例では検査データを書き込んだＲＯＭを使用した
が、アドレスバスを入力信号とし、アドレスバスの内容
が未使用領域に一致すると異常レベル（例えばＬレベ
ル）の信号を出力するアドレスデコーダを使用したので
も良い。但し、ＲＯＭを使用する場合には、メモリ部１
１の使用領域が変わっても検査用ＲＯＭ１２の検査デー
タを変更するだけで足り、同じ回路構成であらゆるメモ
リマップに対応できるメリットがある。

【００２２】また、上記の実施例では、異常を検出する
とＣＰＵをリセット状態としたが、異常を検出するとＣ
ＰＵに割込みをかけるようにしても良い（図５参照）。
このような実施例では、仮に、Ｚ８０ＣＰＵを割込みモ
ード２で動作させる場合には、ベクタ発生部１３を設け
て、検査用ＲＯＭ１２からＬレベルの異常信号が出力さ
れると（ＣＰＵが割込みベクタ要求を発生するタイミン
グにおいて）、ベクタ発生部１４から割込みベクタ（XX
Hとする）をデータバスに出力させれば良い。また、Ｉ
レジスタの内容（YYH）と割込みベクタとで決まるアド
レス(YYXX番地とYYXX+1番地）には、割込み処理ルーチ
ンの先頭アドレスを書き込んでおく。そして、割込み処
理ルーチンにおいて、異常事態の発生を大音響や派手な
映像で報知する動作を実行すれば、不正遊技の摘発にも
絶大な威力を発揮する。

【００２３】なお、異常を検出するとＣＰＵをリセット
するのではなく割込みをかける実施例の場合には、ＩＮ
Ｔ(Maskable Interrupt)に代えて、ＮＭＩ(Non Maskabl
e Interrupt)を用いても良い。ここで、電源電圧の降下
時にＮＭＩが生じるように設計されている遊技機の場
合、ＯＲゲートによって異常事態の発生と電源電圧の異
常とでＮＭＩ割込みを生じさせ、割込み処理プログラム
の開始アドレス（００６６Ｈ番地）以降で何れの異常か
を判定すれば足りる。

【００２４】更にまた、実施例の説明では、ＣＰＵとメ
モリ部とを別チップであるとして説明したが、ＣＰＵや
メモリや入出力ポート類を一体化したワンチップマイコ
ンを用いても良い。この場合には、ＲＯＭのみを裏ＲＯ
Ｍに差し替えることは不可能であるが、ワンチップマイ
コンそのものを交換して不正プログラムを実行される恐
れもあるので、本実施例の構成は、このような実施態様
でも有効である。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
万一、不正改造されても、不正遊技者に不当な賞球を与
えることのない遊技機を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するブロック図であ
る。

【図２】図１の要部を示すブロック図である。

【図３】メモリマップの一例を図示したものである。

【図４】ＣＰＵのオペコードフェッチサイクルを例示し
たものである。

【図５】別の実施例を説明するブロック図である。

【符号の説明】

１１記憶部（メモリ部）１０ＣＰＵ１２異常検出部（検査用ＲＯＭ）

Claims

【特許請求の範囲】

【請求項１】遊技に関して遊技者に有利な第１状態と
不利な第２状態とを択一的に発生させるための抽選を行
い、その抽選結果に基づいて遊技動作を制御する遊技制
御手段を備え、前記遊技制御手段は、遊技動作を実現する制御プログラ
ムを記憶した記憶部と、前記制御プログラムに基づいて
動作するＣＰＵと、前記記憶部の未使用領域を前記ＣＰ
Ｕがアクセスしたことを検知する異常検出部とを含んで
構成されていることを特徴とする遊技機。
【請求項２】前記異常検出部は、アドレスバスのアド
レスデータに基づいて未使用領域のアクセスを検知して
いる請求項１に記載の遊技機。
【請求項３】前記異常検出部は、ＣＰＵのフェッチサ
イクルに未使用領域のアクセスを検知している請求項１
又は２に記載の遊技機。
【請求項４】前記異常検出部は、未使用領域のアクセ
スを検知するとＣＰＵを強制的にリセット状態にするよ
うにしている請求項１〜３の何れかに記載の遊技機。
【請求項５】前記異常検出部は、未使用領域のアクセ
スを検知すると、ＣＰＵに割込みをかけるようにしてい
る請求項１〜３の何れかに記載の遊技機。
【請求項６】前記記憶部と前記ＣＰＵとは同一チップ
に内蔵され、前記異常検出部は、前記チップとは別の回
路素子で構成されている請求項１〜５の何れかに記載の
遊技機。
【請求項７】前記異常検出部はアドレスバスに接続さ
れた検査用ＲＯＭを備えて構成され、前記記憶部の未使
用領域と使用領域に対応するアドレスには、互いに異な
るデータが記憶されている請求項１〜６の何れかに記載
の遊技機。