JP3885367B2 - 乱数生成回路、および、その乱数生成回路を備えた遊技機 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機などに使用される乱数生成回路およびその乱数生成回路を備えた遊技機に関し、特に、「ぶら下げ基板」等による不正行為を防止することができる乱数生成回路およびその乱数生成回路を備えた遊技機に関するものである。
【０００２】
【従来の技術】
遊技機の一種であるパチンコ遊技機は、複数種類の図柄を変動表示可能な表示装置を備えており、遊技領域に打ち込まれた打球が図柄作動ゲートを通過することにより、変動表示を開始するように構成されている。この変動表示が予め定められた図柄の組み合わせと一致して停止すると、大当たりとなって、遊技者に所定の遊技価値が付与され、大量の遊技球が払出可能な状態となる。
【０００３】
かかる大当たりの発生の有無は、打球が図柄作動ゲートを通過するタイミングで決定される。即ち、１カウントずつ定期的に一定の範囲で（例えば、１カウントずつ、２ｍｓ毎に、０から３４６の範囲で）更新されるカウンタを備え、打球が図柄作動ゲートを通過したときに、そのカウンタの値を読み出し、読み出されたカウンタの値が、例えば「７」などの所定値と一致する場合に、大当たりを発生させている。
【０００４】
【発明が解決しようとする課題】
ところが、最近、「ぶら下げ基板」と呼ばれる不正な基板を使用した不正行為が報告されている。この不正行為は、制御基板と表示装置の表示用基板との間等に、不正な基板をぶら下げて（不正な「ぶら下げ基板」を取り付けて）、不当に大当たりを発生させるというものである。具体的には、前記したパチンコ遊技機に設けられる大当たりを決定するためのカウンタと同様の働きをするカウンタ（１カウントずつ定期的に一定の範囲で更新されるカウンタ）を「ぶら下げ基板」内に設け、そのカウンタの値をパチンコ遊技機の電源投入に合わせてリセット（０クリア）することにより、「ぶら下げ基板」内で大当たりの発生タイミングを把握する。そして、その把握した大当たりの発生タイミングに合わせて、「ぶら下げ基板」内で打球の図柄作動ゲート通過信号を不正に生成し、これをパチンコ遊技機の制御基板へ出力して、不当に大当たりを発生させるというものである。遊技場などでは、この「ぶら下げ基板」を用いた不正行為により、多大な被害を被っているという問題点があった。
【０００５】
本発明は上述した問題点を解決することができる乱数生成回路を提供するものである。また「ぶら下げ基板」等による大当たりの発生タイミングの把握を不可能にして、かかる「ぶら下げ基板」等を用いた不正行為を防止することができる乱数生成回路を備えた遊技機を提供するものである。
【０００６】
【課題を解決するための手段】
この目的を達成するために請求項１記載の乱数生成回路は、遊技機の制御に使用される乱数値を生成するためものであり、前記乱数値として使用される生成値を所定の契機に読み出して遊技の制御に使用可能なように前記生成値を記憶する生成値記憶手段と、前記乱数生成回路として生成可能な上限値の範囲内にて前記乱数値の最大値をいずれの値にも設定可能であって、その設定された最大値に対する情報を記憶して前記生成値記憶手段に記憶される生成値を前記最大値内にするための最大値設定手段と、その最大値設定手段によって記憶される情報に対応する乱数値の範囲内で前記生成値記憶手段に記憶される生成値を更新するための生成値更新手段と、前記生成値記憶手段に記憶された生成値を特定するための情報を記憶する生成済値記憶手段とを備え、前記生成値記憶手段に前記生成値がその生成値の総個数のｎ倍回（ｎは自然数のいずれか）記憶される場合に、前記生成済値記憶手段に記憶される情報によって各生成値の生成回数がｎ回ずつとされると共に前記更新範囲内の数値順とは異なる生成順序に生成値が生成されるようにしたものである。
【０００７】
請求項２記載の遊技機は、請求項１記載の乱数生成回路と、その乱数生成回路によって生成される値を所定の契機に読み出して遊技の制御を行う制御手段とを備え、その制御手段により読み出された値が予め定められた値と一致する場合に、遊技者に所定の遊技価値を付与するものである。
【０００８】
【発明の実施の形態】
以下、本発明の好ましい実施例について、添付図面を参照して説明する。本実施例では、遊技機の一例としてパチンコ遊技機、特に、第１種パチンコ遊技機を用いて説明する。なお、本発明を第３種パチンコ遊技機や他の遊技機に用いることは、当然に可能である。
【０００９】
図１は、パチンコ遊技機Ｐの遊技盤の正面図である。遊技盤１の周囲には、打球が入賞することにより５個から１５個の遊技球が払い出される複数の入賞口２が設けられている。また、遊技盤１の中央には、複数種類の識別情報としての図柄などを表示する液晶（ＬＣＤ）ディスプレイ３が設けられている。このＬＣＤディスプレイ３の表示画面は横方向に３分割されており、３分割された各表示領域において、それぞれ図柄の変動表示が行われる。
【００１０】
ＬＣＤディスプレイ３の下方には、図柄作動ゲート（第１種始動口）４が設けられている。打球がこの図柄作動ゲート４を通過することにより、前記したＬＣＤディスプレイ３の変動表示が開始される。図柄作動ゲート４の下方には、特定入賞口（大入賞口）５が設けられている。この特定入賞口５は、ＬＣＤディスプレイ３の変動後の表示結果が予め定められた図柄の組み合わせの１つと一致する場合に、大当たりとなって、打球が入賞しやすいように所定時間（例えば、３０秒経過するまで、あるいは、打球が１０個入賞するまで）開放される入賞口である。この特定入賞口５内には、Ｖゾーン５ａが設けられており、特定入賞口５の開放中に、打球がＶゾーン５ａ内を通過すると、継続権が成立して、特定入賞口５の閉鎖後、再度、その特定入賞口５が所定時間（又は、特定入賞口５に打球が所定個数入賞するまで）開放される。この特定入賞口５の開閉動作は、最高で１６回（１６ラウンド）繰り返し可能にされており、開閉動作の行われ得る状態が、いわゆる所定の遊技価値の付与された状態（特別遊技状態）である。
【００１１】
図２は、かかるパチンコ遊技機Ｐの電気的構成を示したブロック図である。パチンコ遊技機Ｐの制御部Ｃは、演算装置であるＣＰＵ１１と、そのＣＰＵ１１によって実行される各種の制御プログラムなどを記憶したＲＯＭ１２と、各種のデータ等を一時的に記憶するためのメモリであるＲＡＭ１３と、パチンコ遊技機Ｐの制御に使用される乱数を生成し出力する乱数ＩＣ１４とを備えている。なお、図５のフローチャートに示すリセット割込処理は、ＲＯＭ１２内に記憶されている。
【００１２】
図３は、乱数ＩＣ１４の電気的構成を示したブロック図である。乱数ＩＣ１４は、乱数用カウンタ３１と、最大値レジスタ３２と、コンパレータ３３と、乱数レジスタ３４と、出力レジスタ３５と、フラグレジスタ３６と、フラグコントローラ３７とを備えている。
【００１３】
乱数用カウンタ３１は、ＣＰＵ１１から出力されるオペコード・フェッチの信号であるＭ１信号１１ａの立ち下がり毎に１カウントずつカウントアップを行う１０ビットのカウンタであり、カウント値を「０〜１０２３」の範囲で更新可能にされている。最大値レジスタ３２は、その乱数用カウンタ３１で更新されるカウント値の最大値＋１を記憶するためのレジスタであり、乱数用カウンタ３１の更新範囲＋１である「１〜１０２４」のいずれかの値が、ＣＰＵ１１によって書き込まれる。コンパレータ３３は、最大値レジスタ３２の値と乱数用カウンタ３１のカウント値とを比較して、両値が一致する場合に、クリア信号３３ａを乱数用カウンタ３１へ出力して、乱数用カウンタ３１のカウント値を「０」クリアする。
【００１４】
このように乱数用カウンタ３１は、Ｍ１信号１１ａが出力される度に、「０」から最大値レジスタ３２に記憶された値−１の範囲内で、１カウントずつカウントアップを行うのである。なお、本実施例では、乱数用カウンタ３１が「０〜３４６」の範囲でカウント値の更新を行うように、ＣＰＵ１１により最大値レジスタ３２に「３４７」が書き込まれる。
【００１５】
乱数レジスタ３４は、乱数用カウンタ３１が未だ出力レジスタ３５にラッチされていない値をカウントする場合に、そのカウント値をラッチするレジスタである。具体的には、乱数レジスタ３４は、後述するフラグコントローラ３７から出力される第１ラッチ信号３７ｂが入力された時の乱数用カウンタ３１のカウント値をラッチする。第１ラッチ信号３７ｂは、乱数用カウンタ３１のカウント値に対応するフラグレジスタ３６のフラグがオフである場合に、フラグコントローラ３７によって出力される。
【００１６】
出力レジスタ３５は、乱数ＩＣ１４から乱数値として出力される値をラッチするレジスタであり、フラグコントローラ３７から出力される第２ラッチ信号３７ｃが入力された時の乱数レジスタ３４の値をラッチする。後述するように、第２ラッチ信号３７ｃは、ＣＰＵ１１に対して２ｍｓ毎にリセット割込処理を実行させるためのＣＰＵリセット信号１１ｂを入力することにより、フラグコントローラ３７によって出力される。このため出力レジスタ３５の値、即ち、乱数ＩＣ１４の出力乱数値は、ＣＰＵリセット信号１１ｂに対応して、２ｍｓ毎に切り替えられるのである。なお、ＣＰＵリセット信号１１ｂは、図示しないゲートアレイにより、２ｍｓ間隔で出力される。
【００１７】
フラグレジスタ３６は、出力レジスタ３５にラッチ済みの値を記憶するためのフラグであり、乱数用カウンタ３１の各値に対応する１０２４ビットのフラグを備えている。例えば、出力レジスタ３５に「５」がラッチされた場合には、フラグレジスタ３６の５番目のフラグがオンされ、「１００」がラッチされた場合には、フラグレジスタ３６の１００番目のフラグがオンされる。一旦オンされたフラグレジスタ３６の各フラグは、フラグコントローラ３７から出力されるクリア信号３７ａによって、一斉にオフされる。
【００１８】
フラグコントローラ３７は、次の４つの機能を備えたコントローラである。第１は、乱数用カウンタ３１のカウント値を入力して、そのカウント値に対応するフラグレジスタ３６のフラグのオンオフ状態を調べ、かかるフラグがオフされている場合、即ち、入力された乱数用カウンタ３１のカウント値が未だ出力レジスタ３５にラッチされていない値である場合に、第１ラッチ信号３７ｂを乱数レジスタ３４へ出力する機能である。これにより、そのときの乱数用カウンタ３１のカウント値が乱数レジスタ３４にラッチされる。
【００１９】
第２は、ＣＰＵ１１に対して２ｍｓ毎にリセット割込処理を実行させるためのＣＰＵリセット信号１１ｂを入力して、第２ラッチ信号３７ｃを出力レジスタ３５へ出力する機能である。これにより、乱数レジスタ３４にラッチされている値を、２ｍｓ毎に出力レジスタ３５にラッチさせることができる。即ち、２ｍｓ毎に出力レジスタ３５の値（乱数ＩＣ１４の出力乱数値）を切り替えることができるのである。
【００２０】
第３は、第２ラッチ信号３７ｃにより出力レジスタ３５にラッチされた値を入力して、その値に対応するフラグレジスタ３６のフラグをオンする機能である。この機能と第１の機能とが相まって、フラグレジスタ３６のフラグがオフされるまでの間、出力レジスタ３５にラッチ済みの値を、再び乱数レジスタ３４（および出力レジスタ３５）へラッチさせないようにしている。
【００２１】
第４は、前記ＣＰＵリセット信号１１ｂの回数をカウントして、その回数が最大値レジスタ３２に記憶される値と一致した場合に、フラグレジスタ３６へクリア信号３７ａを出力する機能である。このクリア信号３７ａにより、フラグレジスタ３６のフラグが一斉にオフされる。
【００２２】
前記したように、ＣＰＵリセット信号１１ｂを入力する度に出力レジスタ３５にラッチされる値が切り替えられ（第２の機能）、かつ、一度、出力レジスタ３５にラッチされた値は、フラグレジスタ３６のフラグがオフされるまで出力レジスタ３５にはラッチされない（第１〜３の機能）。しかも、乱数用カウンタ３１は、Ｍ１信号１１ａによりカウントの更新を行うので、後述するように、ＣＰＵリセット信号１１ｂの出力間隔である２ｍｓのうちに一回り以上のカウントの更新を行っている。よって、出力レジスタ３５の値を切り替える第２ラッチ信号３７ｃの出力回数が最大値レジスタ３２に記憶されている値と一致するということは、すべての乱数値が出力レジスタ３５にラッチされたということ、即ち、すべての乱数値が乱数ＩＣ１４の乱数値として出力されたということである。従って、かかる場合には、乱数ＩＣ１４からの乱数値の出力を再度繰り返すために、クリア信号３７ａをフラグレジスタ３６へ出力して、フラグレジスタ３６のすべてのフラグをオフするのである。
【００２３】
ここで図４を参照して、乱数用カウンタ３１の更新トリガーとなるＭ１信号１１ａについて説明する。Ｍ１信号１１ａは、ＣＰＵ１１から出力されるオペコードをフェッチするための信号であり、Ｔ１クロックの立ち上がりとほぼ同時に立ち下がり、Ｔ３クロックの立ち上がり後、ほぼ同時に立ち上がる信号である。Ｍ１信号１１ａは、ＣＰＵ１１による各命令の実行時に必ず１回以上出力される。例えば、ＣＰＵ１１が第１オペコードのみの命令を実行する場合には、その命令の実行時にＭ１信号１１ａは１回出力されるだけであるが、第２オペコードまで有する命令を実行する場合には、その命令の実行時に、Ｍ１信号１１ａは２回出力される。加えて、１つの命令を構成するマシンサイクル数は、命令によって異なっている。このためＭ１信号１１ａは、ＣＰＵ１１による命令の実行時に必ず出力されるが、その出力間隔は一定ではない。即ち、ＣＰＵ１１により実行される命令に応じて（パチンコ遊技機Ｐの遊技状態に応じて）、Ｍ１信号１１ａの出力間隔は変化するのである。
【００２４】
しかも、Ｍ１信号１１ａは、ＣＰＵリセット信号１１ｂの出力間隔である２ｍｓのうちに、約１０００回以上出力される信号である。例えば、ＣＰＵ１１の動作クロックを８ＭＨｚとすると、１クロックは１２５ｎｓである。そこで、１命令を実行するための平均クロック数を約１６クロックとして計算すると、１命令の実行時間は約２μｓとなるので、２ｍｓのうちに約１０００命令が実行される。このためＭ１信号１１ａは、ＣＰＵリセット信号１１ｂの出力間隔である２ｍｓのうちに、約１０００回以上出力されるのである。
【００２５】
よって、本実施例では、かかるＭ１信号１１ａにより乱数用カウンタ３１の値を「０〜３４６」の範囲で更新しているので、出力乱数値をラッチする出力レジスタ３５の値が切り替えられる２ｍｓの間に、乱数用カウンタ３１のカウント値の更新を非等間隔に、かつ、確実に一回り以上行うことができるのである。
【００２６】
図２に示すように、これらのＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、乱数ＩＣ１４は、バスライン１７を介して互いに接続されている。バスライン１７は、また、入出力ポート１５にも接続されており、この入出力ポート１５は表示装置Ｄや他の入出力装置１６と接続されている。制御部Ｃは、入出力ポート１５を介して、表示装置Ｄや他の入出力装置１６へ動作コマンドを送り、それら各装置を制御する。ＬＣＤディスプレイ３の変動表示や特定入賞口５の開閉動作も、この動作コマンドに基づいて制御される。
【００２７】
表示装置Ｄは、ＣＰＵ２１と、プログラムＲＯＭ２２と、ワークＲＡＭ２３と、ビデオＲＡＭ２４と、キャラクタＲＯＭ２５と、画像コントローラ２６と、入出力ポート２７と、ＬＣＤディスプレイ３とを備えている。表示装置ＤのＣＰＵ２１は、制御部Ｃから出力される動作コマンドに応じて、ＬＣＤディスプレイ３の表示制御（変動表示）を行うものであり、プログラムＲＯＭ２２には、このＣＰＵ２１により実行されるプログラムが記憶されている。ワークＲＡＭ２３は、ＣＰＵ２１によるプログラムの実行時に使用されるワークデータが記憶されるメモリである。
【００２８】
ビデオＲＡＭ２４は、ＬＣＤディスプレイ３に表示されるデータが記憶されるメモリであり、このビデオＲＡＭ２４の内容を書き換えることにより、ＬＣＤディスプレイ３の表示内容が変更される。即ち、各表示領域における図柄の変動表示は、ビデオＲＡＭ２４の内容が書き換えられることにより行われる。キャラクタＲＯＭ２５は、ＬＣＤディスプレイ３に表示される図柄などのキャラクタデータを記憶するメモリである。画像コントローラ２６は、ＣＰＵ２１、ビデオＲＡＭ２４、入出力ポート２７のそれぞれのタイミングを調整して、データの読み書きを介在するとともに、ビデオＲＡＭ２４に記憶される表示データをキャラクタＲＯＭ２５を参照して所定のタイミングでＬＣＤディスプレイ３に表示させるものである。
【００２９】
次に、上記のように構成されたパチンコ遊技機Ｐで実行される各処理を、図５のフローチャートを参照して説明する。図５は、ＣＰＵリセット信号１１ｂにより、パチンコ遊技機Ｐの制御部Ｃにおいて、２ｍｓ毎に実行されるリセット割込処理のフローチャートである。このリセット割込処理により、パチンコ遊技機Ｐの遊技が制御される。
【００３０】
リセット割込処理では、まず、その処理が電源投入後、最初に実行された処理であるか否かが調べられる（Ｓ１）。最初に実行された処理であれば（Ｓ１：Ｙｅｓ）、ＲＡＭ１３の初期化を行った後に（Ｓ２）、乱数の更新範囲の上限を定めるため、乱数ＩＣ１４の最大値レジスタ３２に「３４７」を書き込む（Ｓ３）。これにより乱数ＩＣ１４の乱数用カウンタ３１は「０〜３４６」の範囲でカウントアップを行うので、乱数ＩＣ１４から出力される乱数値は「０〜３４６」となる。
【００３１】
Ｓ３の処理後、又は、Ｓ１の処理において電源投入後２回目以降に実行されたリセット割込処理であると判断された場合には（Ｓ１：Ｎｏ）、打球が図柄作動ゲート４を通過していれば（Ｓ４：Ｙｅｓ）、乱数ＩＣ１４の出力乱数値を記憶する出力レジスタ３５の値を読み出し（Ｓ５）、その読み出した値が当たり値（例えば「７」）の１つと一致するか否かを判断する（Ｓ６）。当たり値の１つと一致する場合には（Ｓ６：Ｙｅｓ）、大当たりと判定して、大当たり処理を実行する（Ｓ７）。大当たり処理では、大当たりコマンドが制御部Ｃから後述する表示装置Ｄへ送られて、表示装置Ｄにより、この大当たりコマンドに基づいて、ＬＣＤディスプレイ３の変動表示が大当たりの状態に制御されるのである。
【００３２】
一方、Ｓ４の処理において、打球が図柄作動ゲート４を通過しなかった場合は（Ｓ４：Ｎｏ）、乱数ＩＣ１４の値を読み出すことなく、また、Ｓ６の処理において、読み出した乱数ＩＣ１４の出力レジスタ３５の値がいずれの当たり値とも一致しない場合には（Ｓ６：Ｎｏ）、ハズレであるので、大当たり処理を行うことなく、Ｓ８の処理へ移行する。
【００３３】
Ｓ８の処理において、パチンコ遊技機Ｐの遊技状態に応じた各処理を実行した後、今回のリセット割込処理を終了して、次回のリセット割込処理を待機する。
【００３４】
ここで、大当たりの判定に用いられる乱数値を出力する乱数ＩＣ１４の動作について説明する。乱数ＩＣ１４の乱数用カウンタ３１は、ＣＰＵ１１から出力されるＭ１信号１１ａの立ち下がり毎にカウントアップを行い、カウント値が最大値レジスタ３２に記憶される「３４７」に達すると、コンパレータ３３からクリア信号３３ａが乱数用カウンタ３１へ出力されて、カウント値が「０」クリアされる。よって、乱数用カウンタ３１は、Ｍ１信号１１ａにより、「０〜３４６」の範囲でカウントアップを繰り返すのである。
【００３５】
この乱数用カウンタ３１のカウント値は、フラグコントローラ３７に入力されている。フラグコントローラ３７では、その都度、乱数用カウンタ３１のカウント値に対応するフラグレジスタ３６のフラグを調べ、そのフラグがオフされていれば、第１ラッチ信号３７ｂを出力して、かかるカウント値を乱数レジスタ３４へラッチさせる。
【００３６】
フラグコントローラ３７は、また、リセット割込処理（図５）の実行の契機となるＣＰＵリセット信号１１ｂを入力することにより、第２ラッチ信号３７ｃを出力し、そのタイミングで乱数レジスタ３４にラッチされている値を出力レジスタ３５へラッチさせる。この出力レジスタ３５にラッチされた値が、乱数ＩＣ１４の出力乱数値として、リセット割込処理のＳ５の処理により読み出され、大当たりの判定に用いられる（Ｓ６）。
【００３７】
出力レジスタ３５にラッチされた値は、フラグコントローラ３７へも出力され、フラグコントローラ３７によって、その値に対応するフラグレジスタ３６のフラグがオンされる。このフラグのオン操作により、次回からその値の乱数レジスタ３４へのラッチが禁止されるので、乱数ＩＣ１４の出力乱数値として、「０〜３４６」のすべての値を出力するまでに、いずれかの値を２回以上出力してしまうことを防止することができる。
【００３８】
なお、乱数用カウンタ３１をカウントアップさせるＭ１信号１１ａは、ＣＰＵリセット信号１１ｂの出力間隔である２ｍｓの間に、約１０００回以上出力されるので、ＣＰＵリセット信号１１ｂの出力後、次の信号１１ｂが出力されるまでに、乱数用カウンタ３１は一回り以上の更新を行う。よって、出力レジスタ３５にラッチされていない値のみを、２ｍｓ毎に切り替えて、出力レジスタ３５にラッチさせることができるのである。
【００３９】
ＣＰＵリセット信号１１ｂの出力回数が最大値レジスタ３２の値である「３４７」と一致すると、「０〜３４６」の３４７個のすべての値が１回ずつ出力レジスタ３５にラッチされ、乱数値として用いられたことになる。よって、この場合には、フラグコントローラ３７からクリア信号３７ａをフラグレジスタ３６へ出力して、フラグレジスタ３６のすべてのフラグを一斉にオフして、乱数値の出力を再び繰り返す。
【００４０】
以上説明したように、本実施例のパチンコ遊技機Ｐでは、乱数ＩＣ１４から出力される乱数値を用いて大当たりを判定している。この乱数ＩＣ１４から出力される乱数値は、乱数の一様性（連続で取得した場合、同じ値を取得することがなく、しかも、すべての値が同じ確率で取得できる）を備えつつ、ランダムになっている。このランダムな値は、パチンコ遊技機Ｐの遊技状態に応じて、その出力間隔が変化するＭ１信号１１ａに基づいて生成されている。よって、「ぶら下げ基板」では、かかる乱数ＩＣ１４の出力乱数値を把握することができない。従って、「ぶら下げ基板」による大当たりの発生タイミングの把握を不可能にして、「ぶら下げ基板」を用いた不正行為を防止することができるのである。
【００４１】
以上、実施例に基づき本発明を説明したが、本発明は上記実施例に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変形が可能であることは容易に推察できるものである。
【００４２】
例えば、本実施例では、乱数ＩＣ１４はＣＰＵ１１と別体に構成されたが、乱数ＩＣ１４をＣＰＵ１１に内蔵しても良い。乱数ＩＣ１４をＣＰＵ１１に内蔵することにより、乱数ＩＣ１４自体を交換するといった不正行為を防止することができるので、不正行為の防止効果を一層向上することができる。しかも、乱数ＩＣ１４をＣＰＵに内蔵し、その乱数ＩＣ１４の乱数用カウンタ３１を更新するための信号（本実施例では、Ｍ１信号１１ａ）を、ＣＰＵ１１の外部へ出力しないように構成すれば、ＣＰＵ１１の外部から乱数用カウンタ３１の更新タイミングが全くわからなくなるので、「ぶら下げ基板」等による出力乱数値の把握を一層困難なのものにすることができる。
【００４３】
また、フラグレジスタ３６のフラグをカウンタに変更しても良い。例えば、乱数用カウンタ３１で更新される各値に対して２ビットずつのカウンタを設ければ、各値の出力レジスタ３５へのラッチ回数を３回までカウントすることができる。よって、かかる構成を採用することにより、各乱数値が３回りする範囲において、乱数の一様性を保つようにすることができる。
【００４４】
更に、乱数用カウンタ３１のカウントアップを行う信号は、必ずしもＭ１信号１１ａに限られるものではなく、第２ラッチ信号３７ｃの出力間隔に、乱数用カウンタ３１の更新を一回り以上行わせることができるスピードの信号であれば、Ｍ１信号１１ａに代えて使用することができる。よって、例えば、ＣＰＵ１１の動作クロックφをＭ１信号１１ａに代えて使用することもできる。
【００４５】
また、かかる信号が高速であるだけでなく、不等間隔に絶えず出力される信号であれば、Ｍ１信号１１ａのように、「ぶら下げ基板」対策を一層効果的なものとすることができる。例えば、ＣＰＵ１１から出力されるメモリ・リクエスト信号、ＩＯリクエスト信号、リード信号、ライト信号、リフレッシュ信号、ウエイト信号、バス・リクエスト信号、バス・アクノリッジ信号、いずれかのアドレスバス信号、または、いずれかのデータバス信号などを、Ｍ１信号１１ａに代えて使用することができる。更に、これら複数の信号を組み合わせて使用するようにしても良いのである。
【００４６】
本実施例では、乱数レジスタ３４および出力レジスタ３５は別々のラッチ回路で構成されたが、これらを単一のフリップフロップで構成するようにしても良い。即ち、第１ラッチ回路および第２ラッチ回路を単一のフリップフロップで構成しても良い。
【００４７】
以下に本発明の変形例を示す。請求項１記載の遊技機用乱数生成回路において、前記カウンタ回路は、１の第２ラッチ信号とその次の第２ラッチ信号との間に、すべての乱数値の更新を一回り以上行うことを特徴とする遊技機用乱数生成回路１。
【００４８】
請求項１記載の遊技機用乱数生成回路、または、遊技機用乱数生成回路１において、前記記憶回路は、各乱数値毎に設けられたフラグ（ｎ＝１の場合）、または、各乱数値毎に設けられたカウンタ（ｎ＝２以上の整数の場合）により構成されていることを特徴とする遊技機用乱数生成回路２。第２ラッチ回路に記憶された乱数値を直接記憶する場合に比べて、記憶回路の容量を少容量化して、回路コストを低減することができる。
【００４９】
請求項１記載の遊技機用乱数生成回路、または、遊技機用乱数生成回路１、２において、前記カウンタ回路のカウント値の更新トリガとなる信号は、この遊技機用乱数生成回路の搭載される回路基板が外部装置と接続されるコネクタ上の信号以外の信号で構成されることを特徴とする遊技機用乱数生成回路３。よって、「ぶら下げ基板」等を該コネクタに接続しても、「ぶら下げ基板」等では、カウンタ回路のカウント値の更新トリガを入力することができず、遊技機用乱数生成回路から出力される乱数値を把握することができない。
【００５０】
請求項１記載の遊技機用乱数生成回路、または、遊技機用乱数生成回路１から３のいずれかにおいて、ＣＰＵに内蔵されていることを特徴とする遊技機用乱数生成回路４。遊技機用乱数生成回路をＣＰＵに内蔵することにより、遊技機用乱数生成回路のみの不正な取り替えを防止して、不正行為の防止を強化することができる。また、遊技機用乱数生成回路をＣＰＵに内蔵し、かつ、カウンタ回路のカウント値の更新トリガとなる信号をＣＰＵの内部の信号を用い、その信号をＣＰＵの外部へ出力しないように構成すれば、「ぶら下げ基板」等によるカウンタ回路のカウント値の更新を把握できなくすることができる。
【００５１】
請求項１記載の遊技機用乱数生成回路、または、遊技機用乱数生成回路１から４のいずれかにおいて、前記カウンタ回路は、非等間隔に絶えず出力される信号に基づいてカウント値の更新を行うことを特徴とする遊技機用乱数生成回路５。カウンタ回路の更新は非等間隔に絶えず行われるので、「ぶら下げ基板」等による乱数値の把握を一層不可能にすることができる。
【００５２】
請求項１記載の遊技機用乱数生成回路、または、遊技機用乱数生成回路１から５のいずれかにおいて、前記カウンタ回路は、ＣＰＵの動作クロック信号、Ｍ１信号（オペコードフェッチ信号）、メモリ・リクエスト信号、ＩＯリクエスト信号、リード信号、ライト信号、リフレッシュ信号、ウエイト信号、バス・リクエスト信号、バス・アクノリッジ信号、少なくとも１本のアドレスバス信号、または、少なくとも１本のデータバス信号のうち、いずれかの信号に基づいてカウント値を更新することを特徴とする遊技機用乱数生成回路６。これらの信号であれば、該信号の発生回路を別途設ける必要がなく、回路コストを低減することができる。ＣＰＵの動作クロック信号を除く上記各信号は、遊技機の制御状態に応じて、いずれも非等間隔に絶えず出力されるので、「ぶら下げ基板」等による乱数値の把握を一層不可能にすることができる。なお、ＣＰＵの動作クロック信号も含め、前記した信号のうち、いくつかの信号を組み合わせて使用しても良い。
【００５３】
【発明の効果】
本発明の乱数生成回路によれば、乱数値として使用される生成値がすべてｎ回分出力されるまで、ｎ回を超えて出力される生成値を生じさせることなく、しかも、生成値の出力順はランダムにされる。よって、この乱数生成回路を用いた遊技機によればこの乱数生成回路から出力される生成値を「ぶら下げ基板」等では把握することができない。従って、「ぶら下げ基板」等による大当たりの発生タイミングの把握を不可能にして、「ぶら下げ基板」等を用いた不正行為を防止することができるという効果がある。なお、ｎは自然数のいずれかである。
【図面の簡単な説明】
【図１】 本発明の一実施例であるパチンコ遊技機の遊技盤の正面図である。
【図２】 パチンコ遊技機の電気的構成を示したブロック図である。
【図３】 乱数ＩＣの電気的構成を示したブロック図である。
【図４】 Ｍ１サイクル（オペコード・フェッチ・サイクル）のタイミングチャートである。
【図５】 リセット割込処理を示したフローチャートである。
【符号の説明】
１１ 制御部のＣＰＵ
１１ａ Ｍ１信号
１１ｂ ＣＰＵリセット信号
１４ 乱数ＩＣ（乱数生成回路）
３１ 乱数用カウンタ
３２ 最大値レジスタ（最大値設定手段）
３３ コンパレータ
３３ａ クリア信号
３４ 乱数レジスタ
３５ 出力レジスタ（生成値記憶手段）
３６ フラグレジスタ（生成済値記憶手段）
３７ フラグコントローラ（生成値更新手段）
３７ａ クリア信号
３７ｂ 第１ラッチ信号
３７ｃ 第２ラッチ信号
Ｃ 制御部
Ｐ パチンコ遊技機（遊技機）

Claims (2)

1. 遊技機の制御に使用される乱数値を生成するための乱数生成回路において、
   前記乱数値として使用される生成値を所定の契機に読み出して遊技の制御に使用可能なように前記生成値を記憶する生成値記憶手段と、
   前記乱数生成回路として生成可能な上限値の範囲内にて前記乱数値の最大値をいずれの値にも設定可能であって、その設定された最大値に対する情報を記憶して前記生成値記憶手段に記憶される生成値を前記最大値内にするための最大値設定手段と、
   その最大値設定手段によって記憶される情報に対応する乱数値の範囲内で前記生成値記憶手段に記憶される生成値を更新するための生成値更新手段と、
   前記生成値記憶手段に記憶された生成値を特定するための情報を記憶する生成済値記憶手段とを備え、
   前記生成値記憶手段に前記生成値がその生成値の総個数のｎ倍回（ｎは自然数のいずれか）記憶される場合に、前記生成済値記憶手段に記憶される情報によって各生成値の生成回数がｎ回ずつとされると共に前記更新範囲内の数値順とは異なる生成順序に生成値が生成されるようにしたことを特徴とする乱数生成回路。
2. 請求項１記載の乱数生成回路と、
   その乱数生成回路によって生成される値を所定の契機に読み出して遊技の制御を行う制御手段とを備え、
   その制御手段により読み出された値が予め定められた値と一致する場合に、遊技者に所定の遊技価値を付与することを特徴とする遊技機。

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