JP5025853B2

JP5025853B2 - 遊技機

Info

Publication number: JP5025853B2
Application number: JP2001058174A
Authority: JP
Inventors: 雅哉坂本
Original assignee: 株式会社藤商事
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2012-09-12
Anticipated expiration: 2021-03-02
Also published as: JP2002253755A

Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ機、回胴式遊技機、アレンジボール機、雀球遊技機などの遊技機に関し、特に、リサイクル性に優れる上に不正改造の恐れの少ない遊技機に関するものである。
【０００２】
【従来の技術】
大衆娯楽機器のうち、運が良いと出資した以上の景品を取得できるものとしてパチンコ機などが広く一般に親しまれている。このパチンコ機では、液晶画面などに各種のキャラクタを出現させてゲームの進行を盛上げている。
【０００３】
このような遊技機を楽しむ遊技者は、一般に、常に新しいゲーム性を望む傾向にあるため、遊技ホールでは次々と新機種を導入して遊技者の期待に応えるようにしている。そのため、パチンコ機などの遊技機は、その耐久年数とは無関係に比較的短期間のうちに遊技ホールから撤去されるのが実情である。
【０００４】
【発明が解決しようとする課題】
そのため、遊技ホールから撤去される遊技機をどのように処分するかが大きな問題となり、廃棄や焼却には相当のコストがかかることを考えると、全ての遊技ホールに適正な処理を期待することはできない。したがって、遊技機メーカとしても遊技機のリサイクルの問題に正面から取り組む必要があり、確実なリサイクル・システムを構築すると共に、機器設計上もリサイクル容易な機器を完成させる必要がある。すなわち、ゲーム性の異なる新機種を次々と提供して遊技者の要請に応えつつ、リサイクル性を考慮して汎用的に使用できる部分を多く含むような回路設計とすべきである。但し、リサイクル性を追及する余り、不正改造が容易な遊技機であってはならない。
【０００５】
本発明は、かかる点に鑑みてなされたものであって、汎用的に使用できる部分を多く含みリサイクル性に優れるだけでなく、不正改造も困難な遊技機を提供することを課題とする。
【０００６】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技機において、制御動作を実現する制御プログラムを記憶するメモリ、及び、制御プログラムを実行するＣＰＵを備える第１基板と、制御端子に動作許可レベルの選択信号を受けて第１基板に並列データを出力する入力回路を搭載した第２基板とが、第１基板の第１コネクタと第２基板の第２コネクタとで接続されて構成された制御基板を有し、第２基板には、遊技盤上の遊技部品からスイッチ信号を受けるスイッチ回路と、第１基板から動作許可レベルの選択信号を制御端子に受けることを条件に、スイッチ回路が受けたスイッチ信号を、第２コネクタ及び第１コネクタを経由して第１基板に伝送する前記入力回路と、が搭載され、第１コネクタ及び第２コネクタは、制御端子に選択信号を受けて動作する搭載済みの入力回路を超えて、未搭載の同種の入力回路の制御端子にも選択信号を各々伝送可能なコネクタ端子を有して構成され、未搭載の入力回路の制御端子に伝送すべき選択信号に対応する第２コネクタの入力端子が、直接又は保護用素子を通して、第２基板のグランドに接続され、第１基板にはＮ個のゲート回路が搭載され、Ｎ個のゲート回路の一方側入力端子には、アドレスデコーダのＮ個の出力信号が各々供給される一方、全てのゲート回路の他方側入力端子には、ＣＰＵが出力する書込み制御信号が共通して供給され、ＣＰＵのデータ書込み動作時に出力される書込み制御信号に基づき、アドレスデコーダの異なるＮ個の出力信号のうち動作許可レベルの選択信号が、これを受けるゲート回路を経由して、第２基板の出力回路の制御端子に供給されるよう構成されている。
【０００８】
本発明の制御基板は、第１基板と第２基板の複数基板で構成されているので、制御プログラムを書き換えれば、第１基板の回路構成を変更することなく新規の遊技機を実現することができる。つまり、第１基板は、機種の変更に係わらず使用できるのでリサイクルなども可能となる。
【００１０】
好ましくは、保護用素子を構成する固定抵抗の抵抗値は、固定抵抗に接続されている第１基板側の回路素子の最大定格電流に対応する最小値に設定されている。この場合には、第１基板側のプログラムが暴走しても第１基板側の素子が破損されることがない。
【００１１】
第１基板にはＮ個のゲート回路が搭載され、Ｎ個のゲート回路の一方側入力端子には、アドレスデコーダのＮ個の出力信号が各々供給される一方、全てのゲート回路の他方側入力端子には、ＣＰＵが出力する書込み制御信号が共通して供給され、ＣＰＵのデータ書込み動作時に出力される書込み制御信号に基づき、アドレスデコーダの異なるＮ個の出力信号のうち動作許可レベルの選択信号が、これを受けるゲート回路を経由して、第２基板の出力回路の制御端子に供給されるよう構成されているのが好ましい。
【００１２】
【発明の実施の態様】
以下、実施例に基づいて、この発明を更に詳細に説明する。図１は、本実施例に係るパチンコ機の制御系を示す回路構成図である。このパチンコ機は、２枚の基板からなる主制御基板１と、図柄制御基板２と、音声制御基板３と、ランプ制御基板４と、払出制御基板５とを中心的な構成要素としており、それぞれＣＰＵ、ＲＯＭ、ＲＡＭを備えるコンピュータ回路で構成されている。主制御基板１は、第１基板１ａと第２基板１ｂとからなり、遊技動作を中心的に制御する部分である。その他の制御基板２〜５は、主制御基板１（具体的には第２基板１ｂ）から制御コマンドを受けて所定の遊技動作を実現するようになっている。
【００１３】
図柄制御基板２は、ＬＣＤモニタ８を駆動する基板であり、例えば、入賞口に遊技球が入った場合には、主制御基板１からの制御コマンドにしたがってＬＣＤモニタ８の画面内容を変動表示している。音声制御基板３とランプ制御基板４とは、それぞれ主制御基板１からの制御コマンドにしたがって遊技動作を音声的又は視覚的に盛上げる動作を実現している。
【００１４】
払出制御基板５は、主制御基板１からの制御コマンドにしたがって動作するが、賞球計数スイッチなどのスイッチ入力を受けて、所定数の賞球の払出しを実現している。なお、払出制御基板５は、補給切れ検出スイッチ、下受け皿スイッチ、玉貸し計数スイッチなどからの情報も受けている。また、払出制御基板５は、発射基板７に対して指令信号（発射許可信号）を出力しており、発射制御基板７は、遊技者の操作に応答して遊技球を発射させる機能を果たしている。なお、図１において、電源基板６は、ＡＣ２４Ｖを受けて装置各部に直流電圧を供給する部分である。
【００１５】
図２は、主制御基板１の内部構成を図示したものである。図示の通り、主制御基板１は、第１基板１ａと第２基板１ｂとが、コネクタＣＮ１，ＣＮ２及びケーブルＣＢＬによって接続されて構成されている。第１基板１ａは、電源基板６からの直流電圧を受けて各部に供給する電源回路部１０と、電源基板６から電源リセット信号や電源異常信号などを受けてＣＰＵ用のリセット信号やＮＭＩ(Non Maskable Interrupt)信号を生成するリセット回路部１１と、ＣＰＵ、ＲＯＭ、ＲＡＭその他のＩＣからなるＣＰＵ回路部１２と、アドレス信号をデコードしてチップセレクト信号ＣＳを生成するデコード回路部１３とで構成されている。
【００１６】
第２基板１ｂは、第１基板１ａから受けた制御コマンドを各制御基板２〜５に送信する機能の他、遊技盤上に配置された入賞口やチューリップなどからのスイッチ信号を第１基板１ａに伝える機能を果たしている。そのため、第２基板１ｂは、第１基板１ａから他の制御基板２〜５に制御データを出力する出力ポート回路部１４と、遊技盤に配置された各種各遊技部品からのデータなどを受ける入力ポート回路部１５と、出力駆動用のインターフェイス部である出力駆動回路部１６と、スイッチ類との入力インターフェイス部であるスイッチ入力回路部１７とで構成されている。
【００１７】
図３はデコード回路部１３の出力部と第２基板１ｂの入力部とを図示したものである。第１基板１ａは、アドレスデコーダ２０，２１と、多数のＯＲゲートＧ１…Ｇ１とを通してコネクタＣＮ１で終端されている。アドレスデコーダ２０，２１は、例えば、ＨＤ７４ＨＣ１３８Ｐ（３−８ラインデコーダ）であり、選択入力端子ＡＢＣには、ＣＰＵのアドレスバスの下位３ビットＡＢ０〜ＡＢ２が接続されている。また、イネーブル端子Ｇ２Ｂには第１基板１ａで生成されたチップセレクト信号ＣＳが供給されている。
【００１８】
イネーブル端子Ｇ１，Ｇ２Ａへの入力は２つのＩＣで異なり、アドレスデコーダ２０にはアドレスバスのＡＢ３，ＡＢ４のアドレス信号が供給され、アドレスデコーダ２１には、アドレスバスのＡＢ４，ＡＢ３のアドレス信号が供給されている。したがって、アドレスバスの下位５ビットの電圧レベルがＬＨＬＬＬ〜ＬＨＨＨＨであると、デコーダ２０が機能してＹ０〜Ｙ７の対応ビットがＬレベルになることになる。一方、アドレスバスの下位５ビットの電圧レベルがＨＬＬＬＬ〜ＨＬＨＨＨであると、デコーダ２１が機能してＹ０〜Ｙ７の対応ビットがＬレベルになることになる。
【００１９】
アドレスデコーダ２０，２１の出力信号は、第２基板１ｂにおけるチップセレクト信号として用いられるが、チップセレクト信号の一部ＣＳ₀〜ＣＳ_n-1は、ＸＷＲ信号と共にＯＲゲートＧ１に供給され、ＯＲゲートＧ１の出力は、出力ポート用のチップセレクト信号ＣＳ₀〜ＣＳ_n-1としてコネクタＣＮ１に供給されている。
【００２０】
この実施例の場合、第２基板１ｂで実際に必要とされるチップセレクト信号はＮ個未満であるが、制御プログラムを書き換えることによって、第１基板１ａを汎用的に使用するため、敢えて最大数のチップセレクト信号ＣＳ₀〜ＣＳ_n-1を出力するようにしている。なお、ＸＷＲ信号は、データバスがライトサイクルであることを示す信号であるので、コネクタＣＮ１におけるチップセレクト信号ＣＳ₀〜ＣＳ_n-1は、ＣＰＵがデータ出力命令（ＯＵＴ命令）などを実行するのに合わせてＬレベルに変化することになる。
【００２１】
アドレスデコーダ２０，２１で生成された残りのチップセレクト信号ＣＳ_n〜ＣＳ_mは、第２基板１ｂにおける入力ポート用のチップセレクト信号として直接コネクタＣＮ１に供給されている。このチップセレクト信号ＣＳ_n〜ＣＳ_mについても、その全てを第２基板１ｂで使用するわけではないが、制御プログラムを書き換えることによって、第１基板１ａを汎用的に使用するため、敢えて最大数のチップセレクト信号ＣＳ_n〜ＣＳ_mを出力するようにしている。
【００２２】
なお、コネクタＣＮ１には、不図示のデータバスが接続されており、第２基板１ｂとの８ビットデータの授受を可能にしている。また、コネクタＣＮ１にはＲＤ信号も出力されているが、これは、ＣＰＵがデータ入力命令（ＩＮ命令）などを実行するのに合わせてバスバッファ２３をアクティブにするためである。
【００２３】
第２基板１ｂには、出力ポートとして多数のＤ型フリップフロップ２２…２２が設けられ、入力ポートして多数のバスバッファ２３…２３が設けられている。Ｄ型フリップフロップ２２は、例えば、ＨＤ７４ＨＣ２７３Ｐであり、Ｄ入力端子Ｄ８−Ｄ１にデータバス上の信号を受けると共に、クロック端子ＣＫには、第１基板１ａで生成された出力ポート用のチップセレクト信号ＣＳ_iを受けている。ここで、Ｄ型フリップフロップ２２は、クロック端子ＣＫの信号が立ち上がるとＤ入力端子Ｄ８−Ｄ１のデータを読み込むが、ＣＰＵがＯＵＴ命令などを実行するのに合わせてチップセレクト信号ＣＳ_iが立ち下がるので、このタイミングに合わせて、第１基板１ａが出力したデータがＤ型フリップフロップ２２に読み込まれることになる。
【００２４】
バスバッファ２３は、例えば、ＴＣ７４ＨＣ５４１ＡＰである。このバスバッファ２３は、Ｇ１，Ｇ２入力端子が共にＬレベルになると、ＹＡ８−ＹＡ１入力端子のデータをＹ８−Ｙ１出力端子に出力するようになっている。そして、Ｇ１入力端子には、コネクタＣＮ２，ＣＮ１を通して、入力ポート用のチップセレクト信号ＣＳ_jが供給されている。また、Ｇ２端子には、コネクタＣＮ２，ＣＮ１を通して、第１基板１ａからＲＤ信号が供給されている。したがって、ＣＰＵがＩＮ命令などを実行するのに合わせてチップセレクト信号ＣＳ_jが立ち下がりＧ１，Ｇ２入力端子が共にＬレベルになるので、このタイミングで、バスバッファ２３の出力値が変化することになる。なお、コネクタＣＮ２とＣＮ１の間にはデータバスにつながる接続ケーブルが存在するので、バスバッファ２３の出力がＣＰＵに読み込まれることになる。
【００２５】
以上のようにデータの入出力動作が行われるが、この実施例は、未使用の端子の終端方法にも特徴がある。先に説明したように、この実施例では、パチンコ機の機種に応じて第２基板１ｂの回路構成が変わったとしても、第１基板１ａを汎用的に使用するため、最大数のチップセレクト信号ＣＳ₀〜ＣＳ_n-1及びＣＳ_n〜ＣＳ_mを出力するようにしている。
【００２６】
そのため、未使用のチップセレクト信号が発生する場合があるが、それら未使用のチップセレクト信号に対応する全ての端子は、第２基板側１ｂにおいて保護抵抗用ｒを介してグランドに落とすようにしている。ここで、保護用抵抗ｒの値は、第１基板１ａ側の対応素子（この例ではＯＲゲートＧ１やデコーダ２１）からＨレベルの電圧が出力された場合でも最大定格電流以下になるような値に設定されている。したがって、仮に、第１基板側１ａにおいてＣＰＵが暴走して、ＯＲゲートＧ１やデコーダ２１からＨレベルの電圧が出力されても、これらのＩＣが破損する恐れはない。
【００２７】
また、保護用抵抗の抵抗値としては、最小限の値を選択し、常にスレシホールドレベル以下の電圧しか出力できないようにするのが好ましい。なお、第１基板１ａ側の対応素子に電流制限用の素子や回路が内蔵されている場合には、保護用抵抗ｒを用いることなく、未使用のチップセレクト信号に対応する端子を全てグランドに直結するのが好ましい。
【００２８】
このように、この実施例では、未使用のチップセレクト信号に対応する端子が直接又は最小限の保護用抵抗を通してグランドに接続されているので、未使用のチップセレクト信号を用いて遊技機を不正動作させて不当な賞球を得るようなことはできない。例えば、未使用のチップセレクト信号に対応する端子が、開放状態かプルアップされている場合には、第１基板１ａで不正改造プログラムを実行させると共に、本来未使用のはずのチップセレクト信号をコネクタＣＮ２から別の不正基板で受けて、不正コマンドを払出制御基板５に送るようなこともありえるが、本実施例の構成ではこのような違法行為は事実上不可能である。すなわち、未使用のチップセレクト信号に対応する端子は、直接又は最小限の保護用抵抗を通してグランドされており、Ｈレベルの信号を出力できないので、第２基板に傷を残す形で保護用抵抗を排除しない限り、上記のような違法行為を実現することができない。
【００２９】
以上、本発明の実施例について説明したが、具体的な説明内容は特に本発明を限定する趣旨ではない。例えば、第１基板の回路構成は適宜に変更可能であり、ＣＰＵ回路部は、複数個のＩＣで構成しても良いし、ワンチップマイコンを用いても良い。また、実施例ではチップセレクト信号について説明したが、第１基板と第２基板との間で伝送される他の信号についても、未使用のものは同様に終端するのが好ましい。なお、出力ポートとしてＤ型フリップフロップを例示し、入力ポートとしてバスバッファを例示したが、その他の回路構成を採っても良いのは勿論である。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、汎用的に使用できる部分を多く含むように改善すると共に不正改造も困難な遊技機を実現できる。
【図面の簡単な説明】
【図１】実施例に係るパチンコ機の全体構成図である。
【図２】主制御基板の回路構成を示すブロック図である。
【図３】主制御基板の回路構成を更に詳しく示すブロック図である。
【符号の説明】
１主制御回路（主回路基板）
２サブ制御回路
１ａ第１基板
１ｂ第２基板

Claims

遊技に関して遊技者に有利な第１状態と不利な第２状態とを択一的に発生させるための抽選を行い、その抽選結果に基づいて遊技動作を制御する遊技機において、
制御動作を実現する制御プログラムを記憶するメモリ、及び、制御プログラムを実行するＣＰＵを備える第１基板と、制御端子に動作許可レベルの選択信号を受けて第１基板に並列データを出力する入力回路を搭載した第２基板とが、第１基板の第１コネクタと第２基板の第２コネクタとで接続されて構成された制御基板を有し、
第２基板には、遊技盤上の遊技部品からスイッチ信号を受けるスイッチ回路と、第１基板から動作許可レベルの選択信号を制御端子に受けることを条件に、スイッチ回路が受けたスイッチ信号を、第２コネクタ及び第１コネクタを経由して第１基板に伝送する前記入力回路と、が搭載され、
第１コネクタ及び第２コネクタは、制御端子に選択信号を受けて動作する搭載済みの入力回路を超えて、未搭載の同種の入力回路の制御端子にも選択信号を各々伝送可能なコネクタ端子を有して構成され、
未搭載の入力回路の制御端子に伝送すべき選択信号に対応する第２コネクタの入力端子が、直接又は保護用素子を通して、第２基板のグランドに接続され、
第１基板にはＮ個のゲート回路が搭載され、Ｎ個のゲート回路の一方側入力端子には、アドレスデコーダのＮ個の出力信号が各々供給される一方、全てのゲート回路の他方側入力端子には、ＣＰＵが出力する書込み制御信号が共通して供給され、
ＣＰＵのデータ書込み動作時に出力される書込み制御信号に基づき、アドレスデコーダの異なるＮ個の出力信号のうち動作許可レベルの選択信号が、これを受けるゲート回路を経由して、第２基板の出力回路の制御端子に供給されるよう構成されている
ことを特徴とする遊技機。
保護用素子を構成する固定抵抗の抵抗値は、固定抵抗に接続されている第１基板側の回路素子の最大定格電流に対応する最小値に設定されている請求項１に記載の遊技機。
第２基板には、８個のフリップフロップが内蔵されて、制御端子を有する出力回路が搭載され、
この出力回路は、制御端子に動作許可レベルの選択信号を受けることを条件に、８個のフリップフロップが第１基板から制御コマンドを取得して、他の制御基板に出力するよう構成されている請求項１又は２に記載の遊技機。
ＣＰＵのデータ読出し動作時にＣＰＵから出力される読出し制御信号が、第１コネクタ及び第２コネクタを経由して、第２基板の入力回路の制御端子に供給されている請求項１〜３の何れかに記載の遊技機。