JPS6252652A - トライステ−トの異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 トライステート・バスの試験タイミングをバスを用いて
のデータ転送が行われないタイミングとし、そのタイミ
ングを作成するテストタイミング作成部とテストパター
ン発生部とで構成し、トライステート・バスがデータ転
送状態に無くハイ・インピーダンスなる際に、トライス
テートの異常検出を行い、パリティビットの代わりにバ
スの正常性をチェック可能とする。

〔産業上の利用分野〕

本発明は処理装置が主記憶装置及び端末装置との情報授
受をトライステート・バスによって行う際のトライステ
ート異常検出方式に関するものである。

情報処理等の分野で広く情報授受にバスが用いられてい
る。

一般にバスは、トライステート・ドライバによって制御
されている。従って、トライステート・ドライバの異常
状態の発生が問題となり、トライステートが適格にチェ
ックされるトライステートの異常検出方式が要望されて
いる。

（従来の技術〕 従来、バスに用いられているトライステート・ドライバ
は、チェックされることな（使用されていた。即ち、信
頼性を高めるために情報の授受に対して、パリティビッ
トを使用して対処している。

ところが、パリティビットを使用すると、パリティビッ
トを付ける１ビット分余分の情報を必要とし、パリティ
ビットのために、取扱いが複雑になり、特にトライステ
ート・ドライバが障害を発生しても、パリティチェック
に頼るしかなく不都合であった。

〔発明が解決しようとする問題点〕

上記した従来の方式では、ハスに発生ずるエラーチェッ
クをパリティチェックで行っているために、トライステ
ート・ドライバ自身の固定故障と、外来雑音による信号
線の変化との区別をすることが困難であった。

本発明はこのような点に濫みて創作されたもので、簡易
な構成でトライステートの異常のチェックが行えるトラ
イステートの異常検出方式を提供することを目的として
いる。

〔問題点を解決するための手段〕

トライステート・ドライバに試箸タイミングを作成し、
トライステート・ドライバに出力許可信号を与えるテス
トタイミング作成部と、トライステート・ハスがハイ・
インピーダンスの際に、テストパターンを出力するテス
トパターン発生部とを設ける。

〔作用〕

トライステート・ハスがハイ・インピーダンスの際に、
テストパターン発生部がテストパターンを出力し、テス
トパターンとトライステート・ドライバの出力との比較
を行い、トライステート・バスの異常を検出する。

従って、トライステート・ドライバ自身の異常検出が行
えると共に、パリティチェックを不要とし、取扱いが簡
単になる。

〔実施例〕

第１図は本発明の実施例のブロック図であって、テスト
タイミング作成部２は、入力されるシステムクロック信
号Ａとコントロール信号Ｂ等から試験用のタイミングを
作成する。

コントロール信号Ｂは、処理装置・主記憶装置、端末装
置間でのデータ転送の際に必要なものである。通常は、
バスを使用したい装置が使用要求を出し、他に使用する
装置が無ければ使用を許す信号を他装置が送出し、それ
を使用要求装置が認識すると、使用中信号（ビジィ信号
）を出す。この使用中信号が出力されている間は他装置
は一切要求信号を出力せず、該使用中信号が消えるまで
待つ。この信号が消えると、バス使用要求のある他の装
置は要求信号を送出し、上記プロセスを繰り返す。

従って、少なくとも、使用中信号が出力される迄は、バ
スは誰にも使用されていない状態にあり、バスはハイイ
ンピーダンスとなっている。この使用中信号が消えたタ
イミングが、試験のタイミングとなる。

テストパターン発生部３は、テストタイミング作成部２
の作成するタイミングで、トライステート・ドライバｌ
の試験用パターンを発生する。

トライステート・ドライバ１は被試験トライステート・
バス或いは、信号線４をドライブする。

レシーバ５は、トライステート・ドライバ１のテスト値
を読取る。

コンパレータ６は、テストパターンとレシーバ５の出力
を比較する。

フリップフロップ回路（ＦＦ回路）７は、コンパレータ
６の出力する異常検出結果を保持する。

以下動作に付いて説明をする。テストタイミング作成部
２は、上記したシステムクロック信号Ａとコントロール
信号Ｂから、トライステート・ノ＼ス４がハイ・インピ
ーダンスになる期間に、トライステート・ドライバーに
出力許可信号（イネーブル信号）を出力する。

更に、テストパターン発生部３にテストパターンを変化
させるタイミングを出力すると共にＦＦ回路７に異常検
出の保持タイミングを出力する。

テストパターン発生部３はテスト毎にトライステート・
ドライバ′１にテストパターンを出力する。

テストパターンの一例を下表に示す。

表 テストパターンは種々なものが作成されるが、例えば上
表のパターン＃１を例に取って説明する。

テストパターン発生部３が、パターン＃ｌのｒｏ　１０
１０１・・」゛を出力す°ると、トライステート・ドラ
イバ１は、イネーブル信号であるので、正常であると、
レシーバ５にｒｏ　１０１０１・・」を出力する。

コンパレータ６はレシーバ５を介して、これを受信し、
テストパターン即ち、ｒｏ　１０１０１・・」と比較す
る。

若し、トライステート・ドライバ１或いは、トライステ
ート・バス４に異常があ惟、比較した結果等しくないと
、その状態をＦＦ回路７に保持し、異常状態の検出をす
る。

第２図は本発明のタイムチャートであり、第２図（ａ）
は、トライステート・バス或いは信号線４がハイ・イン
ピーダンスの時に、第２図（ｂ）のテストタイミングが
作成される。トライステート・ドライバ１の出力は第２
図（Ｃ１となり、コンパレータは第２図（ｄｌの論理゛
０゛　或いは°１゛を出力する。

従って、ＦＦ回路７はテストタイミング第２図（ｂｌの
立ち下がりで変化し、第２図（ｅ）のタイミングにて出
力することとなる。この場合論理例えば、論理“１”が
異常である。

尚、一般的には、このテスト１回は２０〜３０ｎａの時
間を要する。しかし、使用要求信号等の７”ｔンドシエ
イクにて、使用中信号が出力される迄の時間も２０〜３
０ｎ３であり、上述の如く、使用中信号が消えた時点か
ら次に出力される迄の時間を考えれば、テスト１回を行
う時間は十分にある。

〔発明の効果〕

以上述べてきたように、本発明によれば、極めて簡易な
構成で、パリティチェックを用いずに・トライステート
のハスのチェックが行われ、しかもデータ転送の合間を
利用してデータ転送効率に影響を与えず、処理の簡素化
とメモリビ・ノド数を減少する上で極めて有効である。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
のタイムチャートである。 図において、１はトライステート・ドライバ、２はテス
トタイミング作成部、３はテストパターン発生部を示す
。

Claims (1)

1. 【特許請求の範囲】 試験されるトライステート・バス（４）の試験タイミン
   グを作成し、トライステート・ドライバ（１）に出力許
   可信号を与えるテストタイミング作成部（２）と、 前記トライステート・ドライバ（１）の出力がイネーブ
   ルの際にテストパターンを出力するテストパターン発生
   部（３）とを備え、 該テストパターン発生部（３）の出力するテストパター
   ンと前記トライステート・ドライバ（１）の出力とを比
   較し、トライステート・バス（４）の出力がハイ・イン
   ピーダンスなる際に、前記トライステート・バス（４）
   の試験を行うようにしたことを特徴とするトライステー
   トの異常検出方式。