JPH06110724A - バス故障検出装置 - Google Patents
バス故障検出装置Info
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- JPH06110724A JPH06110724A JP4255295A JP25529592A JPH06110724A JP H06110724 A JPH06110724 A JP H06110724A JP 4255295 A JP4255295 A JP 4255295A JP 25529592 A JP25529592 A JP 25529592A JP H06110724 A JPH06110724 A JP H06110724A
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- test pattern
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Abstract
(57)【要約】
【目的】 バス上にテストパターンを発生させ、このテ
ストパターンを検出してバスの故障を検出するバス故障
検出装置において、回路構成を簡略化する。 【構成】 バス故障検出装置は、バス６に抵抗器５を介
して接続されたテストパターン発生装置１ａと、バス６
上のパターンを検出し、このパターンとテストパターン
発生装置１ａが発生するパターンとを比較してバス６の
故障を検出するテストパターン検出装置２とを備えてい
る。テストパターン発生装置１ａを抵抗器５を介してバ
ス６に接続することにより、テストパターン発生装置と
バス６を３ステートバッファを用いて接続しなくても良
いので、回路が簡素化される。
ストパターンを検出してバスの故障を検出するバス故障
検出装置において、回路構成を簡略化する。 【構成】 バス故障検出装置は、バス６に抵抗器５を介
して接続されたテストパターン発生装置１ａと、バス６
上のパターンを検出し、このパターンとテストパターン
発生装置１ａが発生するパターンとを比較してバス６の
故障を検出するテストパターン検出装置２とを備えてい
る。テストパターン発生装置１ａを抵抗器５を介してバ
ス６に接続することにより、テストパターン発生装置と
バス６を３ステートバッファを用いて接続しなくても良
いので、回路が簡素化される。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムの
バスに生じる故障を検出するバス故障検出装置に関す
る。
バスに生じる故障を検出するバス故障検出装置に関す
る。
【０００２】
【従来の技術】従来、バスを介して行うデータ転送にお
けるデータの信頼性を確保するために、データ中にパリ
ティを付加したり、データ照合を行う方法が知られてい
る。しかしながら、これらの方法では、バスに生じた故
障とデータ送信側あるいは受信側に生じた故障とを区別
することができない。
けるデータの信頼性を確保するために、データ中にパリ
ティを付加したり、データ照合を行う方法が知られてい
る。しかしながら、これらの方法では、バスに生じた故
障とデータ送信側あるいは受信側に生じた故障とを区別
することができない。
【０００３】そこで、バスの故障を直接検出する方法と
して、特開平１−２１４９４９号公報には、バスにテス
トパターン発生部とテストパターン検出部を接続し、バ
スを使用していない時間に、テストパターン発生部より
バス上にテストパターンを発生させ、このテストパター
ンをテストパターン検出部によって検出し、発生パター
ンと検出パターンを照合する方法が示されている。
して、特開平１−２１４９４９号公報には、バスにテス
トパターン発生部とテストパターン検出部を接続し、バ
スを使用していない時間に、テストパターン発生部より
バス上にテストパターンを発生させ、このテストパター
ンをテストパターン検出部によって検出し、発生パター
ンと検出パターンを照合する方法が示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな方法でバスの故障を検出する場合、バス使用時に、
テストパターン発生部が、バス上の装置からの信号に影
響を与えないようにする必要がある。そこで、前記公報
では、テストパターン発生部とバスの間を３ステートバ
ッファ（前記公報の第３図におけるドライバ１８0 〜１
８15）を用いて接続し、バス使用時には３ステートバッ
ファをオフするようにしていた。そのため、回路構成が
複雑になるという問題点があった。
うな方法でバスの故障を検出する場合、バス使用時に、
テストパターン発生部が、バス上の装置からの信号に影
響を与えないようにする必要がある。そこで、前記公報
では、テストパターン発生部とバスの間を３ステートバ
ッファ（前記公報の第３図におけるドライバ１８0 〜１
８15）を用いて接続し、バス使用時には３ステートバッ
ファをオフするようにしていた。そのため、回路構成が
複雑になるという問題点があった。
【０００５】そこで本発明の目的は、バス上にテストパ
ターンを発生させ、このテストパターンを検出してバス
の故障を検出するバス故障検出装置であって、回路構成
を簡略化したバス故障検出装置を提供することにある。
ターンを発生させ、このテストパターンを検出してバス
の故障を検出するバス故障検出装置であって、回路構成
を簡略化したバス故障検出装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明のバ
ス故障検出装置は、少なくともバスが使用されていない
ときに所定のテストパターンを発生するテストパターン
発生手段と、このテストパターン発生手段のテストパタ
ーン出力部とバスとを接続する抵抗器と、バスが使用さ
れていないときにバス上のパターンを検出し、この検出
したバス上のパターンとテストパターン発生手段が発生
するテストパターンとを比較してバスの故障を検出する
故障検出手段とを備えたものである。
ス故障検出装置は、少なくともバスが使用されていない
ときに所定のテストパターンを発生するテストパターン
発生手段と、このテストパターン発生手段のテストパタ
ーン出力部とバスとを接続する抵抗器と、バスが使用さ
れていないときにバス上のパターンを検出し、この検出
したバス上のパターンとテストパターン発生手段が発生
するテストパターンとを比較してバスの故障を検出する
故障検出手段とを備えたものである。
【０００７】このバス故障検出装置では、バスが使用さ
れていないときに、テストパターン発生手段によって発
生されたテストパターンが抵抗器を介してバス上に現
れ、故障検出手段によって、このバス上のパターンとテ
ストパターン発生手段が発生するテストパターンとが比
較されてバスの故障が検出される。
れていないときに、テストパターン発生手段によって発
生されたテストパターンが抵抗器を介してバス上に現
れ、故障検出手段によって、このバス上のパターンとテ
ストパターン発生手段が発生するテストパターンとが比
較されてバスの故障が検出される。
【０００８】請求項２記載の発明のバス故障検出装置
は、請求項１記載の発明におけるテストパターン発生手
段を、リニアフィードバックシフトレジスタを用いてテ
ストパターンとして複数のパターンを周期的に発生させ
るものとしたものである。
は、請求項１記載の発明におけるテストパターン発生手
段を、リニアフィードバックシフトレジスタを用いてテ
ストパターンとして複数のパターンを周期的に発生させ
るものとしたものである。
【０００９】請求項３記載の発明のバス故障検出装置
は、少なくともバスが使用されていないときに所定のテ
ストパターンを発生する第１のテストパターン発生手段
と、この第１のテストパターン発生手段のテストパター
ン出力部とバスとを接続する抵抗器と、第１のテストパ
ターン発生手段と同一のテストパターンを発生させる第
２のテストパターン発生手段を内蔵し、バスが使用され
ていないときにバス上のパターンを検出し、この検出し
たバス上のパターンと第２のテストパターン発生手段が
発生するテストパターンとを比較してバスの故障を検出
する故障検出手段とを備えたものである。
は、少なくともバスが使用されていないときに所定のテ
ストパターンを発生する第１のテストパターン発生手段
と、この第１のテストパターン発生手段のテストパター
ン出力部とバスとを接続する抵抗器と、第１のテストパ
ターン発生手段と同一のテストパターンを発生させる第
２のテストパターン発生手段を内蔵し、バスが使用され
ていないときにバス上のパターンを検出し、この検出し
たバス上のパターンと第２のテストパターン発生手段が
発生するテストパターンとを比較してバスの故障を検出
する故障検出手段とを備えたものである。
【００１０】このバス故障検出装置では、バスが使用さ
れていないときに、第１のテストパターン発生手段によ
って発生されたテストパターンが抵抗器を介してバス上
に現れ、故障検出手段によって、このバス上のパターン
と第２のテストパターン発生手段が発生するテストパタ
ーンとが比較されてバスの故障が検出される。
れていないときに、第１のテストパターン発生手段によ
って発生されたテストパターンが抵抗器を介してバス上
に現れ、故障検出手段によって、このバス上のパターン
と第２のテストパターン発生手段が発生するテストパタ
ーンとが比較されてバスの故障が検出される。
【００１１】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１ないし図４は本発明の第１実施例に係
るものである。
て説明する。図１ないし図４は本発明の第１実施例に係
るものである。
【００１２】図１は本実施例のバス故障検出装置の構成
を示すブロック図である。本実施例で、バスとして、バ
スの規格の一つであるＭバスを用いた例である。図１に
示すように、Ｍバス６はＭＡＤ0 〜ＭＡＤ63という信号
を伝送する６４本の信号線を有し、アドレスやデータ等
の信号はこのＭＡＤ0 〜ＭＡＤ63という信号を使ってや
りとりされる。また、このバス６はＭＢＢ* （なお、論
理の否定を、図面ではバーで示すが、本明細書で
は“* ”で示す。）という信号とＲＳＴＩＮ* という信
号を伝送する２本の信号線を有している。信号ＭＢＢ*
はロウのときバスが使用されていることを表わす。ま
た、信号ＲＳＴＩＮ* はリセット信号である。その他に
もいくつかの信号線が定義されているが、本発明には関
係ないので、説明を省略する。
を示すブロック図である。本実施例で、バスとして、バ
スの規格の一つであるＭバスを用いた例である。図１に
示すように、Ｍバス６はＭＡＤ0 〜ＭＡＤ63という信号
を伝送する６４本の信号線を有し、アドレスやデータ等
の信号はこのＭＡＤ0 〜ＭＡＤ63という信号を使ってや
りとりされる。また、このバス６はＭＢＢ* （なお、論
理の否定を、図面ではバーで示すが、本明細書で
は“* ”で示す。）という信号とＲＳＴＩＮ* という信
号を伝送する２本の信号線を有している。信号ＭＢＢ*
はロウのときバスが使用されていることを表わす。ま
た、信号ＲＳＴＩＮ* はリセット信号である。その他に
もいくつかの信号線が定義されているが、本発明には関
係ないので、説明を省略する。
【００１３】バス上には、中央処理装置（ＣＰＵ）３や
メモリ４等の装置が接続されている。
メモリ４等の装置が接続されている。
【００１４】本実施例の故障検出装置は、テストパター
ン発生装置１ａと、このテストパターン発生装置１ａの
テストパターン出力部とバス６とを接続する抵抗器５
と、バス６に接続されたテストパターン検出装置２とを
備えている。テストパターン発生装置１ａは、バス６の
信号ＭＢＢ* 、信号ＲＳＴＩＮ* 用の各信号線に接続さ
れた信号入力部と、テストパターン信号ＰＤ0 〜ＰＤ63
の出力部とを有している。この信号ＰＤ0 〜ＰＤ63の各
出力部とバス６の信号ＭＡＤ0 〜ＭＡＤ63用の各信号線
との間に、それぞれ抵抗器５が直列に挿入されている。
一方、テストパターン検出装置２は、バス６の信号ＭＡ
Ｄ0 〜ＭＡＤ63用の各信号線に接続された信号入力部
と、バス６の信号ＭＢＢ* 、信号ＲＳＴＩＮ* 用の各信
号線に接続された信号入力部と、バスの故障を知らせる
信号ＢＵＳＦＡＵＬＴを出力する出力部とを有してい
る。
ン発生装置１ａと、このテストパターン発生装置１ａの
テストパターン出力部とバス６とを接続する抵抗器５
と、バス６に接続されたテストパターン検出装置２とを
備えている。テストパターン発生装置１ａは、バス６の
信号ＭＢＢ* 、信号ＲＳＴＩＮ* 用の各信号線に接続さ
れた信号入力部と、テストパターン信号ＰＤ0 〜ＰＤ63
の出力部とを有している。この信号ＰＤ0 〜ＰＤ63の各
出力部とバス６の信号ＭＡＤ0 〜ＭＡＤ63用の各信号線
との間に、それぞれ抵抗器５が直列に挿入されている。
一方、テストパターン検出装置２は、バス６の信号ＭＡ
Ｄ0 〜ＭＡＤ63用の各信号線に接続された信号入力部
と、バス６の信号ＭＢＢ* 、信号ＲＳＴＩＮ* 用の各信
号線に接続された信号入力部と、バスの故障を知らせる
信号ＢＵＳＦＡＵＬＴを出力する出力部とを有してい
る。
【００１５】図２はテストパターン発生装置１ａの構成
を示すブロック図である。このテストパターン発生装置
１ａは、信号ＭＢＢ* を反転するインバータ１１と、こ
のインバータ１１の出力をデータ入力とするＤ−フリッ
プフロップ（以下、Ｄ−ＦＦと記す。）１２と、このＤ
−ＦＦ１２のＱ* 出力とインバータ１１の出力の論理積
を求めるアンドゲート１３と、このアンドゲート１３の
出力をＪ入力およびＫ入力とするＪＫ−フリップフロッ
プ（以下、ＪＫ−ＦＦと記す。）１４とを備えている。
Ｄ−ＦＦ１２とＪＫ−ＦＦ１４の各クロック入力端には
クロック信号ＣＬＯＣＫが印加され、各リセット入力端
にはリセット信号ＲＥＳＥＴ* が印加されるようになっ
ている。なお、リセット信号ＲＥＳＥＴ* は、バス６上
の信号ＲＳＴＩＮ* である。また、ＪＫ−ＦＦ１４のＱ
出力は信号ＰＤ0 、ＰＤ2 、…、ＰＤ62となり、Ｑ* 出
力は信号ＰＤ1 、ＰＤ3 、…、ＰＤ63となっている。
を示すブロック図である。このテストパターン発生装置
１ａは、信号ＭＢＢ* を反転するインバータ１１と、こ
のインバータ１１の出力をデータ入力とするＤ−フリッ
プフロップ（以下、Ｄ−ＦＦと記す。）１２と、このＤ
−ＦＦ１２のＱ* 出力とインバータ１１の出力の論理積
を求めるアンドゲート１３と、このアンドゲート１３の
出力をＪ入力およびＫ入力とするＪＫ−フリップフロッ
プ（以下、ＪＫ−ＦＦと記す。）１４とを備えている。
Ｄ−ＦＦ１２とＪＫ−ＦＦ１４の各クロック入力端には
クロック信号ＣＬＯＣＫが印加され、各リセット入力端
にはリセット信号ＲＥＳＥＴ* が印加されるようになっ
ている。なお、リセット信号ＲＥＳＥＴ* は、バス６上
の信号ＲＳＴＩＮ* である。また、ＪＫ−ＦＦ１４のＱ
出力は信号ＰＤ0 、ＰＤ2 、…、ＰＤ62となり、Ｑ* 出
力は信号ＰＤ1 、ＰＤ3 、…、ＰＤ63となっている。
【００１６】ここで、このテストパターン発生装置１ａ
の動作について説明する。バスが使用されていないとき
は信号ＭＢＢ* がハイであり、アンドゲート１３の出力
は常にロウである。この状態からバス使用状態となって
信号ＭＢＢ* がロウに変化すると、アンドゲート１３の
出力が１クロック分だけハイになり、再びロウとなる。
アンドゲート１３の出力をＪ入力およびＫ入力とするＪ
Ｋ−ＦＦ１４は、Ｊ入力およびＫ入力が共にハイのとき
Ｑ出力およびＱ* 出力が共に反転し、Ｊ入力およびＫ入
力が共にロウのときは元の状態を維持する。従って、バ
ス使用開始時だけ、ＪＫ−ＦＦ１４のＱ出力およびＱ*
出力が反転する。このＪＫ−ＦＦ１４のＱ出力およびＱ
* 出力によってテストパターン信号ＰＤ1 、ＰＤ3 、
…、ＰＤ63が形成されるので、バス使用開始時に２つの
テストパターンが交互に切り換えられることになる。テ
ストパターン信号ＰＤ〜ＰＤ63をＰＤi （ｉ＝０〜６
３）と表すと、第１のテストパターンは、ｉが偶数のと
きＰＤi ＝０、ｉが奇数のときＰＤi ＝１であり、第２
のテストパターンは、ｉが偶数のときＰＤi ＝１、ｉが
奇数のときＰＤi ＝０である。
の動作について説明する。バスが使用されていないとき
は信号ＭＢＢ* がハイであり、アンドゲート１３の出力
は常にロウである。この状態からバス使用状態となって
信号ＭＢＢ* がロウに変化すると、アンドゲート１３の
出力が１クロック分だけハイになり、再びロウとなる。
アンドゲート１３の出力をＪ入力およびＫ入力とするＪ
Ｋ−ＦＦ１４は、Ｊ入力およびＫ入力が共にハイのとき
Ｑ出力およびＱ* 出力が共に反転し、Ｊ入力およびＫ入
力が共にロウのときは元の状態を維持する。従って、バ
ス使用開始時だけ、ＪＫ−ＦＦ１４のＱ出力およびＱ*
出力が反転する。このＪＫ−ＦＦ１４のＱ出力およびＱ
* 出力によってテストパターン信号ＰＤ1 、ＰＤ3 、
…、ＰＤ63が形成されるので、バス使用開始時に２つの
テストパターンが交互に切り換えられることになる。テ
ストパターン信号ＰＤ〜ＰＤ63をＰＤi （ｉ＝０〜６
３）と表すと、第１のテストパターンは、ｉが偶数のと
きＰＤi ＝０、ｉが奇数のときＰＤi ＝１であり、第２
のテストパターンは、ｉが偶数のときＰＤi ＝１、ｉが
奇数のときＰＤi ＝０である。
【００１７】図３はテストパターン検出装置２の構成を
示すブロック図である。このテストパターン検出装置２
は、テストパターン発生装置１ａと全く同じ構成のテス
トパターン発生装置１ｂを内蔵している。このテストパ
ターン発生装置１ｂは、テストパターン発生装置１ａと
同様に、信号ＭＢＢ* とリセット信号ＲＥＳＥＴ* を入
力し、テストパターン信号ＰＤ0 〜ＰＤ63を出力するよ
うになっている。また、テストパターン検出装置２は、
バス６上の各信号ＭＡＤ0 〜ＭＡＤ63とテストパターン
発生装置１ｂが発生する各信号ＰＤ0 〜ＰＤ63との排他
的論理和の否定を求める６４個のイクスクルーシブ−ノ
ア（以下、ＥＸ−ＮＯＲと記す。）ゲート２１0 〜２１
63を備えている。なお、ＥＸ−ＮＯＲゲート２１0 は信
号ＭＡＤ 0 と信号ＰＤ0 を入力し、ＥＸ−ＮＯＲゲート
２１1 は信号ＭＡＤ1 と信号ＰＤ 1 を入力し、以下同様
にして、ＥＸ−ＮＯＲゲート２１63は信号ＭＡＤ63と信
号ＰＤ63を入力する。テストパターン検出装置２は、さ
らに、ＥＸ−ＮＯＲゲート２１0 〜２１63の各出力の論
理積の否定を求めるナンドゲート２２と、このナンドゲ
ート２２の出力と信号ＭＢＢ* の論理積を求めるアンド
ゲート２３と、このアンドゲート２３の出力をＪ入力と
するＪＫ−ＦＦ２４とを備えている。ＪＫ−ＦＦ２４の
Ｋ入力端は接地され、クロック入力端にはクロック信号
ＣＬＯＣＫが印加され、リセット入力端にはリセット信
号ＲＥＳＥＴ* が印加されるようになっている。また、
ＪＫ−ＦＦ２４のＱ出力が信号ＢＵＳＦＡＵＬＴとなっ
ている。
示すブロック図である。このテストパターン検出装置２
は、テストパターン発生装置１ａと全く同じ構成のテス
トパターン発生装置１ｂを内蔵している。このテストパ
ターン発生装置１ｂは、テストパターン発生装置１ａと
同様に、信号ＭＢＢ* とリセット信号ＲＥＳＥＴ* を入
力し、テストパターン信号ＰＤ0 〜ＰＤ63を出力するよ
うになっている。また、テストパターン検出装置２は、
バス６上の各信号ＭＡＤ0 〜ＭＡＤ63とテストパターン
発生装置１ｂが発生する各信号ＰＤ0 〜ＰＤ63との排他
的論理和の否定を求める６４個のイクスクルーシブ−ノ
ア（以下、ＥＸ−ＮＯＲと記す。）ゲート２１0 〜２１
63を備えている。なお、ＥＸ−ＮＯＲゲート２１0 は信
号ＭＡＤ 0 と信号ＰＤ0 を入力し、ＥＸ−ＮＯＲゲート
２１1 は信号ＭＡＤ1 と信号ＰＤ 1 を入力し、以下同様
にして、ＥＸ−ＮＯＲゲート２１63は信号ＭＡＤ63と信
号ＰＤ63を入力する。テストパターン検出装置２は、さ
らに、ＥＸ−ＮＯＲゲート２１0 〜２１63の各出力の論
理積の否定を求めるナンドゲート２２と、このナンドゲ
ート２２の出力と信号ＭＢＢ* の論理積を求めるアンド
ゲート２３と、このアンドゲート２３の出力をＪ入力と
するＪＫ−ＦＦ２４とを備えている。ＪＫ−ＦＦ２４の
Ｋ入力端は接地され、クロック入力端にはクロック信号
ＣＬＯＣＫが印加され、リセット入力端にはリセット信
号ＲＥＳＥＴ* が印加されるようになっている。また、
ＪＫ−ＦＦ２４のＱ出力が信号ＢＵＳＦＡＵＬＴとなっ
ている。
【００１８】ここで、このテストパターン検出装置２の
動作について説明する。テストパターン検出装置２は、
バス６上の信号ＭＡＤ0 〜ＭＡＤ63を検出し、この信号
ＭＡＤ0 〜ＭＡＤ63とテストパターン発生装置１ｂの出
力するテストパターン信号ＰＤ0 〜ＰＤ63とを、ＥＸ−
ＮＯＲゲート２１0 〜２１63等によって比較する。バス
が使用されているときは信号ＭＢＢ* がロウであり、ア
ンドゲート２３の出力すなわちＪＫ−ＦＦ２４のＪ入力
が常にロウとなるため、信号ＢＵＳＦＡＵＬＴは常にロ
ウである。一方、バスが使用されていないときは信号Ｍ
ＢＢ* がハイである。この状態で、信号ＭＡＤ0 〜ＭＡ
Ｄ63と信号ＰＤ0 〜ＰＤ63に相違が生じると、ＥＸ−Ｎ
ＯＲゲート２１0 〜２１63のうちのいずれかの出力がロ
ウとなるため、それに接続されているナンドゲート２２
の出力はハイとなり、アンドゲート２３の出力すなわち
ＪＫ−ＦＦ２４のＪ入力がハイとなり、次のクロックで
信号ＢＵＳＦＡＵＬＴがハイになる。そして、ＪＫ−Ｆ
Ｆ２４にリセットがかかるまで、信号ＢＵＳＦＡＵＬＴ
はハイのままである。信号ＢＵＳＦＡＵＬＴは、ハイの
ときバスの故障を知らせる。
動作について説明する。テストパターン検出装置２は、
バス６上の信号ＭＡＤ0 〜ＭＡＤ63を検出し、この信号
ＭＡＤ0 〜ＭＡＤ63とテストパターン発生装置１ｂの出
力するテストパターン信号ＰＤ0 〜ＰＤ63とを、ＥＸ−
ＮＯＲゲート２１0 〜２１63等によって比較する。バス
が使用されているときは信号ＭＢＢ* がロウであり、ア
ンドゲート２３の出力すなわちＪＫ−ＦＦ２４のＪ入力
が常にロウとなるため、信号ＢＵＳＦＡＵＬＴは常にロ
ウである。一方、バスが使用されていないときは信号Ｍ
ＢＢ* がハイである。この状態で、信号ＭＡＤ0 〜ＭＡ
Ｄ63と信号ＰＤ0 〜ＰＤ63に相違が生じると、ＥＸ−Ｎ
ＯＲゲート２１0 〜２１63のうちのいずれかの出力がロ
ウとなるため、それに接続されているナンドゲート２２
の出力はハイとなり、アンドゲート２３の出力すなわち
ＪＫ−ＦＦ２４のＪ入力がハイとなり、次のクロックで
信号ＢＵＳＦＡＵＬＴがハイになる。そして、ＪＫ−Ｆ
Ｆ２４にリセットがかかるまで、信号ＢＵＳＦＡＵＬＴ
はハイのままである。信号ＢＵＳＦＡＵＬＴは、ハイの
ときバスの故障を知らせる。
【００１９】次に、図４を参照して、本実施例のバス故
障検出装置の全体の動作について説明する。図４は本実
施例の動作を示すタイミングチャートである。
障検出装置の全体の動作について説明する。図４は本実
施例の動作を示すタイミングチャートである。
【００２０】システムの初期化時には、図１におけるリ
セット信号ＲＳＴＩＮ* が活性化され、ロウとなり、図
４（ｂ）に示すリセット信号ＲＥＳＥＴ* がロウとなっ
て、テストパターン発生装置１ａおよびテストパターン
検出装置２が初期化される。テストパターン検出装置２
と共に、その内部のテストパターン発生装置１ｂも初期
化される。テストパターン発生装置１ａとテストパター
ン発生装置１ｂは全く同じ構成であり、同時に初期化さ
れるので、全く同じテストパターンを発生することにな
る。
セット信号ＲＳＴＩＮ* が活性化され、ロウとなり、図
４（ｂ）に示すリセット信号ＲＥＳＥＴ* がロウとなっ
て、テストパターン発生装置１ａおよびテストパターン
検出装置２が初期化される。テストパターン検出装置２
と共に、その内部のテストパターン発生装置１ｂも初期
化される。テストパターン発生装置１ａとテストパター
ン発生装置１ｂは全く同じ構成であり、同時に初期化さ
れるので、全く同じテストパターンを発生することにな
る。
【００２１】次に、バスが使用されていない期間の動作
について説明する。図４において、バスが使用されてい
ない期間は、サイクル１〜３、９〜１０、１５〜１６で
あり、この期間は図４（ｄ）に示すように信号ＭＢＢ*
がハイである。この期間、バス６上の信号ＭＡＤ0 〜Ｍ
ＡＤ63用の信号線には、抵抗器５を介してテストパター
ン発生装置１ａからのテストパターン信号ＰＤ0 〜ＰＤ
63の電位がそのまま現われる。テストパターン検出装置
２は、前述のように、バス上の信号ＭＡＤ0 〜ＭＡＤ63
を検出し、この信号ＭＡＤ0 〜ＭＡＤ63とテストパター
ン発生装置１ｂの出力するテストパターン信号ＰＤ0 〜
ＰＤ63とを、ＥＸ−ＮＯＲゲート２１0〜２１63等によ
って比較する。
について説明する。図４において、バスが使用されてい
ない期間は、サイクル１〜３、９〜１０、１５〜１６で
あり、この期間は図４（ｄ）に示すように信号ＭＢＢ*
がハイである。この期間、バス６上の信号ＭＡＤ0 〜Ｍ
ＡＤ63用の信号線には、抵抗器５を介してテストパター
ン発生装置１ａからのテストパターン信号ＰＤ0 〜ＰＤ
63の電位がそのまま現われる。テストパターン検出装置
２は、前述のように、バス上の信号ＭＡＤ0 〜ＭＡＤ63
を検出し、この信号ＭＡＤ0 〜ＭＡＤ63とテストパター
ン発生装置１ｂの出力するテストパターン信号ＰＤ0 〜
ＰＤ63とを、ＥＸ−ＮＯＲゲート２１0〜２１63等によ
って比較する。
【００２２】ここで、バス６に故障が生じていなけれ
ば、図４（ｃ）に示すテストパターン信号ＰＤ0 〜ＰＤ
63と図４（ｅ）に示すバス上の信号ＭＡＤ0 〜ＭＡＤ63
とが一致する。図４では、サイクル１〜３、１５〜１６
が、バス６に故障が生じていない期間である。なお、図
では、このときの各信号によるパターンを“Ａ”と表わ
している。図４のサイクル１〜３のように、初めにテス
トパターン信号ＰＤ0 〜ＰＤ63とバス上の信号ＭＡＤ0
〜ＭＡＤ63とが一致している場合には、図４（ｆ）に示
すように信号ＢＵＳＦＡＵＬＴがロウであり、バス６に
故障が生じていないことが分かる。
ば、図４（ｃ）に示すテストパターン信号ＰＤ0 〜ＰＤ
63と図４（ｅ）に示すバス上の信号ＭＡＤ0 〜ＭＡＤ63
とが一致する。図４では、サイクル１〜３、１５〜１６
が、バス６に故障が生じていない期間である。なお、図
では、このときの各信号によるパターンを“Ａ”と表わ
している。図４のサイクル１〜３のように、初めにテス
トパターン信号ＰＤ0 〜ＰＤ63とバス上の信号ＭＡＤ0
〜ＭＡＤ63とが一致している場合には、図４（ｆ）に示
すように信号ＢＵＳＦＡＵＬＴがロウであり、バス６に
故障が生じていないことが分かる。
【００２３】一方、バス６に故障が生じると、図４にお
けるサイクル９〜１０のように、テストパターン信号Ｐ
Ｄ0 〜ＰＤ63とバス上の信号ＭＡＤ0 〜ＭＡＤ63に相違
が生じる。なお図４では、テストパターン信号ＰＤ0 〜
ＰＤ63によるパターンを“Ｂ”、バス上の信号ＭＡＤ0
〜ＭＡＤ63によるパターンを“Ｂ′”と表わしている。
このような場合、前述のように、ＥＸ−ＮＯＲゲート２
１0 〜２１63のうちのいずれかの出力がロウとなり、ナ
ンドゲート２２の出力がハイとなり、アンドゲート２３
の出力すなわちＪＫ−ＦＦ２４のＪ入力がハイとなり、
図４（ｆ）に示すように、次のクロック（サイクル１
０）で信号ＢＵＳＦＡＵＬＴがハイになり、バスの故障
を知らせる。そして、バスが使用されていない次の期間
（サイクル１５〜１６）でテストパターン信号ＰＤ0 〜
ＰＤ63とバス上の信号ＭＡＤ0 〜ＭＡＤ63が一致したと
しても、リセット信号ＲＥＳＥＴ* がロウとなってリセ
ットがかかるまでは、信号ＢＵＳＦＡＵＬＴはハイを維
持してバスの故障を知らせる。
けるサイクル９〜１０のように、テストパターン信号Ｐ
Ｄ0 〜ＰＤ63とバス上の信号ＭＡＤ0 〜ＭＡＤ63に相違
が生じる。なお図４では、テストパターン信号ＰＤ0 〜
ＰＤ63によるパターンを“Ｂ”、バス上の信号ＭＡＤ0
〜ＭＡＤ63によるパターンを“Ｂ′”と表わしている。
このような場合、前述のように、ＥＸ−ＮＯＲゲート２
１0 〜２１63のうちのいずれかの出力がロウとなり、ナ
ンドゲート２２の出力がハイとなり、アンドゲート２３
の出力すなわちＪＫ−ＦＦ２４のＪ入力がハイとなり、
図４（ｆ）に示すように、次のクロック（サイクル１
０）で信号ＢＵＳＦＡＵＬＴがハイになり、バスの故障
を知らせる。そして、バスが使用されていない次の期間
（サイクル１５〜１６）でテストパターン信号ＰＤ0 〜
ＰＤ63とバス上の信号ＭＡＤ0 〜ＭＡＤ63が一致したと
しても、リセット信号ＲＥＳＥＴ* がロウとなってリセ
ットがかかるまでは、信号ＢＵＳＦＡＵＬＴはハイを維
持してバスの故障を知らせる。
【００２４】次に、バスが使用されている期間の動作に
ついて説明する。図４において、バスが使用されている
期間は、サイクル４〜８、１１〜１４であり、この期間
は図４（ｄ）に示すように信号ＭＢＢ* がロウである。
この期間、図４（ｅ）に示すように、バス６上の信号Ｍ
ＡＤ0 〜ＭＡＤ63用の信号線には、バス６に接続された
装置からのデータまたはアドレスが現われる。ここで、
テストパターン発生装置１ａのテストパターン信号ＰＤ
0 〜ＰＤ63の出力部は、抵抗器５を介してバス６上の信
号ＭＡＤ0 〜ＭＡＤ63用の信号線に接続されているた
め、駆動能力が低く、バス６に接続されている他の装置
からの信号に影響を与えることがない。すなわち、バス
が使用されていないときはテストパターン発生装置１ａ
は抵抗器５を介してバス上にテストパターンを発生させ
ることができるが、バスが他の装置によって使用されて
いるときは、バス上における電位は、抵抗器５を介して
接続されたテストパターン発生装置１ａからの信号によ
って影響されず、他の装置からの信号による電位とな
る。
ついて説明する。図４において、バスが使用されている
期間は、サイクル４〜８、１１〜１４であり、この期間
は図４（ｄ）に示すように信号ＭＢＢ* がロウである。
この期間、図４（ｅ）に示すように、バス６上の信号Ｍ
ＡＤ0 〜ＭＡＤ63用の信号線には、バス６に接続された
装置からのデータまたはアドレスが現われる。ここで、
テストパターン発生装置１ａのテストパターン信号ＰＤ
0 〜ＰＤ63の出力部は、抵抗器５を介してバス６上の信
号ＭＡＤ0 〜ＭＡＤ63用の信号線に接続されているた
め、駆動能力が低く、バス６に接続されている他の装置
からの信号に影響を与えることがない。すなわち、バス
が使用されていないときはテストパターン発生装置１ａ
は抵抗器５を介してバス上にテストパターンを発生させ
ることができるが、バスが他の装置によって使用されて
いるときは、バス上における電位は、抵抗器５を介して
接続されたテストパターン発生装置１ａからの信号によ
って影響されず、他の装置からの信号による電位とな
る。
【００２５】従来は、抵抗器５ではなく３ステートバッ
ファを介してバス６上にテストパターンを発生させてい
たため、バスが使用されている期間には、３ステートバ
ッファをオフにし高インピーダンス状態にして、バス６
に接続されている装置からの信号に影響を与えないよう
にする必要があった。
ファを介してバス６上にテストパターンを発生させてい
たため、バスが使用されている期間には、３ステートバ
ッファをオフにし高インピーダンス状態にして、バス６
に接続されている装置からの信号に影響を与えないよう
にする必要があった。
【００２６】なお、バスが使用されている期間中、テス
トパターン検出装置２において、バス６上の信号ＭＡＤ
0 〜ＭＡＤ63とテストパターン発生装置１ｂからのテス
トパターン信号ＰＤ0 〜ＰＤ63とが相違することになる
が、信号ＭＢＢ* がロウになっているため、ＪＫ−ＦＦ
２４のＪ入力もロウとなり、信号ＢＵＳＦＡＵＬＴはハ
イにならない。
トパターン検出装置２において、バス６上の信号ＭＡＤ
0 〜ＭＡＤ63とテストパターン発生装置１ｂからのテス
トパターン信号ＰＤ0 〜ＰＤ63とが相違することになる
が、信号ＭＢＢ* がロウになっているため、ＪＫ−ＦＦ
２４のＪ入力もロウとなり、信号ＢＵＳＦＡＵＬＴはハ
イにならない。
【００２７】また、図４のサイクル５、１２のように、
信号ＭＢＢ* がロウになった次のクロックで、テストパ
ターン信号ＰＤ0 〜ＰＤ63のパターンが変化する。
信号ＭＢＢ* がロウになった次のクロックで、テストパ
ターン信号ＰＤ0 〜ＰＤ63のパターンが変化する。
【００２８】ところで、従来はバスが使用されていない
期間は、バスの各信号線の電位は、プルアップまたはプ
ルダウンによってハイまたはロウに固定されていた。本
実施例は、バスが使用されていない期間、バス上に、従
来の固定された電位の代わりに特定の電位のパターンを
発生させ、このパターンを検出することによってバスの
故障を検出するものである。これにより、データ送信側
あるいは受信側に生じた故障と明確に区別して、バスに
生じた故障を検出することができる。
期間は、バスの各信号線の電位は、プルアップまたはプ
ルダウンによってハイまたはロウに固定されていた。本
実施例は、バスが使用されていない期間、バス上に、従
来の固定された電位の代わりに特定の電位のパターンを
発生させ、このパターンを検出することによってバスの
故障を検出するものである。これにより、データ送信側
あるいは受信側に生じた故障と明確に区別して、バスに
生じた故障を検出することができる。
【００２９】そして、本実施例によれば、テストパター
ン発生装置１ａのテストパターン信号の出力部を抵抗器
５を介してバス６に接続しているので、出力部に３ステ
ートバッファ等を接続しなくても良いので、回路が簡素
化される。
ン発生装置１ａのテストパターン信号の出力部を抵抗器
５を介してバス６に接続しているので、出力部に３ステ
ートバッファ等を接続しなくても良いので、回路が簡素
化される。
【００３０】また、本実施例によれば、テストパターン
検出装置２内に、テストパターン発生装置１ａと全く同
じ構成で全く同じテストパターンを発生するテストパタ
ーン発生装置１ｂを内蔵したので、テストパターン発生
装置１ａとテストパターン検出装置２とを結線する必要
がないので、配線が少なくなる。
検出装置２内に、テストパターン発生装置１ａと全く同
じ構成で全く同じテストパターンを発生するテストパタ
ーン発生装置１ｂを内蔵したので、テストパターン発生
装置１ａとテストパターン検出装置２とを結線する必要
がないので、配線が少なくなる。
【００３１】図５および図６は本発明の第２実施例に係
るものである。本実施例は、第１実施例におけるテスト
パターン発生装置１ａ、１ｂを、図５に示す構成のもの
に置き換えたものである。
るものである。本実施例は、第１実施例におけるテスト
パターン発生装置１ａ、１ｂを、図５に示す構成のもの
に置き換えたものである。
【００３２】図５は本実施例におけるテストパターン発
生装置１ａ、１ｂの構成を示すブロック図である。この
テストパターン発生装置では、図１に示すテストパター
ン発生装置１ａにおけるＪＫ−ＦＦ１４の代わりに、８
ビットのリニアフィードバックシフトレジスタ（以下、
ＬＦＳＲと記す。）３１を設けている。このＬＦＳＲ３
１は、イネーブル信号ＥＮＡＢＬＥ、クロック信号ＣＬ
ＯＣＫおよびリセット信号ＲＥＳＥＴ* の各入力端と、
出力信号Ｑ0 〜Ｑ7 の各出力端とを有している。イネー
ブル信号ＥＮＡＢＬＥの入力端にはアンドゲート１３の
出力が印加されるようになっている。また、出力信号Ｑ
0 〜Ｑ7 は、図５に示すように順番にテストパターン信
号ＰＤ0 〜ＰＤ63に割り当てられている。すなわち、信
号Ｑ7 はＰＤ0 、ＰＤ8 、…、ＰＤ56となり、信号Ｑ6
はＰＤ1.、ＰＤ9 、…、ＰＤ57となり、以下同様にし
て、信号Ｑ0 はＰＤ7 、ＰＤ15、…、ＰＤ63となる。
生装置１ａ、１ｂの構成を示すブロック図である。この
テストパターン発生装置では、図１に示すテストパター
ン発生装置１ａにおけるＪＫ−ＦＦ１４の代わりに、８
ビットのリニアフィードバックシフトレジスタ（以下、
ＬＦＳＲと記す。）３１を設けている。このＬＦＳＲ３
１は、イネーブル信号ＥＮＡＢＬＥ、クロック信号ＣＬ
ＯＣＫおよびリセット信号ＲＥＳＥＴ* の各入力端と、
出力信号Ｑ0 〜Ｑ7 の各出力端とを有している。イネー
ブル信号ＥＮＡＢＬＥの入力端にはアンドゲート１３の
出力が印加されるようになっている。また、出力信号Ｑ
0 〜Ｑ7 は、図５に示すように順番にテストパターン信
号ＰＤ0 〜ＰＤ63に割り当てられている。すなわち、信
号Ｑ7 はＰＤ0 、ＰＤ8 、…、ＰＤ56となり、信号Ｑ6
はＰＤ1.、ＰＤ9 、…、ＰＤ57となり、以下同様にし
て、信号Ｑ0 はＰＤ7 、ＰＤ15、…、ＰＤ63となる。
【００３３】図６は本実施例で使用するＬＦＳＲ３１の
構成を示すブロック図である。このＬＦＳＲ３１は縦列
接続された８個のＪＫ−ＦＦ４０〜４７を有している。
各ＪＫ−ＦＦ４０〜４７のＪ入力端およびＫ入力端には
それぞれ別個のアンドゲート５０の出力端が接続されて
いる。そして、ＪＫ−ＦＦ４１〜４７のＪ入力端に設け
られたアンドゲート５０の一方の入力端にはそれぞれ前
段のＪＫ−ＦＦ４０〜４６のＱ出力が印加され、ＪＫ−
ＦＦ４１〜４７のＫ入力端に設けられたアンドゲート５
０の一方の入力端にはそれぞれ前段のＪＫ−ＦＦ４０〜
４６のＱ* 出力が印加されるようになっている。また、
ＬＦＳＲ３１は、ＪＫ−ＦＦ４１のＱ出力Ｑ１とＪＫ−
ＦＦ４２のＱ出力Ｑ２とＪＫ−ＦＦ４３のＱ出力Ｑ３と
ＪＫ−ＦＦ４７のＱ出力Ｑ７との排他的論理和を求める
イクスクルーシブオア（以下、ＥＸ−ＯＲと記す。）ゲ
ート５１と、このＥＸ−ＯＲゲート５１の出力を反転す
るインバータ５２とを備えている。そして、ＥＸ−ＯＲ
ゲート５１の出力がＪＫ−ＦＦ４０のＪ入力端に設けら
れたアンドゲート５０の一方の入力端に印加され、イン
バータ５２の出力がＪＫ−ＦＦ４０のＫ入力端に設けら
れたアンドゲート５０の一方の入力端に印加されるよう
になっている。また、イネーブル信号ＥＮＡＢＬＥが、
全てのアンドゲート５０の他方の入力端に印加されるよ
うになっている。また、全てのＪＫ−ＦＦ４０〜４７の
クロック入力端にクロック信号ＣＬＯＣＫが印加され、
リセット入力端にリセット信号ＲＥＳＥＴ* が印加され
るようになっている。また、各ＪＫ−ＦＦ４０〜４７の
Ｑ出力が出力信号Ｑ0 〜Ｑ7 となっている。
構成を示すブロック図である。このＬＦＳＲ３１は縦列
接続された８個のＪＫ−ＦＦ４０〜４７を有している。
各ＪＫ−ＦＦ４０〜４７のＪ入力端およびＫ入力端には
それぞれ別個のアンドゲート５０の出力端が接続されて
いる。そして、ＪＫ−ＦＦ４１〜４７のＪ入力端に設け
られたアンドゲート５０の一方の入力端にはそれぞれ前
段のＪＫ−ＦＦ４０〜４６のＱ出力が印加され、ＪＫ−
ＦＦ４１〜４７のＫ入力端に設けられたアンドゲート５
０の一方の入力端にはそれぞれ前段のＪＫ−ＦＦ４０〜
４６のＱ* 出力が印加されるようになっている。また、
ＬＦＳＲ３１は、ＪＫ−ＦＦ４１のＱ出力Ｑ１とＪＫ−
ＦＦ４２のＱ出力Ｑ２とＪＫ−ＦＦ４３のＱ出力Ｑ３と
ＪＫ−ＦＦ４７のＱ出力Ｑ７との排他的論理和を求める
イクスクルーシブオア（以下、ＥＸ−ＯＲと記す。）ゲ
ート５１と、このＥＸ−ＯＲゲート５１の出力を反転す
るインバータ５２とを備えている。そして、ＥＸ−ＯＲ
ゲート５１の出力がＪＫ−ＦＦ４０のＪ入力端に設けら
れたアンドゲート５０の一方の入力端に印加され、イン
バータ５２の出力がＪＫ−ＦＦ４０のＫ入力端に設けら
れたアンドゲート５０の一方の入力端に印加されるよう
になっている。また、イネーブル信号ＥＮＡＢＬＥが、
全てのアンドゲート５０の他方の入力端に印加されるよ
うになっている。また、全てのＪＫ−ＦＦ４０〜４７の
クロック入力端にクロック信号ＣＬＯＣＫが印加され、
リセット入力端にリセット信号ＲＥＳＥＴ* が印加され
るようになっている。また、各ＪＫ−ＦＦ４０〜４７の
Ｑ出力が出力信号Ｑ0 〜Ｑ7 となっている。
【００３４】ｎビットのＬＦＳＲは２n −１種類のパタ
ーンを周期的に発生することが知られている。本実施例
では、８ビットのＬＦＳＲ３１を用いているので、２8
−１＝２５５種類のパターンを周期的に発生することに
なる。パターンの切り換えは、第１実施例と同様に、バ
ス使用開始時、厳密には信号ＭＢＢ* がロウになった次
のクロックのときに行われる。
ーンを周期的に発生することが知られている。本実施例
では、８ビットのＬＦＳＲ３１を用いているので、２8
−１＝２５５種類のパターンを周期的に発生することに
なる。パターンの切り換えは、第１実施例と同様に、バ
ス使用開始時、厳密には信号ＭＢＢ* がロウになった次
のクロックのときに行われる。
【００３５】本実施例によれば、第１実施例に比べて、
２５５パターンという多くのパターンを順次切り換えて
発生させるので、バスの故障によって生じたパターンが
偶然テストパターンに一致する可能性が極めて低くな
り、故障検出能力が向上する。
２５５パターンという多くのパターンを順次切り換えて
発生させるので、バスの故障によって生じたパターンが
偶然テストパターンに一致する可能性が極めて低くな
り、故障検出能力が向上する。
【００３６】なお、本実施例では、バス上の信号数“６
４”よりも小さいビット数“８”のＬＦＳＲ３１を用い
て、８ビットのパターンを発生させ、このパターンを繰
り返し使用して６４ビットのテストパターンを形成して
いるが、バス上の信号数と等しいビット数のＬＦＳＲを
用いても良い。
４”よりも小さいビット数“８”のＬＦＳＲ３１を用い
て、８ビットのパターンを発生させ、このパターンを繰
り返し使用して６４ビットのテストパターンを形成して
いるが、バス上の信号数と等しいビット数のＬＦＳＲを
用いても良い。
【００３７】その他の構成、作用および効果は第１実施
例と同様である。
例と同様である。
【００３８】
【発明の効果】以上説明したように請求項１ないし３記
載の発明によれば、テストパターン発生手段のテストパ
ターン出力部を抵抗器を介してバスに接続したので、出
力部に３ステートバッファ等を接続しなくても良いの
で、回路構成が簡略化されるという効果がある。
載の発明によれば、テストパターン発生手段のテストパ
ターン出力部を抵抗器を介してバスに接続したので、出
力部に３ステートバッファ等を接続しなくても良いの
で、回路構成が簡略化されるという効果がある。
【００３９】また、請求項２記載の発明によれば、さら
に、リニアフィードバックシフトレジスタを用いること
によって多数のテストパターンを周期的に発生させるこ
とができるので、故障検出能力が向上するという効果が
ある。
に、リニアフィードバックシフトレジスタを用いること
によって多数のテストパターンを周期的に発生させるこ
とができるので、故障検出能力が向上するという効果が
ある。
【００４０】また、請求項３記載の発明によれば、さら
に、故障検出手段が第２のテストパターン発生手段を内
蔵しているので、バス上にテストパターンを発生させる
ためのテストパターン発生手段と故障検出手段とを結線
する必要がなくなり、配線が少なくなるという効果があ
る。
に、故障検出手段が第２のテストパターン発生手段を内
蔵しているので、バス上にテストパターンを発生させる
ためのテストパターン発生手段と故障検出手段とを結線
する必要がなくなり、配線が少なくなるという効果があ
る。
【図１】 本発明の第１実施例のバス故障検出装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１におけるテストパターン発生装置の構成
を示すブロック図である。
を示すブロック図である。
【図３】 図１におけるテストパターン検出装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】 第１実施例の動作を示すタイミングチャート
である。
である。
【図５】 本実施例の第２実施例におけるテストパター
ン発生装置の構成を示すブロック図である。
ン発生装置の構成を示すブロック図である。
【図６】 図５におけるリニアフィードバックシフトレ
ジスタの構成を示すブロック図である。
ジスタの構成を示すブロック図である。
１ａ、１ｂ…テストパターン発生装置、２…テストパタ
ーン検出装置、５…抵抗器、６…バス
ーン検出装置、５…抵抗器、６…バス
Claims (3)
- 【請求項１】 少なくともバスが使用されていないとき
に所定のテストパターンを発生するテストパターン発生
手段と、 このテストパターン発生手段のテストパターン出力部と
バスとを接続する抵抗器と、 バスが使用されていないときに前記バス上のパターンを
検出し、この検出したバス上のパターンと前記テストパ
ターン発生手段が発生するテストパターンとを比較して
バスの故障を検出する故障検出手段とを具備することを
特徴とするバス故障検出装置。 - 【請求項２】 リニアフィードバックシフトレジスタを
用いて、少なくともバスが使用されていないときに発生
させるテストパターンとして複数のパターンを周期的に
発生させるテストパターン発生手段と、 このテストパターン発生手段のテストパターン出力部と
バスとを接続する抵抗器と、 バスが使用されていないときに前記バス上のパターンを
検出し、この検出したバス上のパターンと前記テストパ
ターン発生手段が発生するテストパターンとを比較して
バスの故障を検出する故障検出手段とを具備することを
特徴とするバス故障検出装置。 - 【請求項３】 少なくともバスが使用されていないとき
に所定のテストパターンを発生する第１のテストパター
ン発生手段と、 この第１のテストパターン発生手段のテストパターン出
力部とバスとを接続する抵抗器と、 前記第１のテストパターン発生手段と同一のテストパタ
ーンを発生させる第２のテストパターン発生手段を内蔵
し、バスが使用されていないときに前記バス上のパター
ンを検出し、この検出したバス上のパターンと前記第２
のテストパターン発生手段が発生するテストパターンと
を比較してバスの故障を検出する故障検出手段とを具備
することを特徴とするバス故障検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255295A JPH06110724A (ja) | 1992-09-25 | 1992-09-25 | バス故障検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255295A JPH06110724A (ja) | 1992-09-25 | 1992-09-25 | バス故障検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110724A true JPH06110724A (ja) | 1994-04-22 |
Family
ID=17276787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255295A Pending JPH06110724A (ja) | 1992-09-25 | 1992-09-25 | バス故障検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324666B1 (en) | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
-
1992
- 1992-09-25 JP JP4255295A patent/JPH06110724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324666B1 (en) | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
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Legal Events
| Date | Code | Title | Description |
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