JPH02110388A - 集積回路モジュール - Google Patents
集積回路モジュールInfo
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- JPH02110388A JPH02110388A JP1149760A JP14976089A JPH02110388A JP H02110388 A JPH02110388 A JP H02110388A JP 1149760 A JP1149760 A JP 1149760A JP 14976089 A JP14976089 A JP 14976089A JP H02110388 A JPH02110388 A JP H02110388A
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- 238000001514 detection method Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関するものであり、更に詳し
くいえば誤υ検出ロジックにおける故障を連続して調べ
る之めの装置に関するものである。
くいえば誤υ検出ロジックにおける故障を連続して調べ
る之めの装置に関するものである。
インテル社へ譲渡された米国特許第４，１７６．２５８
号に開示されている技術においては、機能的冗長チエツ
ク（ＦＲＣ）として知られている冗長法により誤り検出
が行われている。この方法では、集積回路部品が二重に
設けられ、同一の２つの部品からの出力信号がＦＲＣロ
ジックにおいて比較される。それらの出力信号が互いに
一致しないと誤り状態が報知される。
号に開示されている技術においては、機能的冗長チエツ
ク（ＦＲＣ）として知られている冗長法により誤り検出
が行われている。この方法では、集積回路部品が二重に
設けられ、同一の２つの部品からの出力信号がＦＲＣロ
ジックにおいて比較される。それらの出力信号が互いに
一致しないと誤り状態が報知される。
１９８６年８月２１日付の米国特許出願ＳＮ ０６／８
９８，５２２は、一方の部品が故障していることが判明
している場合に、ＦＲＣロジックにより検出された誤り
から回復させる方法を開示している。
９８，５２２は、一方の部品が故障していることが判明
している場合に、ＦＲＣロジックにより検出された誤り
から回復させる方法を開示している。
故障している部品が装置から切離され、正常な部品をＦ
ＲＣのチエツク性能なしに使用を続行するように、それ
らの部品を切離すことによシその方法は実施される。
ＲＣのチエツク性能なしに使用を続行するように、それ
らの部品を切離すことによシその方法は実施される。
それらの従来の回路において、ＦＲＣロジック自体が正
しく動作しないとすると、ＩＩＡシ状態が報知されない
ことがある。Ｆ’ＲＣロジックというのは、誤りを正し
く識別するために装置が依存するものであるから、装置
の正常な動作中にＦＲＣロジック自体を試験することが
重要である。
しく動作しないとすると、ＩＩＡシ状態が報知されない
ことがある。Ｆ’ＲＣロジックというのは、誤りを正し
く識別するために装置が依存するものであるから、装置
の正常な動作中にＦＲＣロジック自体を試験することが
重要である。
したがって、本発明の目的は、誤りチェックロジックが
正しく動作していることを確認する危めに、その誤りチ
エツクロジックが自身のチエツクを行うような冗長モジ
ュールチエツク装置を得ることである。
正しく動作していることを確認する危めに、その誤りチ
エツクロジックが自身のチエツクを行うような冗長モジ
ュールチエツク装置を得ることである。
簡単にいえば、上記目的は、集積回路モジュールの内部
で発生されたデータと、別のほぼ同一のモジュールで外
部で発生されたデータを誤り検出回路が比較する集積回
路モジュールを得ることによシ達成される。モジュール
の内部で発生されたデータと、外部の別のモジュールで
発生されたデータが一致しない時に誤り検出出力がアサ
ートされる。回路が、内部で発生されたデータに誤りデ
ータを注入することにより変更名れたデータを発生する
ことによって、内部で発生されたデータを変更する。誤
り予測制御ロジックが、変更名れたデータによりひき起
された予測される誤９状態に一致する試験状態を発生す
る。比較回路が実際の誤り検出出力を予測される誤り検
出出力と比較する。実際の誤り検出出力と予測される誤
り検出出力に一致しないと誤り出力がアサートされる。
で発生されたデータと、別のほぼ同一のモジュールで外
部で発生されたデータを誤り検出回路が比較する集積回
路モジュールを得ることによシ達成される。モジュール
の内部で発生されたデータと、外部の別のモジュールで
発生されたデータが一致しない時に誤り検出出力がアサ
ートされる。回路が、内部で発生されたデータに誤りデ
ータを注入することにより変更名れたデータを発生する
ことによって、内部で発生されたデータを変更する。誤
り予測制御ロジックが、変更名れたデータによりひき起
された予測される誤９状態に一致する試験状態を発生す
る。比較回路が実際の誤り検出出力を予測される誤り検
出出力と比較する。実際の誤り検出出力と予測される誤
り検出出力に一致しないと誤り出力がアサートされる。
本発明の利点は、部品の正常な動作中に誤り検出回路の
異常を検出できることである。
異常を検出できることである。
以下、図面を参照して本発明の詳細な説明する。
第１図を参照して、アドレス／データ（ＡＤ）バス２３
における誤りの検出が、２つの同一のモジュール１００
と２００に存在する機能冗長チエツク（ＦＲＣ）ロジッ
クによシ行われる。モジュール１００ 、２００の出力
端子が、三状態ドライバにより一緒に接続され、または
ワイヤードＯＲされる。
における誤りの検出が、２つの同一のモジュール１００
と２００に存在する機能冗長チエツク（ＦＲＣ）ロジッ
クによシ行われる。モジュール１００ 、２００の出力
端子が、三状態ドライバにより一緒に接続され、または
ワイヤードＯＲされる。
全ての自己チエツクロジックおよびＦＲＣチエツクロジ
ックは各モジュールに集積化されるから、ただ１つの部
品を製造する必要があるだけである。
ックは各モジュールに集積化されるから、ただ１つの部
品を製造する必要があるだけである。
このことは、各モジュールを他のモジエールト独立に試
験できることを意味する。一対のモジュールの一方たと
えば七ジュール１００がマスターの役を果し、他のモジ
ュール２００がチエッカ−の役を果す。各モジュールは
、ＦＲＣされているといわれる１つの論理モジュールを
形成する。２つのモジュールはロックステップで動作し
、あらゆるステップにおいてチエッカ−はそれの出力デ
ータをマスクによシ出力されたデータと比較して、チエ
ッカ−がマスターと同じ結果を生じたかどうかを確認す
る。両者が一致しないことが検出されると、チエッカ−
モジュール２００のバス誤り報知Ｍ（ＢＥＲＬ）出力部
で報知される。
験できることを意味する。一対のモジュールの一方たと
えば七ジュール１００がマスターの役を果し、他のモジ
ュール２００がチエッカ−の役を果す。各モジュールは
、ＦＲＣされているといわれる１つの論理モジュールを
形成する。２つのモジュールはロックステップで動作し
、あらゆるステップにおいてチエッカ−はそれの出力デ
ータをマスクによシ出力されたデータと比較して、チエ
ッカ−がマスターと同じ結果を生じたかどうかを確認す
る。両者が一致しないことが検出されると、チエッカ−
モジュール２００のバス誤り報知Ｍ（ＢＥＲＬ）出力部
で報知される。
破線で描かれている四角１１８ 、１２０ 、２１８
、２２０内のロジックは１ビツトのための二重に設けら
れた自己チエツクロジックとＦＲＣロジックを示す。
、２２０内のロジックは１ビツトのための二重に設けら
れた自己チエツクロジックとＦＲＣロジックを示す。
辷れは説明および理解を簡単かつ容易にする九めである
。ロジック１０２ 、２０２からの１本の信号線１０４
、２０４が二重のロジックツリー１１８と１２０．２
１Ｂと２２０へ接続される。この構成により、１つのロ
ジックフリーに誤りを注入できるようにされ、かつ自己
チエツクを行い、他のツリーには誤りが注入されず、標
準的なＦＲＣチエツクを行うことができる。チップロジ
ックからの２本以上の信号線をチエツクするためにこの
回路を増加できる。以下に記すチップピンがＦＲＣ機能
のために用いられる。
。ロジック１０２ 、２０２からの１本の信号線１０４
、２０４が二重のロジックツリー１１８と１２０．２
１Ｂと２２０へ接続される。この構成により、１つのロ
ジックフリーに誤りを注入できるようにされ、かつ自己
チエツクを行い、他のツリーには誤りが注入されず、標
準的なＦＲＣチエツクを行うことができる。チップロジ
ックからの２本以上の信号線をチエツクするためにこの
回路を増加できる。以下に記すチップピンがＦＲＣ機能
のために用いられる。
バス誤り： ＢＥＲＬ
バス誤り報知線（ＢＥＲＬ）出力を用いて、ＦＲＣロジ
ックの自己試験中に、ｖＡυを知らせる。その出力は誤
りロシック（第３図）の出力端子へ接続される。ＢｇＲ
Ｌ出力は、チップロジック誤りをユーザーの装置へ知ら
せるためＫも用いられる。誤り報知の機構は本発明の構
成部分ではない。その誤り報知機構は前記米国特許出願
ＳＮ ０６／８９８，５２２およびその米国特許出願に
おいて引用されている特許に十分示されている。
ックの自己試験中に、ｖＡυを知らせる。その出力は誤
りロシック（第３図）の出力端子へ接続される。ＢｇＲ
Ｌ出力は、チップロジック誤りをユーザーの装置へ知ら
せるためＫも用いられる。誤り報知の機構は本発明の構
成部分ではない。その誤り報知機構は前記米国特許出願
ＳＮ ０６／８９８，５２２およびその米国特許出願に
おいて引用されている特許に十分示されている。
システムクロック信号：ＣＬＫ
ＣＬＫ信号１２は両方のモジュール１００ 、２００へ
基本的なタイミングを供給する。
基本的なタイミングを供給する。
初期設定信号： ＩＮＩＴ
ＩＮＩＴ信号１０は全ての部品（クリップフロップのよ
うな）をリセットさせ、かつ同期させる。
うな）をリセットさせ、かつ同期させる。
ＩＮＩＴがアサートされた後の最初のシステムクロック
（ＣＬＫ）期間にバスサイクルが始まる。全ての部品は
これを認め、その後で同期状態を維持する。
（ＣＬＫ）期間にバスサイクルが始まる。全ての部品は
これを認め、その後で同期状態を維持する。
アドレス／データ線：ＡＤ
ＡＤ線１０８ 、２０８はアドレスとデータ情報をチッ
プとＡＤババス３の間で伝える。
プとＡＤババス３の間で伝える。
バス出力制御： ＢＯＵＴ
ＢＯＵＴ１４ がアサートされると、チップがＡＤババ
ス３をドライブするようにチップが起動させられる。
ス３をドライブするようにチップが起動させられる。
再び第１図を参照して、モジュール１００にチップ人ロ
ジック１０２が形成される。チップ人ロジックの出力は
いくつかのビットを含む。それらのビットの１つが１本
の線１０４により示されている。
ジック１０２が形成される。チップ人ロジックの出力は
いくつかのビットを含む。それらのビットの１つが１本
の線１０４により示されている。
その線１０４は排他的ＮＯＲ１２９、１３１と、三状態
ドライバ１０６の入力端子へ接続される。図にはただ１
つの三状態ドライバが示されているが、チップロジック
からの出力と同数のドライバがあることを理解されたい
。各三状態ドライバはイネイブル入力端子１１２を有し
、そのイネイブル入力端子は制御ロジック１１０へ接続
される。排他的ノアゲート１２９ 、１３１の出力端子
とドライバ１０６の出力端子が排他的ノアゲート１３４
、１３６の入力端子へ接続される。三状態ドライバ１
０６のイネイブル入力端子１１２が附勢されると、デー
タがその三状態ドライバを通らないように、チップ人ロ
ジックの各出力に対する三状態ドライバは不能状態にさ
れる。
ドライバ１０６の入力端子へ接続される。図にはただ１
つの三状態ドライバが示されているが、チップロジック
からの出力と同数のドライバがあることを理解されたい
。各三状態ドライバはイネイブル入力端子１１２を有し
、そのイネイブル入力端子は制御ロジック１１０へ接続
される。排他的ノアゲート１２９ 、１３１の出力端子
とドライバ１０６の出力端子が排他的ノアゲート１３４
、１３６の入力端子へ接続される。三状態ドライバ１
０６のイネイブル入力端子１１２が附勢されると、デー
タがその三状態ドライバを通らないように、チップ人ロ
ジックの各出力に対する三状態ドライバは不能状態にさ
れる。
シフトレジスタ１２２ 、１２４の出力が排他的ノアゲ
ート１２９ 、１３１をドライブし、それらの排他的ノ
アゲートの出力１３０ 、１３２が排他的ノアゲート１
３４ 、１３６の入力端子をドライブする。試験ビット
ｌ出力１１４と試験ビット２出力１１６が、シフトレジ
スタ１２２ 、１２４により強制された予測される誤り
状態に対応するｌとＯの試験パターンを供給する。
ート１２９ 、１３１をドライブし、それらの排他的ノ
アゲートの出力１３０ 、１３２が排他的ノアゲート１
３４ 、１３６の入力端子をドライブする。試験ビット
ｌ出力１１４と試験ビット２出力１１６が、シフトレジ
スタ１２２ 、１２４により強制された予測される誤り
状態に対応するｌとＯの試験パターンを供給する。
シフトレジスタは分局器１０１の出力によシトライブさ
れる。この分周器は、４分の１に分周されたＣＬＫ信号
１２のような適切な繰返えし周波数Ｆを供給する。シフ
ト列１２２ 、１２４はシフトレジスタの１つの段から
次の段へビットを移動させて、ＦＲＣロジックに誤りが
引続き注入されるようにする。それから、制御ロジック
１１０の中の試験回路（第２図）により供給される、予
測される強制された誤υ状態を含む誤り検出出力を調べ
ることによりチエツクを行うことができる。すなわち、
ビットＩ ＦＲＣロジックに注入された誤りビットは、
予測される誤り状態が試験ビン）１線においてアサート
されたのと同じ時に、誤り状態を誤り検出ビット１線上
にアサートさせるべきである。
れる。この分周器は、４分の１に分周されたＣＬＫ信号
１２のような適切な繰返えし周波数Ｆを供給する。シフ
ト列１２２ 、１２４はシフトレジスタの１つの段から
次の段へビットを移動させて、ＦＲＣロジックに誤りが
引続き注入されるようにする。それから、制御ロジック
１１０の中の試験回路（第２図）により供給される、予
測される強制された誤υ状態を含む誤り検出出力を調べ
ることによりチエツクを行うことができる。すなわち、
ビットＩ ＦＲＣロジックに注入された誤りビットは、
予測される誤り状態が試験ビン）１線においてアサート
されたのと同じ時に、誤り状態を誤り検出ビット１線上
にアサートさせるべきである。
モジュール２００ ハモジュール１００と同一でアリ、
それの動作は、モジュール１００について先に述べた動
作と同じである。
それの動作は、モジュール１００について先に述べた動
作と同じである。
モジュール２００にチップＢロジック２０２が形成され
る。このチップＢロジックの出力はいくつかのビットを
含む。そのうちの１）のビットが１本の線２０４により
示されている。その線２０４は排他的ノアゲー） ２２
９ 、２３１と、三状態ドライバ２０６の入力端子へ接
続される。図にはただ１つの三状態ドライバが示されて
いるが、チップロジックからの出力と同数のドライバが
あることを理解され危い。各三状態ドライバはイネイブ
ル入力端子２１２を有する。そのイネイブル入力端子は
制御ロジック２１Ｇへ接続される。排他的ノアゲー）２
２９゜２３１の出力端子とドライバ２０６の出力端子が
排他的ノアゲー） ２３４ 、２３６の入力端子へ接続
される。
る。このチップＢロジックの出力はいくつかのビットを
含む。そのうちの１）のビットが１本の線２０４により
示されている。その線２０４は排他的ノアゲー） ２２
９ 、２３１と、三状態ドライバ２０６の入力端子へ接
続される。図にはただ１つの三状態ドライバが示されて
いるが、チップロジックからの出力と同数のドライバが
あることを理解され危い。各三状態ドライバはイネイブ
ル入力端子２１２を有する。そのイネイブル入力端子は
制御ロジック２１Ｇへ接続される。排他的ノアゲー）２
２９゜２３１の出力端子とドライバ２０６の出力端子が
排他的ノアゲー） ２３４ 、２３６の入力端子へ接続
される。
三状態ドライバ２０６のイネイブル入力端子２１２が附
勢されると、データがその三状態ドライバを通らないよ
うに、テップＢロジックの各出力に対する三状態ドライ
バは不能状態にされる。
勢されると、データがその三状態ドライバを通らないよ
うに、テップＢロジックの各出力に対する三状態ドライ
バは不能状態にされる。
シフトレジスタ２２２ 、２２４の出力が排他的ノアゲ
ー） ２２９ 、２３１をドライブし、それらの排他的
ノアゲートの出力２３０ 、２３２が排他的ノアゲート
２３４ 、２３６の入力端子をドライブする。試験ビッ
ト１出力２１４と試験ビット２出力２１６が、シフト列
２２２ 、２２４によシ強制された予測されるｖＡｂ状
態に対応する１とＯの試験パターンを供給する。
ー） ２２９ 、２３１をドライブし、それらの排他的
ノアゲートの出力２３０ 、２３２が排他的ノアゲート
２３４ 、２３６の入力端子をドライブする。試験ビッ
ト１出力２１４と試験ビット２出力２１６が、シフト列
２２２ 、２２４によシ強制された予測されるｖＡｂ状
態に対応する１とＯの試験パターンを供給する。
シフトレジスタは分局器２０１の出力によりドライブさ
れる。この分局器は、４分の１に分周されたＣＬＫ信号
１２のような適切な繰返えし周波数Ｆを供給する。シフ
トレジスタ２２２ 、２２４はシフト列の１つの段から
次の段へビットを移動させて、ＦＲＣロジックに誤りが
引続き注入されるようにする。それから、制御ロジック
１１０の中の試験回路（第２図）によシ供給される、予
測される強制された誤り状態を含む誤り検出出力を調べ
ることによりチエツクを行うことができる。すなわち、
ビットＩ ＦＲＣロジックに注入された誤９ビツトは、
予測される誤り状態が試験ビット１線においてアサート
されたのと同じ時に、誤り状態を誤り検出ビット１線上
にアサートさせるべきである。
れる。この分局器は、４分の１に分周されたＣＬＫ信号
１２のような適切な繰返えし周波数Ｆを供給する。シフ
トレジスタ２２２ 、２２４はシフト列の１つの段から
次の段へビットを移動させて、ＦＲＣロジックに誤りが
引続き注入されるようにする。それから、制御ロジック
１１０の中の試験回路（第２図）によシ供給される、予
測される強制された誤り状態を含む誤り検出出力を調べ
ることによりチエツクを行うことができる。すなわち、
ビットＩ ＦＲＣロジックに注入された誤９ビツトは、
予測される誤り状態が試験ビット１線においてアサート
されたのと同じ時に、誤り状態を誤り検出ビット１線上
にアサートさせるべきである。
各モジュール上のシフト列は１度に１ビツトの値に作用
して、そのビット中の誤りにＦＲＣロジックを試験させ
る。このビットは内部で悪化させられるから、ＦＲＣロ
ジックが正しく動作するならば、ＦＲＣの誤りは対応す
るＦＲＣ誤り検出線（誤９検出ビツトｌまたは誤９検出
ビツト２）上で必ず示される。第３図に示されているチ
エツクロジックは次に示されている真理値表を作成して
、誤り状態が存在するかどうかを判定する。
して、そのビット中の誤りにＦＲＣロジックを試験させ
る。このビットは内部で悪化させられるから、ＦＲＣロ
ジックが正しく動作するならば、ＦＲＣの誤りは対応す
るＦＲＣ誤り検出線（誤９検出ビツトｌまたは誤９検出
ビツト２）上で必ず示される。第３図に示されているチ
エツクロジックは次に示されている真理値表を作成して
、誤り状態が存在するかどうかを判定する。
誤り状態が強制させられた時に全てが正常に機能してい
るものとすると、誤り出力線８６が良好状態を指示する
。他の全ての状態はＦＲＣロジック状態の異常を示し、
またはマスタモジュール１００とチエッカ−七ジュール
２００との出力の間の不一致を示す。
るものとすると、誤り出力線８６が良好状態を指示する
。他の全ての状態はＦＲＣロジック状態の異常を示し、
またはマスタモジュール１００とチエッカ−七ジュール
２００との出力の間の不一致を示す。
次に第３図を参照する。オアゲート８４０１つの入力端
子をドライブする排他的ノアゲート８０において試験ビ
ット１線と誤り検出ピント１線が組合わされる。試験ビ
ット２線と誤９検出ビツト２線が、オアゲート８４の他
の入力端子をドライブする排他的ノアゲート８２におい
て組合わされる。試験ビット線における予測される誤り
状態がｖ４シ検出線における実際の誤り状態に一致した
とすると、オアゲートの出力は負のままに保たれて、自
己チエツクにおいて誤りが生じないことを示す。
子をドライブする排他的ノアゲート８０において試験ビ
ット１線と誤り検出ピント１線が組合わされる。試験ビ
ット２線と誤９検出ビツト２線が、オアゲート８４の他
の入力端子をドライブする排他的ノアゲート８２におい
て組合わされる。試験ビット線における予測される誤り
状態がｖ４シ検出線における実際の誤り状態に一致した
とすると、オアゲートの出力は負のままに保たれて、自
己チエツクにおいて誤りが生じないことを示す。
もし一致しないとすると、誤り出力８６がアサートされ
る結果となる。
る結果となる。
次に動作を説明する。モジュール１００と２００は、そ
れぞれ同一のチップロジック１０２ 、２０２ ｔ−有
Ｌ、共通のアドレス／データ（ＡＤ）バス２３へ接続さ
れるほぼ同一のモジュールである。モジュール１００は
マスターと名づけられ、モジュール２００はチエッカ−
と名づけられる。したがって、マスタモジュール１００
のドライバ１０６はイネイブルされ、チエッカ−モジュ
ール２００のドライバ２０６はイネイブルされない。こ
のために、チエッカ−モジュール２００の比較器２３４
、２３６は自己チエツクと、チップ人ロジックとチッ
プＢロジックの出力１０４゜２０４の比較チエツクを行
うことができるようにされ、マスターモジュール１００
の比ｆｆ５１３４ ト１３６は自己チエツク機能だけに
含まれる。
れぞれ同一のチップロジック１０２ 、２０２ ｔ−有
Ｌ、共通のアドレス／データ（ＡＤ）バス２３へ接続さ
れるほぼ同一のモジュールである。モジュール１００は
マスターと名づけられ、モジュール２００はチエッカ−
と名づけられる。したがって、マスタモジュール１００
のドライバ１０６はイネイブルされ、チエッカ−モジュ
ール２００のドライバ２０６はイネイブルされない。こ
のために、チエッカ−モジュール２００の比較器２３４
、２３６は自己チエツクと、チップ人ロジックとチッ
プＢロジックの出力１０４゜２０４の比較チエツクを行
うことができるようにされ、マスターモジュール１００
の比ｆｆ５１３４ ト１３６は自己チエツク機能だけに
含まれる。
チップＡのドライバ１０６がイネイブルされるから、チ
ップ人ロジック１０２の出力１０４はドライバ１０６を
通ってノアゲート２３４ 、２３６の入力端子へ加えら
れ、そこからチエッカ−モジエール２００ノチエツクロ
ジツク２４２へ加えられる。ｔた、チップＢロジック２
０２の出力２０４はドライバ２０６を通ることを阻止さ
れるから、その出力２０４はノアゲ−ト１３４ 、１３
６の入力端子を通ってマスターモジュール１００のチエ
ツクロジック１４２に加えられることを阻止される。
ップ人ロジック１０２の出力１０４はドライバ１０６を
通ってノアゲート２３４ 、２３６の入力端子へ加えら
れ、そこからチエッカ−モジエール２００ノチエツクロ
ジツク２４２へ加えられる。ｔた、チップＢロジック２
０２の出力２０４はドライバ２０６を通ることを阻止さ
れるから、その出力２０４はノアゲ−ト１３４ 、１３
６の入力端子を通ってマスターモジュール１００のチエ
ツクロジック１４２に加えられることを阻止される。
各モジュールのチップロジックの出力１０４，２０４は
、チエッカ−モジュール２００のＦＲＣロジックによシ
、排他的オアゲー１−２３４ 、２３６においてチップ
人ロジックの出力とチップＢロジックの出力を比較する
ことによってチエツクされる。両方の出力が一致しない
と、誤り検出ビット１線と誤り検出ビット２！ａの少く
とも一方がアサートさせられる。
、チエッカ−モジュール２００のＦＲＣロジックによシ
、排他的オアゲー１−２３４ 、２３６においてチップ
人ロジックの出力とチップＢロジックの出力を比較する
ことによってチエツクされる。両方の出力が一致しない
と、誤り検出ビット１線と誤り検出ビット２！ａの少く
とも一方がアサートさせられる。
シフトレジスタ１２２ 、１２４へ接続されている、モ
ジュール１００の排他的オアゲー） １２９ 、１３１
は、シフトレジスタ１２２ 、１２４により発生された
注入されるｉｎビットをＦＲＣロジックの比較器１３４
゜１３６の入力端子１３０ 、１３２へ供給する。同様
に、シフトレジスタ２１４ 、２１６へ接続されている
、モジュール２００の排他的オアゲー） ２２９ 、２
３１は、シフトレジスタ２１４ 、２１６によシ発生さ
れた注入される誤りビットをＦＲＣｏシック比較器２３
４゜２３６の入力端子２３Ｑ 、 ２３１へ供給する。
ジュール１００の排他的オアゲー） １２９ 、１３１
は、シフトレジスタ１２２ 、１２４により発生された
注入されるｉｎビットをＦＲＣロジックの比較器１３４
゜１３６の入力端子１３０ 、１３２へ供給する。同様
に、シフトレジスタ２１４ 、２１６へ接続されている
、モジュール２００の排他的オアゲー） ２２９ 、２
３１は、シフトレジスタ２１４ 、２１６によシ発生さ
れた注入される誤りビットをＦＲＣｏシック比較器２３
４゜２３６の入力端子２３Ｑ 、 ２３１へ供給する。
ＦＲＣロジックの機能上の誤りが、各七ジュールの制御
ロジックとＦＲＣロジック比較器へ接続されているチエ
ツクロジック（第３図）によシ検出される。第３図のロ
ジック回路８０，８２．８４は、真理値表に示されてい
る条件が生じた時に誤り信号出力を発生する。
ロジックとＦＲＣロジック比較器へ接続されているチエ
ツクロジック（第３図）によシ検出される。第３図のロ
ジック回路８０，８２．８４は、真理値表に示されてい
る条件が生じた時に誤り信号出力を発生する。
自己チエツク回路は、米国特許筒４，１７６．２５８号
に開示されている基本的なＦＲＣチエツク機能を基にし
て、各チップに二重に設けられて、誤υデータをＦＲＣ
チエツクロジックへ加えてＦＲＣ誤りロジックが注入さ
れた誤りを検出できることを証明する自己チエツク回路
を付加することによって拡張される。シフトレジスタ１
２２ 、１２４は誤りデータ発生器として機能する。排
他的ノアゲー） １２２ 、１２４はＦＲＣロジック１
３４ 、１３６への誤りデータ注入器として機能する。
に開示されている基本的なＦＲＣチエツク機能を基にし
て、各チップに二重に設けられて、誤υデータをＦＲＣ
チエツクロジックへ加えてＦＲＣ誤りロジックが注入さ
れた誤りを検出できることを証明する自己チエツク回路
を付加することによって拡張される。シフトレジスタ１
２２ 、１２４は誤りデータ発生器として機能する。排
他的ノアゲー） １２２ 、１２４はＦＲＣロジック１
３４ 、１３６への誤りデータ注入器として機能する。
第３図のロジックは予測される誤りと実際の＃Ａりの値
の比較器として機能する。
の比較器として機能する。
従来のＦＲＣロジックよシこのロジックが優れている点
は、ＦＲＣロジック自体におけるどのような異常も自動
的に検出され、知らされることである。自己チエツクロ
ジックが２つのモジュールに分割されたとすると、それ
らのロジックは、付加インターフェイスとそれ自身の自
己チエツク回路を必要とする外部ロジックでなければな
らないであろう。
は、ＦＲＣロジック自体におけるどのような異常も自動
的に検出され、知らされることである。自己チエツクロ
ジックが２つのモジュールに分割されたとすると、それ
らのロジックは、付加インターフェイスとそれ自身の自
己チエツク回路を必要とする外部ロジックでなければな
らないであろう。
シフトレジスタ１２２ 、１２４は１つの誤ｐビットを
ＦＲＣ回路に注入するために用いられる。シフトレジス
タにおいては１度に１個の誤りビットだけがアサートさ
れる。その１個の誤りビットは、フリップフロップ５６
（第２図）を用いて制御ロジック１１Ｇによシ予測され
る。
ＦＲＣ回路に注入するために用いられる。シフトレジス
タにおいては１度に１個の誤りビットだけがアサートさ
れる。その１個の誤りビットは、フリップフロップ５６
（第２図）を用いて制御ロジック１１Ｇによシ予測され
る。
ここで第２図を参照して、分周器からのＦ信号出力がア
ンドゲート５４においてＢＯＵＴ１４ に組合わされる
。ＢＯＵＴ１４ がアサートされると回路は起動させら
れる。誤りビットを注入するシフトレジスタに７リツプ
フロツプ５６が同期させられるように、そのフリップフ
ロップはアンドゲート５４の出力５５によシトライブさ
れる。
ンドゲート５４においてＢＯＵＴ１４ に組合わされる
。ＢＯＵＴ１４ がアサートされると回路は起動させら
れる。誤りビットを注入するシフトレジスタに７リツプ
フロツプ５６が同期させられるように、そのフリップフ
ロップはアンドゲート５４の出力５５によシトライブさ
れる。
局部的な誤り注入信号（１２６、１２８）’に排他的ノ
アゲート１２９ 、１３１を介してアサートすることに
よυ誤りは注入される。それと同時に、局部的な誤りビ
ットが注入されていること、かつツリツブフロップの試
験ビット出力がその事実を証明するために用いられるこ
とをフリップフロップ５６の出力が予測する。局部誤り
注入信号１２６がアサ−トされると、自己チエツクによ
る誤りもアサートされることを信号１１４は予測する。
アゲート１２９ 、１３１を介してアサートすることに
よυ誤りは注入される。それと同時に、局部的な誤りビ
ットが注入されていること、かつツリツブフロップの試
験ビット出力がその事実を証明するために用いられるこ
とをフリップフロップ５６の出力が予測する。局部誤り
注入信号１２６がアサ−トされると、自己チエツクによ
る誤りもアサートされることを信号１１４は予測する。
次に、チエツク論理ブロック１３４は１本の誤り線１３
８に誤りが起ることを予測し、他の誤り線１４０には誤
りが起らないことを予測する。
８に誤りが起ることを予測し、他の誤り線１４０には誤
りが起らないことを予測する。
２ビット以上がＦＲＣされる回路においては、シフトレ
ジスタは全部論理「０」および１つの論理ｒｌＪのパタ
ーンを有する。論理「１」のビットは注入された誤りを
有するビットである。
ジスタは全部論理「０」および１つの論理ｒｌＪのパタ
ーンを有する。論理「１」のビットは注入された誤りを
有するビットである。
各モジュールのシフトレジスタによシ注入される誤りビ
ットの桁送シを制御するために比較的頻繁な信号Ｆが用
いられる。頻繁に生ずる任意の信号を使用でき、次とえ
ばクロック（ＣＬＫ）信号を４分の１に分周して、シフ
トレジスタにクロックサイクルの４分の１ごとに桁送シ
させることができる。
ットの桁送シを制御するために比較的頻繁な信号Ｆが用
いられる。頻繁に生ずる任意の信号を使用でき、次とえ
ばクロック（ＣＬＫ）信号を４分の１に分周して、シフ
トレジスタにクロックサイクルの４分の１ごとに桁送シ
させることができる。
マスターモジュールとチエッカ−モジュールはＷＡシを
相互に独立に自身のＦＲＣ論理回路に注入する。それら
のモジュールは行うことはできるが、マスターモジュー
ルの誤りとは反対の誤りをチエッカ−モジュールが注入
するように、それらのモジュールが関連する誤りを注入
するという要求はない。ＢＩＲＬ線２４線引４れる唯一
の時は、マスターモジュールまたはチエッカ−モジュー
ルが、外部回路へ知らせる必要がある誤りを実際に検出
する時である。
相互に独立に自身のＦＲＣ論理回路に注入する。それら
のモジュールは行うことはできるが、マスターモジュー
ルの誤りとは反対の誤りをチエッカ−モジュールが注入
するように、それらのモジュールが関連する誤りを注入
するという要求はない。ＢＩＲＬ線２４線引４れる唯一
の時は、マスターモジュールまたはチエッカ−モジュー
ルが、外部回路へ知らせる必要がある誤りを実際に検出
する時である。
第１図は機能的な冗長性チエツクのために一緒に接続さ
れる２個のモジュールを示すブロック図、第２図は第１
図の各モジュールにおける制御論理ブロックのブロック
図、第３図は第１図の各モジュールにおけるチエツク論
理ブロックのブロック図である。 １００ 、２００・・・・集積回路モジュール、２２２
・・・Φシフトレジスタ、２３４・・・・誤υ検出回路
、２４２・・・・比較器。
れる２個のモジュールを示すブロック図、第２図は第１
図の各モジュールにおける制御論理ブロックのブロック
図、第３図は第１図の各モジュールにおけるチエツク論
理ブロックのブロック図である。 １００ 、２００・・・・集積回路モジュール、２２２
・・・Φシフトレジスタ、２３４・・・・誤υ検出回路
、２４２・・・・比較器。
Claims (1)
- 【特許請求の範囲】 集積回路モジュール（２００）の内部で発生されたデー
タ（２０４）を別のほぼ同一のモジュール（１００）か
ら外部で発生されたデータ（１０８）と比較することに
より、前記モジュール（２００）の内部で発生された前
記データ（２０４）と前記別のモジュール（１００）か
ら外部で発生された前記データ（１０８）が一致しない
時に、誤り検出出力（２３８）を誤り検出回路（２３４
）がアサートする集積回路モジュール（２００）におい
て、 誤りデータを内部で発生された前記データ（２０４）に
注入することにより内部で発生された前記データ（２０
４）を変化し、それにより変更されたデータ（２３０）
を発生する手段（２２２）と、 前記誤り検出回路（２３４）の誤り検出出力（２３８）
において前記変更名れたデータ（２３０）によりひき起
された予測される誤り条件に対応する試験条件（２１４
）を発生する誤り予測手段（２１０）と、前記実際の誤
り検出出力（２３８）を前記予測される誤り検出出力（
２１４）と比較する比較手段（２４２）と、 を備えることを特徴とする集積回路モジュール（２００
）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/206,418 US4903270A (en) | 1988-06-14 | 1988-06-14 | Apparatus for self checking of functional redundancy check (FRC) logic |
| US206418 | 2002-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110388A true JPH02110388A (ja) | 1990-04-23 |
| JP2835619B2 JP2835619B2 (ja) | 1998-12-14 |
Family
ID=22766278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149760A Expired - Lifetime JP2835619B2 (ja) | 1988-06-14 | 1989-06-14 | 集積回路モジュール |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4903270A (ja) |
| JP (1) | JP2835619B2 (ja) |
| DE (1) | DE3917984A1 (ja) |
| GB (1) | GB2219865B (ja) |
| HK (1) | HK1000523A1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369654A (en) * | 1989-01-23 | 1994-11-29 | Rockwell International Corporation | Fault tolerant gate array using duplication only |
| US5077739A (en) * | 1989-05-17 | 1991-12-31 | Unisys Corporation | Method for isolating failures of clear signals in instruction processors |
| JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
| US5157780A (en) * | 1990-06-12 | 1992-10-20 | Advanced Micro Devices, Inc. | Master-slave checking system |
| US5029133A (en) * | 1990-08-30 | 1991-07-02 | Hewlett-Packard Company | VLSI chip having improved test access |
| US5410710A (en) * | 1990-12-21 | 1995-04-25 | Intel Corporation | Multiprocessor programmable interrupt controller system adapted to functional redundancy checking processor systems |
| US5613128A (en) * | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
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| US5758058A (en) * | 1993-03-31 | 1998-05-26 | Intel Corporation | Apparatus and method for initializing a master/checker fault detecting microprocessor |
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| AU1261995A (en) * | 1993-12-16 | 1995-07-03 | Intel Corporation | Multiple programmable interrupt controllers in a multi-processor system |
| US6067647A (en) * | 1998-09-02 | 2000-05-23 | Intel Corporation | Method and apparatus for inserting an error signal onto a bidirectional signal line |
| US6886126B1 (en) * | 2000-03-23 | 2005-04-26 | Cypress Semiconductor Corp. | Apparatus and protocol for detected error propagation in serial-transport block-coded interfaces |
| US6618831B2 (en) * | 2000-12-21 | 2003-09-09 | Intel Corporation | Increasing performance with memory compression |
| US7016430B1 (en) | 2001-03-21 | 2006-03-21 | Cyrpess Semiconductor Corp. | Apparatus and protocol for exception propagation in serial transport block coded interfaces |
| US6871309B1 (en) * | 2001-04-24 | 2005-03-22 | National Semiconductor Corporation | Verification of redundant safety functions on a monolithic integrated circuit |
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| US8073042B1 (en) | 2005-04-13 | 2011-12-06 | Cypress Semiconductor Corporation | Recursive range controller |
| DE102007028766A1 (de) * | 2007-06-22 | 2008-12-24 | Continental Teves Ag & Co. Ohg | Prüfverfahren und elektronische Schaltung zur sicheren seriellen Übertragung von Daten |
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| US8365024B2 (en) * | 2010-02-26 | 2013-01-29 | Honeywell International Inc. | High integrity data bus fault detection using multiple signal components |
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| US8782299B2 (en) | 2010-04-27 | 2014-07-15 | Honeywell International Inc. | Re-configurable multi-purpose digital interface |
| US8390324B2 (en) | 2010-09-20 | 2013-03-05 | Honeywell International Inc. | Universal functionality module |
| JP5730173B2 (ja) * | 2011-11-10 | 2015-06-03 | 株式会社日立製作所 | 自己診断機能付き装置 |
| JP6047349B2 (ja) * | 2012-09-12 | 2016-12-21 | 株式会社日立製作所 | 論理回路及び該論理回路を用いた制御装置 |
| KR102097988B1 (ko) * | 2014-04-09 | 2020-05-29 | 한국전자통신연구원 | 에러 시뮬레이션 장치 및 그 방법 |
| CN111381151B (zh) * | 2018-12-29 | 2022-07-12 | 龙芯中科技术股份有限公司 | 一种检测电路和检测方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3257546A (en) * | 1963-12-23 | 1966-06-21 | Ibm | Computer check test |
| DE1952349B2 (de) * | 1969-10-17 | 1973-06-20 | Anordnung zur pruefung eines redundanten regelsystems | |
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| US4792955A (en) * | 1986-08-21 | 1988-12-20 | Intel Corporation | Apparatus for on-line checking and reconfiguration of integrated circuit chips |
| JPH109944A (ja) * | 1996-06-25 | 1998-01-16 | Matsushita Electric Works Ltd | 振動センサ |
-
1988
- 1988-06-14 US US07/206,418 patent/US4903270A/en not_active Expired - Lifetime
-
1989
- 1989-05-22 GB GB8911698A patent/GB2219865B/en not_active Expired - Fee Related
- 1989-06-02 DE DE3917984A patent/DE3917984A1/de not_active Withdrawn
- 1989-06-14 JP JP1149760A patent/JP2835619B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-16 HK HK97101794A patent/HK1000523A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK1000523A1 (en) | 1998-04-03 |
| GB8911698D0 (en) | 1989-07-05 |
| DE3917984A1 (de) | 1989-12-28 |
| JP2835619B2 (ja) | 1998-12-14 |
| GB2219865B (en) | 1992-09-23 |
| GB2219865A (en) | 1989-12-20 |
| US4903270A (en) | 1990-02-20 |
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