JP6047349B2 - 論理回路及び該論理回路を用いた制御装置 - Google Patents

Description

本発明は論理回路にかかり、特に誤り検出機能を有する論理回路に関する。

プロセッサの故障や誤動作などの異常動作を検出するために、プロセッサを２重化してその出力を比較する方法が従来から用いられている。この方法の効果を損ねる大きな要因の一つとして、出力を比較するための回路（比較器）の故障が挙げられる。このような弊害を避けるために、比較器にテストパターンを注入することが従来から提案され、例えば特開平７−２３４８０１（特許文献１）ではテストパターンとして直交関数を注入して比較器の故障を効果的に検出できるようにしている。

プロセッサの性能はムーアの法則に従い年々向上している。それに従いプロセッサの動作周波数、クロック周波数も向上してきている。特許文献１ではプロセッサの高速化に対応するために、２重化したプロセッサ、比較器を単一チップに実装する方法も開示している。

特開平７−２３４８０１号公報

以上述べた従来技術のうち、テストパターンを注入する手段をプロセッサ側に備える実施形態では、プロセッサの高速動作時のテストパターンを注入する手段の動作遅延のバラつきについて更なる考慮が必要である。

将来、プロセッサの動作が高速化した場合、たとえ２重化したプロセッサ及び比較器を単一チップに実装したとしても、チップ上のクロック信号の遅延や当該遅延の系間のばらつきに起因して、２重化したプロセッサ、およびそれらに付随した２重化したテストパターン注入手段間の動作遅延のバラつきが問題になってくる。つまり、プロセッサが高速動作すると、比較器も高速動作するため、各系の出力タイミングにばらつきが生じると、比較器で正常な処理ができないという問題が発生する。

そこで本発明では、テストパターンを注入する手段の系間の動作遅延のバラつきを低減することを目的とする。

また、日進月歩の勢いのプロセッサの高速化の動きで、最新のプロセッサが短い間隔で次々と登場しており、先に述べた２重化したプロセッサ、比較器を単一チップに実装するアプローチでは最新のプロセッサ技術の恩恵を享受できないことになる。もし本発明により高速動作時にテストパターンを注入する手段の系間の動作遅延のバラつきの問題を解決する手段が提供されれば、２重化したプロセッサ、比較器を単一チップに実装する必要がなくなり、最新の高速動作が可能なプロセッサを利用できるようになる。

上記目的を達成するために本発明では、テストパターンを注入する手段間の同期を、機能ブロックからのデータ出力タイミングに合わせることにより同期させる。

以上の手段により、動作クロックよりも低い周期である機能ブロックからのデータ出力周期でテストパターンを注入する手段を同期させることで、信号遅延のバラつき（スキュー）の影響を緩和させる。

本発明によれば、テストパターンを注入する手段の系間の信号遅延のバラつき（スキュー）の影響を緩和させることができる。

本発明の一実施形態における機能構成を示す図である。 本発明の一実施形態における詳細なレイアウトを示す図である。 本発明の同期手段２５０の一実施形態を示す図である。 Ｃエレメント２１１の入出力関係を示す図である。 Ｃエレメント２１１の入出力関係の他の例を示す図である。 一実施形態における動作タイムチャートを示す図である。 データインクリメント信号によりテストパターンをインクリメントする実施形態における機能構成を示す図である。 同期手段２５０を冗長化した実施形態における機能構成を示す図である。 ステップごとの具体的なテストパターン遷移を示す図である。 ステップごとの具体的なテストパターン遷移の他の例を示す図である。 引数ｘとテストパターンとの関連づけの一実施形態を示す図である。 引数ｘとテストパターンとの関連づけの他の実施形態を示す図である。 図１１の割り付け方により図１０のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。 図１１の割り付け方により図９のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。 図１２の割り付け方により図９のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。 図１２の割り付け方により図１０のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。 直交関数生成回路１００とカウンタ２１２―１、直交関数生成回路１０１とカウンタ２１２―２とを合わせた実施形態における機能構成を示す図である。 本発明を制御装置に適用した場合の機能構成を示す図である。

以下、図に従い、本発明の実施例について説明する。

本発明の基本的な実施例における機能構成図を図１に示す。領域０（２００）には比較回路３０〜３ｎ、集成回路５がある。集成回路５では比較回路３０〜３ｎの出力４０〜４ｎを纏めて出力６とする。領域１（２０１）には直交関数生成回路（テストパターン生成回路）１００、機能ブロックＡ（１１０）、テストパターン注入回路８０〜８ｎがあり、領域２（２０２）には同様に、直交関数生成回路（テストパターン生成回路）１０１、機能ブロックＢ（１１１）、テストパターン注入回路９０〜９ｎがある。領域１において、機能ブロックＡ（１１０）は、処理結果としてビット列［Ａ０〜Ａｎ］を出力し、直交関数生成回路（テストパターン生成回路）１００は、機能ブロックＡ（１１０）の出力のビット毎に誤りを注入する。領域２においても同様に、機能ブロックＢ（１１１）は、処理結果としてビット列［Ｂ０〜Ｂｎ］を出力し、直交関数生成回路（テストパターン生成回路）１０１は、機能ブロックＢ（１１１）の出力のビット毎に誤りを注入する。

これらの領域０（２００）、領域１（２０１）、領域２（２０２）は１チップ内でレイアウトにより距離を置かれているか、もしくは別チップ構成とされ、図１に示すように領域１（２０１）、領域２（２０２）はそれぞれ別個のクロック源ＣＬＫ１、ＣＬＫ２からクロック信号を供給されている、または、領域１（２０１）、領域２（２０２）は同一のクロック源により動作するそれぞれ別個の逓倍回路を備え、それぞれ逓倍回路により生成されるクロック信号が供給されている。逓倍回路は、例えばＰＬＬ(Phase Locked Loop)により実現することができる。さらに本発明では同期手段２５０を有し、領域１の直交関数生成回路（テストパターン生成回路）１００と領域２の直交関数生成回路（テストパターン生成回路）１０１とを同期させ、全体として辻褄のあったテストパターンを生成させる。

ここで、領域１の直交関数生成回路（テストパターン生成回路）１００と領域２の直交関数生成回路（テストパターン生成回路）１０１の間の同期手段２５０による同期処理の実行タイミングは、動作クロックレベルに限らず、動作クロックよりも周期が長い機能ブロックＡ（１１０）、Ｂ（１１１）の出力タイミングに合わせることも可能である。機能ブロックＡ（１１０）、Ｂ（１１１）の出力タイミングに合わせて、テストパターン生成回路の同期処理を実行することにより、両者の距離に起因する信号伝播時間、または信号伝播時間のばらつき、スキューの影響を相対的に軽減することができる。また、同期に必要な情報は専用の配線で交換することも、データバスにデータの形で載せて交換することも可能である。

なお、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）は近年ではマイクロプロセッサにより実現されることが多い。

以上述べた実施例によれば、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）の動作周波数が高くなり、両者の距離に起因する信号伝播時間、またはそのばらつき、スキューが無視できなくなった場合でも、同期手段２５０により直交関数生成回路（テストパターン生成回路）１００と直交関数生成回路（テストパターン生成回路）１０１とを機能ブロックかた出力されるメッセージ単位で同期させることが可能となり、最新のプロセッサ技術の恩恵を享受することが可能となる。さらに、プロセッサすなわち機能ブロックＡ（１１０）が実装されている領域１（２０１）、及び機能ブロックＢ（１１１）が実装されている領域２（２０２）を、比較回路３０〜３ｎの実装されている領域０（２００）とは別チップとして、両者の距離に起因する信号伝播時間、またはそのばらつき、スキューが無視できなくなった場合でも、本実施例の提供する同期手段２５０により直交関数生成回路（テストパターン生成回路）１００と直交関数生成回路（テストパターン生成回路）１０１とを同期させることが可能となり、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）を容易に最新のプロセッサに置き換えることが可能となり、最新のプロセッサ技術の恩恵を享受することが可能となる。

図２は図１に示した機能構成をさらに詳細に記載したレイアウト図である。機能ブロックＡ１１０からの信号ａ0〜ａn(１０〜１ｎ：添え字の数字はビット位置を表す)はストローブ信号１３０によりラッチ１２０でラッチされ、直交波形生成回路１００の直交波形とパーミュータ８０〜８ｎで排他的論理和を採り、ａ0′〜ａn′(１０′〜１ｎ′：添え字の数字はビット位置を表す)となる。同様にして、機能ブロックＢ１１１からの信号ｂ0〜ｂn(２０〜２ｎ)はストローブ信号１３１によりラッチ１２１でラッチされ、直交波形生成回路１０１の直交波形とパーミュータ９０〜９ｎで排他的論理和を採り、ｂ0′〜ｂn′(２０′〜２ｎ′)となる。以上のようにして生成された信号ａ0′〜ａn′(１０′〜１ｎ′)，ｂ0′〜ｂn′(２０′〜２ｎ′）は比較回路３０〜３ｎで比較されて比較結果ｃ0〜ｃn（４０〜４ｎ）となり、集成回路５でシグナチャ出力６となる。
ここで、比較回路３０〜３ｎ，集成回路５を領域０(２００)，機能ブロックＡ１１０，ラッチ１２０，直交波形生成回路１００，パーミュータ８０〜８ｎを領域１（２０１），機能ブロックＢ１１１，ラッチ１２１，直交波形生成回路１０１，パーミュータ９０〜９ｎを領域２(２０２)の２つの領域に分ける。これらの回路を個別のチップにする場合には、領域０(２００)，領域１(２０１)，領域２（２０２）ごとに別チップにする。また、これらの回路を同一のチップに納める場合には、レイアウトにより領域０（２００），領域１（２０１），領域２（２０２）相互間に距離をおいたり、電源グランドを別々にしたりすれば障害の波及を防止できる。

さらに、同期手段２５０が、領域１（２０１）の直交波形生成回路１００，及び領域２（２０２）内の直交波形生成回路１０１に直交波形を生成するための情報（例えば引数ｘ）を渡し、直交波形生成回路１００、１０１は直交波形を生成するための情報に基づいて直交波形を生成する。例えば直交波形を生成するための情報が引数ｘである場合には、直交波形生成回路１００、１０１はそれぞれ直交関数ｆｉ（ｘ）、ｆｊ（ｘ）を生成する。

以上述べた本実施例のレイアウトによれば、相関のある信号、すなわちａｉ，ｂｉの間及び、ｐｉ，ｃｉの間を幾何学的，物理的、あるいは電気的に隔離することができるので、混触による偽造シグナチャの発生の影響を防ぐことができる。

高性能なＬＳＩを設計する際には、大まかなレイアウト（フロアプラン）は人間の経験と直感といった発見的手法に頼り、細部を一定のアルゴリズムに基づいて自動的に配線する方法が一般には効率が良い。従って、既存の自動配線ツールの多くは大まかなレイアウト（フロアプラン）を人間が入力して、細部の配線を自動的に配線する機能を持っている。従って、本実施例による方法は既存の自動配線ツールの機能との整合性（相性）が良く、これらの自動配線ツールの機能を最大限に活用することができる。

以上述べた本実施例によれば、通常の論理設計による機能ブロックを単に論理的にあるいは光学的にコピーして、比較回路３０〜３ｎ，集成回路５から構成される領域０（２００）と組み合わせることにより容易にセルフチェック化でき、信頼性を向上できるだけでなく、開発コスト工数を大幅に削減することができる。

図３は同期手段２５０の一実施形態を示す図である。同期手段２５０は図３に示すようにＣエレメント２１１、２１３とカウンタ２１２から構成されている。なお、Ｃエレメント２１１は図４に示すような入出力関係を持ち、入力Ａ、Ｂが共にＨｉｇｈとなった時に出力ＹがＨｉｇｈとなり、入力Ａ、Ｂが共にＬｏｗとなった時に出力ＹがＬｏｗとなり、入力Ａ、Ｂが異なる時には前の出力信号を継続して出力する順序回路である。または、図５に示すように多数決回路（Ｖ）により実現することもできる。

Ｃエレメント２１１は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からの直交波形インクリメント信号の待ち合わせをして、引数ｘを生成するカウンタ２１２をインクリメントする信号（いわゆるクロック信号）を生成するためのものである。Ｃエレメント２１３は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのリセット信号の待ち合わせをして、引数ｘを生成するカウンタ２１２をリセットするためのものである。

また、Ｃエレメント２１４は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのデータインクリメント信号の待ち合わせをして次のデータ（複数のビット列から成るメッセージ）を出力するタイミングの同期をとるためのものである。

図６は本実施例の動作を示したタイムチャートである。まずＣエレメント２１３では、動作に先立って、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのリセット信号２１３＿Ａ（Ｃエレメント２１３の入力Ａであることを示す）、２１３＿Ｂ（Ｃエレメント２１３の入力Ｂであることを示す）の待ち合わせをした結果の信号２１３＿Ｙ（Ｃエレメント２１３の出力Ｙであることを示す）を出力し、引数ｘを生成するカウンタ２１２を初期化する。

続いて、Ｃエレメント２１１は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からの直交波形インクリメント信号２１１＿Ａ、２１１＿Ｂが入力されるたびに待ち合わせをした結果の信号２１１＿Ｙを出力し、引数ｘを生成するカウンタ２１２をインクリメントする。その結果カウンタ２１２は、図６に示すようにテストパターンを注入しない状態（ＮＴ）を示すｘと、テストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）を示すｘとを交互に出力する。直交波形生成回路１００、１０１は、テストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）を示すｘを受信した場合には、ｉ（テストパターンの番号）に応じたテストパターンを出力し、テストパターンを注入しない状態（ＮＴ）を示すｘを受信した場合には、テストパターンを出力しない。

さらに、Ｃエレメント２１４は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのデータインクリメント信号２１４＿Ａ，２１４＿Ｂの待ち合わせをした結果の信号２０４＿Ｙを出力し、信号２１４＿Ｙに基づき、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）は図６に示すように原データａ０〜ａｎ(１０〜１ｎ)、ｂ０〜ｂｎ（２０〜２ｎ）を出力する。なお、図中ある期間における複数のビットからなる原データａ０〜ａｎ(１０〜１ｎ)、ｂ０〜ｂｎ（２０〜２ｎ）をまとめてＤｉ（但し、ｉ：データ（メッセージ）の系列番号）と表している。従って、待ち合わせ後のデータインクリメント信号２１４＿Ｙに基づきデータ（メッセージ）の系列番号ｉがインクリメントされる。

以上の動作により、原データａ０〜ａｎ(１０〜１ｎ)、ｂ０〜ｂｎ（２０〜２ｎ）はパーミュータ８０〜８ｎ、９０〜９ｎで直交波形生成回路１００、１０１で生成されたテストパターンとの排他的論理和をとりデータａ０’〜ａｎ’(１０’〜１ｎ ’)、ｂ０’〜ｂｎ ’（２０’〜２ｎ ’）となる。なお、図中では、原データＤｉにテストパターンＴｊが注入されたデータをＤｉ＋Ｔｊと表している。

なお、１つのデータ（メッセージ）についてテストパターンを注入しない状態（ＮＴ）とテストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）ことを繰り返すのは、次の２つの目的のためである。第１の目的は、テストパターンを注入しない状態でデータの一致を確認し、テストパターンを注入する状態で後段の比較回路の正常性を確認するためである。第２の目的は、後段の比較回路で、一致（テストパターンを注入しない状態）、不一致（テストパターンを注入する状態）を交互に繰り返して交番信号を生成するためである。

図６で説明したように、機能ブロック１１０、１１１が１つの系列のデータ（メッセージ）を出力する毎に、直交波形生成回路１００、１０１は、テストパターンを出力するトリガとなる情報（引数ｘ）を同じタイミングで受信できるようになるため、機能ブロック１１０、１１１が出力するメッセージ単位で、テストパターン注入を同期させることが可能となる。

図７は機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からの機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのデータインクリメント信号２１４＿Ａ，２０４＿Ｂの待ち合わせをした結果のＣエレメント２１４の出力を逓倍回路２０５を介して引数ｘを生成するカウンタ２１２のクロックに入力した実施例である。逓倍回路２０５は１つの入力パルスにつき、予め定められた間隔の２つのパルスを出力する回路で、タイマなどで実現することができる。本実施例によれば、機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのデータインクリメント信号を出力することで、予め定められた間隔で引数ｘを生成するカウンタ２１２を２回インクリメントすることができる。従って、１つのデータ（１回のデータインクリメント信号）につき、時間差をおいて２つのテストパターンを生成、注入することができ、１つのデータについてテストパターンを注入しない状態（ＮＴ）とテストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）ことを繰り返すことが可能となる。

図８は同期手段２５０を冗長化して、領域１（２０１）、領域２（２０２）に分散させた実施形態における機能構成を示す図である。同期手段２５０を構成するＣエレメント２１１、２１３、カウンタ２１２をＣエレメント２１１―１、２１１―２、２１３―１、２１３―２、カウンタ２１２―１、２１２―２とそれぞれ領域１（２０１）、領域２（２０２）ごとに冗長に持っている。本実施例によれば、Ｃエレメント２１１―１、２１１ー２、２１３―１、２１３―２、カウンタ２１２―１、２１２―２のいずれかで異常が生じた場合には、以上の影響が領域１（２０１）、領域２（２０２）の両方に及ばす、いずれか一方の領域に留まる。そのため、直交波形生成回路へ引数ｘが入力されるタイミングが領域１と領域２とで異なることとなるため、結果として出力同士の不一致により、比較回路にて誤りとして検出できることになる。

図９、図１０はステップごとの具体的なテストパターン遷移を示す図である。なお図中上から下に時刻の経過をstepで表し、テストパターン欄のＮＴはテストパターンを注入しない状態を表し、Ｔｉ（ｉ：テストパターンの番号）はテストパターンを注入する状態とその番号を示している。ｆｉ（ｘ）、ｆｊ（ｘ）はテストパターンを表し、下の数字はテストパターンとしてエラーを注入するビット位置を表し、１が立っているビット位置に誤りを注入することを示している。例えばｆｉ（ｘ）のｋビットの位置に１が立っている場合には、ａｋ（１ｋ）を反転させるためのテストパターンであることを表し、ｆｊ（ｘ）のｋビットの位置に１が立っている場合には、ｂｋ（２ｋ）を反転させるためのテストパターンであることを表す。原データａ０〜ａｎ(１０〜１ｎ)、ｂ０〜ｂｎ（２０〜２ｎ）はパーミュータ８０〜８ｎ、９０〜９ｎでこのテストパターンが注入（排他的論理和）されて、データａ０’〜ａｎ’(１０’〜１ｎ ’)、ｂ０’〜ｂｎ ’（２０’〜２ｎ ’）となる。

図９では最初に機能ブロックＡ（１１０）から出力されたａ０〜ａｎ(１０〜１ｎ)にビットごとにテストパターンを注入し、続いて機能ブロックＢ（１１１）から出力されたｂ０〜ｂｎ（２０〜２ｎ）にビットごとにテストパターンを注入する実施例である。

図１０は機能ブロックＡ（１１０）から出力されたａ０〜ａｎ(１０〜１ｎ)と機能ブロックＢ（１１１）から出力されたｂ０〜ｂｎ（２０〜２ｎ）に交互にビットごとにテストパターンを注入する実施例である。

図１１、図１２は、引数ｘとテストパターンとの関連づけの実施形態を示した図である。なお、図中左から右に時刻の経過をstepで表し、其々の時刻のデータＤｉ、及びテストパターンの引数ｘを示している。

図１１はテストパターンを注入しない状態（ＮＴ）にｘ＝０を割り当て、テストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）にｘ＝ｉを割り当てた実施例である。

図１２は、交互に繰り返されるテストパターンを注入しない状態（ＮＴ）とテストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）を区別せずに一連のｘを割り当てる実施例である。

いずれの実施例も、データＤｉごとに、テストパターンを注入しない状態（ＮＴ）とテストパターンを注入する状態（Ｔｉ、ｉ：テストパターンの番号）が交互に繰り返される。

図１２の実施例の方が、ｘが単調に増加させればよいのでカウンタ２１２は単純なバイナリカウンタで構成でき簡単で済む、一方、図１１の実施例はカウンタ２１２の構成はバイナリカウンタにデコーダの組み合わせとする必要がありやや複雑となる。

図１３は図１１の割り付け方により図１０のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。図１４は図１１の割り付け方により図９のテストパターンの注入方法を実現するためのｘの出力順番を示す図である。

図１５は図１２の割り付け方により図９のテストパターンの注入方法を実現するためのｘの出力順番の実施例、図１６は図１２の割り付け方により図１０のテストパターンの注入方法を実現するためのｘの出力順番の実施例である。

図１７は直交関数生成回路１００とカウンタ２１２―１、直交関数生成回路１０１とカウンタ２１２―２とを合わせて実現した実施例である。機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からのリセット信号の待ち合わせをした結果のＣエレメント２１３の出力により、直交関数生成回路１００、１０１をそれぞれ構成する一番左のフリップフロップがプリセット(初期値として１が設定される)され、他のフリップフロップがリセット(初期値として０が設定される)される。すなわち、直交関数生成回路１００、１０１をそれぞれ構成するフリップフロップ列には１，０，０，０，０，…０の値が設定される。リセット後には機能ブロックＡ（１１０）、機能ブロックＢ（１１１）からの直交波形インクリメント信号の待ち合わせをした結果のＣエレメント２１１の出力に従い、１，０，０，０，０，…０のパターンが順にシフトして図１３に示すテストパターンが生成される。なお、フリップフロップ列からテストパターンを引き出す箇所を変更すれば図１２に示すテストパターンを生成することも可能である。

図１８は、本発明を制御装置に適用した場合の機能構成を示す図である。集成回路５の出力をハイパスフィルタまたはハイパス特性を有する増幅器７に入力し、ハイパスフィルタ７の出力を整流回路８で整流してリレー９の巻線を駆動する。リレー９の接点は機能ブロックＡ（１１０）、Ｂ（１１１）のいずれかの出力２６０（図では機能ブロックＢ（１１１））と制御対象である外部装置の接続状態をオン／オフする。機能ブロックＡ（１１０）、Ｂ（１１１）、直交波形生成回路１００、１０１、比較回路３０〜３０ｎ、集成回路５が全て正常なときには集成回路５の出力６に交番信号が現れ、ハイパスフィルタまたはハイパス特性を有する増幅器７を通過して整流回路８で直流になりリレー９の巻線を駆動して、リレー９の接点がオンとなり機能ブロックＡ（１１０）、Ｂ（１１１）のいずれかの出力２６０が出力される。機能ブロックＡ（１１０）、Ｂ（１１１）、直交波形生成回路１００、１０１、比較回路３０〜３０ｎ、集成回路５のいずれに異常が発生した場合には集成回路５の出力６の交番信号が停止し、ハイパスフィルタまたはハイパス特性を有する増幅器７の出力が得られなくなり、整流回路８で直流電流が得られなくなり、リレー９の巻線を駆動することができなくなり、リレー９の接点がオフとなり機能ブロックＡ（１１０）、Ｂ（１１１）のいずれかの出力２６０がリレー９により遮断される。

以上述べたように本実施例によれば機能ブロックＡ（１１０）、Ｂ（１１１）に異常が発生した場合には、リレー９の接点により出力２６０を確実に停止することができ、安全性を確保することができる。

また、リレー９の接点により制御対象とする装置の電源を遮断することにより制御対象とする装置の危険な動作を防止することによっても安全性を確保することができる。

１００、１０１……直交関数生成回路、
１１０……機能ブロックＡ、１１１……機能ブロックＢ、
２００……領域０、２０１……領域１、２０２……領域２、
２１２……カウンタ、２１１、２１３、２１４……Ｃエレメント、
２５０……同期手段

Claims (9)

1. 多重系を構成して、それぞれビット列で構成されるデータを出力する複数の機能ブロックと、
   前記複数の機能ブロックから出力される前記データを比較する比較回路と、
   前記複数の機能ブロックから出力される前記データに前記比較回路の異常検知用のテストパターンを注入する複数のテストパターン生成回路と、を備える論理回路において、
   前記機能ブロック及び前記テストパターン生成回路を含む各系の領域には、それぞれ異なるクロック源、もしくは同一クロック源から第１のクロック信号が供給され、
   各系の機能ブロックの第１のクロック信号が異なるクロック源から供給される場合には、両系の機能ブロックの動作を同期させる機能ブロック間待ち合わせ手段を備え、
   両系の前記テストパターン生成回路に、テストパターン注入のトリガとなり、次のテストパターンに切り換えるための第２のクロック信号を共通に出力し、前記機能ブロックから出力されるビット列で構成される前記データの単位で各系間におけるテストパターンの注入を同期させる同期手段を備え、
   前記同期手段は、第２のクロックを、各機能ブロックから出力される次のテストパターンに切り換えるため信号を同期させた信号を元に、前記第１のクロックより周期が長いクロックとして生成することを特徴とする論理回路。
2. 請求項１記載の論理回路であって、
   前記同期手段は、各系の前記機能ブロックが前記データを出力する周期毎に、各系の前記機能ブロックからインクリメント信号を受信し、各系の前記機能ブロックからインクリメント信号の受信が完了した場合に、各系の前記テストパターン生成回路に前記第２のクロック信号を出力することを特徴とする論理回路。
3. 請求項１記載の論理回路であって、
   前記テストパターン生成回路は、前記機能ブロックから１サイクルの前記データが出力される間に、１回ずつテストパターンを注入する状態とテストパターンを注入しない状態となり、テストパターンを注入する状態とテストパターンを注入しない状態とが交互に連続することを特徴とする論理回路。
4. 請求項１記載の論理回路であって、
   前記異なるクロック源は、異なる発振回路であることを特徴とする論理回路。
5. 請求項１記載の論理回路であって、
   前記異なるクロック源は、異なるクロック逓倍回路であることを特徴とする論理回路。
6. 請求項１記載の論理回路であって、
   前記複数の機能ブロックは、複数のマイクロプロセッサで構成されることを特徴とする論理回路。
7. 請求項１記載の論理回路であって、
   前記テストパターンが直交波形であることを特徴とする論理回路。
8. 請求項１記載の論理回路であって、
   各系の前記機能ブロック及び前記テストパターン生成回路を含む領域と、前記比較回路を含む領域とは、其々別個の半導体チップ上に形成されていることを特徴とする論理回路。
9. 請求項１乃至８に記載の論理回路と、ハイパスフィルタまたはハイパス特性を有する増幅器、整流回路、リレーを有し、前記比較回路の出力を該ハイパスフィルタまたはハイパス特性を有する増幅器に入力し、該ハイパスフィルタまたはハイパス特性を有する増幅器の出力を該整流回路で整流した出力で該リレーを駆動し、該リレーで該機能ブロックの出力を制御対象の外部装置と断続することを特徴とする制御装置。