JP2978220B2 - フェイルセイフ比較回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 安全が要求される制御分野に用いる計算機システムの
異常診断回路に関するものである。

［従来の技術］ 安全性が特に要求される分野の計算機システムにおい
ては，処理の誤りが危険側の制御に至らぬよう様々な回
路技法が組み込まれる。その中で処理部を冗長構成とし
計算機の出力結果を密に比較することにより処理の異常
を検知し，システムを安全側に動作させるフェイルセイ
フ機構も有効な手法の１つとして数多く採用されてい
る。これらのシステムにおいては比較回路が安全上重要
な機能を果たしており，回路自身の故障によって不一致
データを見逃すことがあってはならない。このため幾つ
かのフェイルセイフ比較回路が提案され実用化されてい
る。しかし，回路のフェイルセイフ性を確保するため複
雑な処理が必要で，せいぜい16ビット対程度の比較量の
データを数MHzの処理時間内で行なうことが限度であ
り，マイクロプロセッサも８ビットが主流であった。

［発明が解決しようとする課題］ 計算機のもつ優れた機能を有効に生かし，安全性が要
求される制御分野に，より高度な機能を実現しようとす
るには,32ビットマイクロプロセッサなどの高性能プロ
セッサの利用も図らねばならないが，比較データ量，比
較速度共に既存のフェイルセイフ比較回路の水準では対
処できないため実現されてはいない。

多量のデータを高速に比較する回路としては,2線式検
査回路が既に提案されており，この回路に誤り発生を確
実に記憶し伝達する誤り表示回路を付加することで，回
路自身の故障に対しフェイルセイフな比較回路が構成で
きるといわれているが，実用上は次の様な問題が有っ
た。

２線式検査回路における正常入力データ対の作る入力
ベクトルの集合は，出力が（0,1）となる０−入力ベク
トル集合と，（1,0）になる１−ベクトル集合に２分さ
れる。従って，正常な２線符号が入力として与えられて
も,0もしくは１いずれか一方のベクトル集合に属する入
力が連続して与えられると，回路出力が変化しないた
め，その間比較回路からの交番出力は停止し，不一致発
生と区別ができなくなる問題がある。

また計算機のリード／ライト信号により比較タイミン
グを生成すればプロセッサに対する入力データとプロセ
ッサからの出力データの両方の比較が容易に行なえ都合
がよい。しかし，このタイミング生成回路の故障モード
によっては，リードもしくはライトのときのみしか比較
処理が起動されず，実際に発生した異常データを見逃す
ことも考えられる。このような事態が発生すると安全性
を損ないかねないため何等かの対策が必要とされる。こ
の問題に対し従来は，比較処理起動のタイミングとして
リード／ライト信号によらず，マシンサイクルの始めに
出力される信号を基準に共通の信号を生成し，タイミン
グ信号とすることで対処していた。しかし,32ビットマ
イクロプロセッサの場合には，マシンサイクル自体も短
縮されているほか，マシンサイクルの途中で次のマシン
サイクルの処理開始し並列に処理を行なうパイプライン
処理もあるため，従来の方法を用いることはできず，リ
ード／ライト信号の利用を前提とし上記問題の克服を図
ることが要求される。本発明は，これらの課題を解決し
高速でかつ安全性上の問題のない回路を提供するもので
ある。

［課題を解決するための手段］ 本発明はそれぞれの計算機のリード／ライト両信号か
らラッチ信号を作り，比較すべきそれぞれの計算機のデ
ータを一旦記憶すると共に，特定のビット対に反転ゲー
トを付加することにより,1回の比較サイクル中に１−ベ
クトル集合に属する入力と０−ベクトル集合に属する入
力の２種を生成させ，比較処理を２回行なわせることを
第１の課題を解決する手段とする。また，それぞれの計
算機のラッチ信号をＴフリップフロップのクロック入力
として与え，該Ｔフリップフロップから1,0信号を交互
に作り出す。一方比較データの特定ビット対に反転ゲー
ト付加しておき，上記Ｔフリップフロップの1,0出力
で，反転／非反転動作を行なわせる第２の手段を用意す
る。

［作用］ この結果，第１の手段により１つのマシンマイクルに
対し，正常データに対しては１−ベクトルに対する比較
と０−ベクトルに対する比較が行なわれることとなり，
必ず交番出力が得られるようになる。また，第２の手段
により万一いずれかのラッチ信号が間欠的に断となった
場合,2つのプロセッサの反転／非反転の操作が食い違う
結果となるため，入力データが不一致データとなり，比
較結果の交番出力が停止することで，外部にて検出でき
ることとなる。

［実施例］ 本発明の実施例として２重系の計算機システムを例に
とり，図をもって説明する。第１図は本発明の構成を説
明する図である。第１図においてラッチ信号ＬA,LBは比
較データDA,DBをレジスタＲA,RBに一時記憶するための
信号である。レジスタＲAの出力ＤA0，…,DA31は入力そ
のままの値をもつが，レジスタＲBの出力ＤB0，…,DB31
は反転出力であり入力データの否定値となるため，対応
する出力ビット対を組み合わせることにより２線式検査
回路RCCOに対する入力ベクトルが構成できる。即ち、比
較データの一致時（1,1）、（0,0）には２線式検査回路
に対して（0,1）、（1,0）のデータが与えられることに
なる。この入力ベクトルは，一部ビット対が反転／非反
転ゲートRVG1,RVG2で操作され,2線式検査回路RCCOに入
力される。上記反転／非反転ゲートRVG1,RVG2は,2線式
検査回路にRCCOに対する特定の入力ビット対の信号値を
操作する回路で，本発明の目的とする課題に対処するた
めのものである。また，上記２線式検査回路RCCOからの
符号出力（C0,C1）は，誤り表示回路ESCに入力される。
該誤り表示回路ESCは，正規の符号語（（1,0）又は（0,
1））が与えられている間は交番出力を行なうが，比較
情報間に不一致が発生し上記２線式検査回路RCCOの出力
から非符号語（（1,1）又は（0,0））が与えられた場
合，それを記憶し以後の交番出力を停止させる回路であ
る。

次に本発明において重要な要素となる２線式検査回路
RCCOの機能について第２図，第３図を用いて説明する。
第２図は２線式検査回路RCCOの回路構成（特許請求の範
囲外）（いかなる回路故障に対しても不一致が検出され
る回路として実用されている。：文献名『フォールトト
レラントシステム論』p31〜p32,（社）電子情報通信学
会，当麻喜弘著）を示す図である。（ａ）図で示すもの
が２ビットのデータ対の比較を行なうためのRCCOの基本
回路RCGで，この基本回路RCGを（ｂ）図で示すようにツ
リー状に接続することにより2nビットのデータ対を比較
する２線式検査回路RCCOが構成できる。第３図は２線式
検査回路RCCOに対する入力との出力の関係を説明する図
である。一般に２値論理における情報値１に対応する２
線式符号は（1,0）であり,0に対応するものが（0,1）で
ある（（1,1），（0,0）の組み合わせは非符号語）。第
３図は４情報入力ＪA,JB,JC,JDに対応した２線式符号入
力が２線式検査回路RCCOに与えられる例である。２線式
符号入力は,2値論理の１に対応する２線式符号（1,0）
が偶数個の集合（０−入力ベクトル集合）と奇数個の集
合（１−入力ベクトル集合）に２分できる。第３図が示
すように２線式検査回路RCCOは,0−入力ベクトル集合の
場合，出力（C0,C1）が（0,1）となり,1−入力ベクトル
集合の場合には出力が（1,0）となる特徴を有している
（なお，第３図に示した符号語以外の入力は全て非符号
語であり，このときの２線式検査回路RCCO出力は必ず非
符号語を採ることが保証されている）。

従って,2線式検査回路RCCOに０−入力ベクトル集合に
属する符号入力が連続して与えられると出力は（0,1）
のまま（１−入力ベクトル集合の場合には（1,0）のま
ま）固定してしまい，この間誤り表示回路ESCからの交
番出力が停止し，誤り検出状態と区別がつかない。この
問題を解決しようとする回路が特許請求範囲第１項に示
す発明であるが，この仕組みについて第１図および特許
請求の範囲第１項に示す発明を説明する第４図および第
５図を用い詳細に説明する。

第１図を用いて既に説明したように比較データは，ラ
ッチ信号ＬA,LBによりレジスタＲA,RBに一時記憶され
る。このときレジスタＲBの情報値は反転されて出力さ
れるため，レジスタＲAの出力ＤA0，…,DA31とレジスタ
ＲBの出力ＤB0，…,DB31の対応するビット対（例えばＤ
A0とＤB0）を組み合わせることにより,2線式符号が構成
できる。第４図に示すように上記ラッチ信号ＬAは比較
タイミング生成回路CPGにも入力される。該比較タイミ
ング生成回路CPGは，一定の周期をもつクロックCLKと上
記ラッチ信号ＬAの立上がり動作により,1回の比較サイ
クルSCとして，比較サイクルに必要な２パルスの比較ク
ロックCCと反転信号RVを生成する。該反転信号RVは反転
／非反転ゲートRVG1に入力される。該反転／非反転ゲー
トRVG1は,2組の排他的論理和ゲートEORから成るもので,
2線式検査回路RCCOに対する入力の特定ビット対（ＤA0,
DB0）を反転信号RVの値により反転させるものである。
特許請求の範囲第１項に示す発明の処理のタイムチャー
トを説明する第５図で示されるように，反転信号RVは，
第１回の比較タイミングT1の時には０であるため,2線式
検査回路RCCOへの入力は，ラッチされたデータそのもの
となる。次の比較タイミングT2においては，反転信号RV
が１になるため，特定ビット対（ＤA0,DB0）の値は反転
する。この結果２線式検査回路RCCOへの入力は「０−入
力ベクトル集合の要素から１−入力ベクトル集合の要素
へ」もしくは「１−入力ベクトル集合の要素から０−入
力ベクトル集合の要素へ」と遷移する。

従って本発明の回路は,1回の比較サイクルSCにおいて
T1,T2 2回の比較処理が起動され，比較データとして異
なる出力値をとる入力ベクトルが与えられることにな
る。このためたとえ同一入力ベクトルに属するような比
較データが連続して与えられても，誤り表示回路ESCの
交番出力が保証され，比較処理の停止など異常時と明確
に区別できる。

次に特許請求範囲の２で記載した発明の実施例につい
て，本発明が解決しようとする問題と本発明の回路につ
いて第６図，第７図を用い，詳細に説明する。第６図は
ラッチ信号ＬA,LBを生成する回路の説明図である。ラッ
チ信号ＬA,LBは，それぞれの計算機CPUA,CPUBのリード
信号RDA,RDB，ライト信号WRA,WRBをそれぞれ論理和する
ことにより生成される。また，ラッチ信号ＬAは，比較
タイミングを与える信号として上記生成回路CPGに入力
される。論理和ゲートORBの故障時には，比較タイミン
グ時に比較されるべきデータをラッチできないため直ち
に比較データ不一致となって外部にて検出されるが，比
較タイミングの生成に用いられるラッチ信号ＬAの間欠
的断故障の場合には，比較そのものの処理が行なわれな
いため不一致を見逃し安全性を損なうといった事態に至
ることが考えられる。

たとえば，論理和ゲートORAが入力端子の故障によ
り，リード時にはラッチ信号が生成されない事態が発生
すると，比較はデータ書き込み時にしか行なわれなくな
る。この結果，リード時のデータ不一致は見逃され，し
かも外部に対してはライトデータに不一致が発生しない
限り，正常という比較結果の出力を継続する。このよう
な安全性上無視できない問題を救済するものが，特許請
求の範囲第２項記載の発明である。本発明の回路を説明
する第７図に従い説明する。

ラッチ信号ＬA,LBはＴフリップフロップTFFA,TFFBに
それぞれ入力される。該ＴフリップフロップTFFは，一
般にＴ−タイプフリップフロップと呼ばれているもの
で，クロック端子の入力の立上がりの都度内部の状態値
を反転させる機能を持っている。従って第７図の回路の
場合，ラッチ信号ＬA,LBの立上がりに応じＴフリップフ
ロップTFFA,TFFBの出力FQA,FQBは０＝１と変化するが,2
つのラッチ信号ＬA,LBが同期して生成されている間は一
致した値のまま変化していることになる。これに対し，
第６図を用いて説明したような故障によるラッチ信号の
間欠的断が発生すると,2つのラッチ信号ＬA,LBの発生が
非同期となるため,Tフリップフロップの出力FQA,FQBの
出力値変化も不揃いとなる。

Ｔフリップフロップの出力FQA,FQBは反転／非反転ゲ
ートRVG2に入力され，比較データの特定ビット対（ＤA
1,DB1）を操作する。このため,2つのラッチ信号発生が
同期をもって行なわれている場合には，比較データに不
一致が発生しない限り誤り表示回路ESCからは交番出力
が出力され正常であることが確認できる。これに対し，
ラッチ信号ＬAが間欠的に断となるような故障が発生し
た場合には,Tフリップフロップの出力FQA,FQBの値が不
揃いとなる結果，反転／非反転ゲートRVG2を経由した比
較データの特定ビット対（ＤA1,DB1）も２線式符号の非
符号語となる（比較データの不一致と等価）。従って，
このときには２線式検査回路RCCOの符号出力（C0,C1）
も非符号語となり誤り表示回路ESCの交番出力は以後停
止したままとなる。

［発明の効果］ 以上説明したように本発明の回路は,2線式検査回路と
誤り表示回路を組み合わせた比較回路が有する性能，安
全性上の問題を解決するもので，誤り表示回路の交番出
力信号が比較データに不一致が無いことと共に回路事態
に故障が発生していないことも保証し，高性能かつフェ
イルセイフな比較回路を実現可能とするものである。

この結果，数10MHzの処理速度をもつような32ビット
マイクロプロセッサなど，従来フェイルセイフな分野に
は適用できなかった高性能プロセッサを，安全性が厳し
く要求される産業分野にも適用する道を切り開くものと
なる。

今日，マイクロエレクトロニクス技術の産業分野への
導入が，一方で電磁環境による誤制御といった深刻な問
題を抱えつつも急速に進展する傾向にあり，プロセッサ
の診断に関する効果的な技術が望まれているが，本発明
はかかる課題に有効な解決策を提供するものでその効果
は極めて大きい。

【図面の簡単な説明】

第１図は本発明の構成を説明する図，第２図は２線式検
査回路RCCOの回路構成を示す図，第３図は２線式検査回
路RCCOに対する入力との出力の関係を説明する図，第４
図は特許請求の範囲第１項に示す発明を説明する図，第
５図は特許請求の範囲第１項に示す発明の処理のタイム
チャートを説明する図，第６図はラッチ信号ＬA,LBを生
成する回路の説明図，第７図は特許請求の範囲第２項記
載の発明を説明する図である。 ＬA,LB……ラッチ信号,DA,DB……比較データ,RA,RB……
レジスタ,DA0，…,DA31……レジスタＲAの出力,DB0，
…,DB31……レジスタＲBの出力,RCG……基本回路,RCCO
……２線式検査回路,RVG1,RVG2……反転／非反転ゲー
ト，（C0,C1）……２線式検査回路の符号出力,ESC……
誤り表示回路,JA,JB,JC,JD……情報入力,LA,LB……ラッ
チ信号,CPG……比較タイミング生成回路,CLK……クロッ
ク,SC……比較サイクル,CC……比較クロック,RV……反
転信号,EOR……排他的論理和ゲート，（ＤA0,DB0），
（ＤA1,DB1）……２線式検査回路入力の特定ビット対,T
1,T2……比較タイミング,CPUA,CPUB……計算機,RDA,RDB
……リード信号,WRA,WRB……ライト信号,ORB,ORA……論
理和ゲート,TFFA,TFFB……Ｔフリップフロップ,FQA,FQB
……Ｔフリップフロップの出力。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】フェイルセイフ比較回路は、複数の計算機
   を完全に同期させ処理データの一致を常時監視すること
   により処理の正当性を保証する計算機システムで用いら
   れるものであって、２つのラッチ回路RA、RBと、比較タ
   イミング生成回路CPGと、反転ゲートRVG1と、ｎ対２線
   式検査回路RCCOと、誤り表示回路ESCとからなり、ラッ
   チ回路RAはＩ系の処理データを一旦記憶し比較データと
   して出力するように構成され、ラッチ回路RBはラッチ回
   路RAと同期してII系の処理データを一旦記憶し、ラッチ
   回路RAの出力する比較データとｎ対２線式検査回路RCCO
   の入力ビット対を構成するため比較データとして反転出
   力するように構成され、比較タイミング生成回路CPGは
   上記ラッチ回路RA、RBが用いるラッチ信号と同期した信
   号と一定の周期を持つクロックとを入力し、上記ラッチ
   回路RA、RBが処理データを一旦記憶している間に反転信
   号RVを変化させて出力するように構成され、反転ゲート
   RVG1は上記ラッチ回路RA、RBが出力する各比較データの
   特定ビット対を入力し、上記比較タイミング生成回路CP
   Gから出力される反転信号RVによって反転／非反転出力
   するように構成され、ｎ対２線式検査回路RCCOは４組４
   個の符号語入力（01 01）、（01 10）、（10 01）、
   （10 10）に対して２組２個の符号語（0,1）、（1,0）
   を出力する２対２線式検査回路が木構造に接続された回
   路であり、上記反転ゲートRVG1の出力と上記ラッチ回路
   RA、RBからの特定ビット対以外の各比較データとを入力
   し１対の２線式符号に絞り込んで出力するように構成さ
   れ、誤り表示回路ESCは符号語が与えられている間は交
   番出力を行うが非符号語が与えられた場合それを記憶し
   以後の交番出力を停止させる回路であり、上記ｎ対２線
   式検査回路RCCOが出力する２線式符号を入力し外部に当
   該フェイルセイフ比較回路を含めた計算機システムの正
   当性を表示するように構成されたことからなるフェイル
   セイフ比較回路。
2. 【請求項２】請求項１記載のフェイルセイフ比較回路に
   おいて、２つの論理和ゲートと２つのＴフリップフロッ
   プTFFA、TFFBと反転ゲートRVG2とを付加し、２つの論理
   和ゲートは対応する計算機のリード／ライト信号を入力
   しその論理和をラッチ信号LA、LBとして出力するように
   構成され、ＴフリップフロップTFFAは上記ラッチ信号LA
   を入力し、又、ＴフリップフロップTFFBは上記ラッチ信
   号LBを入力するように構成され、反転ゲートRVG2はラッ
   チ回路RA、RBから出力される各比較データの特定ビット
   対を入力し、上記ＴフリップフロップTFFA、TFFBからの
   各々対応する出力によって反転／非反転出力するように
   構成され、上記反転ゲートRVG2の出力と上記ラッチ回路
   RA、RBからの特定ビット対以外の各比較データとをｎ対
   ２線式検査回路RCCOへ入力するように構成されたことか
   らなるフェイルセイフ比較回路。