JPH0375908B2 - - Google Patents
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- JPH0375908B2 JPH0375908B2 JP60277430A JP27743085A JPH0375908B2 JP H0375908 B2 JPH0375908 B2 JP H0375908B2 JP 60277430 A JP60277430 A JP 60277430A JP 27743085 A JP27743085 A JP 27743085A JP H0375908 B2 JPH0375908 B2 JP H0375908B2
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- JP
- Japan
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- timing
- check
- signal
- circuit
- cmd
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- 230000015654 memory Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 101150098958 CMD1 gene Proteins 0.000 description 1
- 101100382321 Caenorhabditis elegans cal-1 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
メモリに対しリード（RD）、ライト（WT）等
を行う各タイミング信号のチエツク方式におい
て、RD、WT等を指示するオペレーシヨンコマ
ンド（CMD）をマシンサイクルのタイミングで
シフトするレジスタを設け、該レジスタがビジー
でないときにNPタイミングチエツク信号を発生
してノーオペレーシヨンに関するタイミング信号
のチエツクを行わせる。これにより、RD、WT
等の各タイミング信号がCMDに基づいて形成さ
れる場合も、RD、WT等の各動作時はもちろん
ノーオペレーシヨン時のタイミング信号のチエツ
クを行うことが出来る。
を行う各タイミング信号のチエツク方式におい
て、RD、WT等を指示するオペレーシヨンコマ
ンド（CMD）をマシンサイクルのタイミングで
シフトするレジスタを設け、該レジスタがビジー
でないときにNPタイミングチエツク信号を発生
してノーオペレーシヨンに関するタイミング信号
のチエツクを行わせる。これにより、RD、WT
等の各タイミング信号がCMDに基づいて形成さ
れる場合も、RD、WT等の各動作時はもちろん
ノーオペレーシヨン時のタイミング信号のチエツ
クを行うことが出来る。
本発明は、メモリに対してリード、ライト、リ
フレツシユ等を行う各くタイミング信号のチエツ
ク方式、特に、ノーオペレーシヨン時のタイミン
グ信号のチエツクも行うことが出来る様に改良さ
れたタイミング信号チエツク方式に関する。
フレツシユ等を行う各くタイミング信号のチエツ
ク方式、特に、ノーオペレーシヨン時のタイミン
グ信号のチエツクも行うことが出来る様に改良さ
れたタイミング信号チエツク方式に関する。
メモリに対するリード、ライト、リフレツシユ
等の各動作が正常に行われる為には、メモリに加
えられるリード、ライト、リフレツシユ等の各タ
イミング信号にエラーがないことが必要である。
等の各動作が正常に行われる為には、メモリに加
えられるリード、ライト、リフレツシユ等の各タ
イミング信号にエラーがないことが必要である。
この為、リード、ライト、リフレツシユの各タ
イミング信号におけるエラーの有無をチエツクす
ることが行われている。
イミング信号におけるエラーの有無をチエツクす
ることが行われている。
第７図は、従来のタイミング信号チエツク方式
をブロツク図で示したものである。
をブロツク図で示したものである。
第７図において、２１０はタイミング信号発生
回路で、制御部より送られるリード、ライト及び
リフレツシユ用のオペレーシヨンコマンドCMD
を受信して、リード、ライト及びリフレツシユに
関するタイミング信号に対応したRAS（Row
Adress Strobe）、CAS（Column Adress
Strobe）及びWE（Wrte Enable）を発生すると
共に、リード（RD）、ライト（WT）及びリフレ
ツシユ（RF）の各タイミングチエツク信号を発
生する。
回路で、制御部より送られるリード、ライト及び
リフレツシユ用のオペレーシヨンコマンドCMD
を受信して、リード、ライト及びリフレツシユに
関するタイミング信号に対応したRAS（Row
Adress Strobe）、CAS（Column Adress
Strobe）及びWE（Wrte Enable）を発生すると
共に、リード（RD）、ライト（WT）及びリフレ
ツシユ（RF）の各タイミングチエツク信号を発
生する。
タイミング信号発生回路２１０において、２１
１はコマンドシフトレジスタ回路で、オペレーシ
ヨンコマンドCMDをマシンサイクルのタイミン
グで順次シフトする。２１２はコマンドデコーダ
で、コマンドシフトレジスタ２１１から入力され
た各オペレーシヨンコマンドをデコードして、リ
ード、ライト及びリフレツシユの各動作を行う
RD、WT及びRFの各タイミング信号に対応した
RAS、CAS及び、WEを発生すると共に、RD、
WT及びRFの各タイミングチエツク信号を発生
する。
１はコマンドシフトレジスタ回路で、オペレーシ
ヨンコマンドCMDをマシンサイクルのタイミン
グで順次シフトする。２１２はコマンドデコーダ
で、コマンドシフトレジスタ２１１から入力され
た各オペレーシヨンコマンドをデコードして、リ
ード、ライト及びリフレツシユの各動作を行う
RD、WT及びRFの各タイミング信号に対応した
RAS、CAS及び、WEを発生すると共に、RD、
WT及びRFの各タイミングチエツク信号を発生
する。
２２０はタイミングチエツク回路で、RD、
WT及びRFの各タイミングチエツク信号が加わ
つたとき、RD、WT及びRFの各タイミング信号
におけるRAS、CAS及びWEがリード、ライト及
びリフレツシユに対応した所定の状態であるか否
かをチエツクし、所定の状態にないときはエラー
信号を発生する。
WT及びRFの各タイミングチエツク信号が加わ
つたとき、RD、WT及びRFの各タイミング信号
におけるRAS、CAS及びWEがリード、ライト及
びリフレツシユに対応した所定の状態であるか否
かをチエツクし、所定の状態にないときはエラー
信号を発生する。
以上の様にしRD、WT及びRFの各タイミング
信号におけるRAS、CAS及びWEのチエツクを行
い、正しいタイミング信号がメモリに加わる様に
して、所望のリード、ライト又はリフレツシユの
各動作が正常に行われる様にしている。
信号におけるRAS、CAS及びWEのチエツクを行
い、正しいタイミング信号がメモリに加わる様に
して、所望のリード、ライト又はリフレツシユの
各動作が正常に行われる様にしている。
然しながら、オペレーシヨンコマンドCMDか
ら各タイミング信号を発生する場合は、リード、
ライト及びリフレツシユを行わないノーオペレー
シヨン時のタイミング信号のチエツクは行われて
いなかつた。それは、ノーオペレーシヨン時に
RAS、CAS及びRFの各タイミング信号が何れも
オフであることから、タイミングチエツク信号を
作成するよい方法が無かつた為であり、又、リー
ド、ライト及びリフレツシユ時と異なつてノーオ
ペレーシヨン時は、タイミングチエツクを行うこ
とが必須のものではなかつた為である。
ら各タイミング信号を発生する場合は、リード、
ライト及びリフレツシユを行わないノーオペレー
シヨン時のタイミング信号のチエツクは行われて
いなかつた。それは、ノーオペレーシヨン時に
RAS、CAS及びRFの各タイミング信号が何れも
オフであることから、タイミングチエツク信号を
作成するよい方法が無かつた為であり、又、リー
ド、ライト及びリフレツシユ時と異なつてノーオ
ペレーシヨン時は、タイミングチエツクを行うこ
とが必須のものではなかつた為である。
従来のオペレーシヨンコマンドCMDからRD、
WT及びRFの各タイミング信号を発生する場合
のタイミング信号チエツク方式においては、前述
の様に、ノーオペレーシヨン時にはタイミング信
号のチエツクは特に行われていなかつた。
WT及びRFの各タイミング信号を発生する場合
のタイミング信号チエツク方式においては、前述
の様に、ノーオペレーシヨン時にはタイミング信
号のチエツクは特に行われていなかつた。
然しながら、ノーオペレーシヨン時のタイミン
グ信号に誤りがあり、リード、ライト又はリフレ
ツシユのタイミング信号が誤つて発生されると、
これらの誤タイミング信号がメモリに悪影響を与
える危険がある。特に複数のメモリカードでメモ
リ装置が構成されている場合の様に、複数のメモ
リの組合せから成るメモリ装置の場合は、各メモ
リ間で相互に悪影響を及ぼし合う危険がある。
グ信号に誤りがあり、リード、ライト又はリフレ
ツシユのタイミング信号が誤つて発生されると、
これらの誤タイミング信号がメモリに悪影響を与
える危険がある。特に複数のメモリカードでメモ
リ装置が構成されている場合の様に、複数のメモ
リの組合せから成るメモリ装置の場合は、各メモ
リ間で相互に悪影響を及ぼし合う危険がある。
従来はノーオペレーシヨン時のタイミングチエ
ツクを行つていなかつたので、これらの危険を自
然に防止することが出来なかつた。
ツクを行つていなかつたので、これらの危険を自
然に防止することが出来なかつた。
本発明は、オペレーシヨンコマンドからRD、
WT及びRFの各タイミング信号を発生する場合
のタイミング信号チエツク方式において、ノーオ
ペレーシヨン時においてもタイミング信号のチエ
ツクを行う様にしたタイミング信号チエツク方式
を提供することを目的とする。
WT及びRFの各タイミング信号を発生する場合
のタイミング信号チエツク方式において、ノーオ
ペレーシヨン時においてもタイミング信号のチエ
ツクを行う様にしたタイミング信号チエツク方式
を提供することを目的とする。
従来のタイミング信号チエツク方式における前
述の問題点を解決する為に本発明の講じた手段
を、第１図を参照して説明する。
述の問題点を解決する為に本発明の講じた手段
を、第１図を参照して説明する。
第１図は、本発明の構成をブロツク図で示した
ものである。
ものである。
第１図において、１１０はタイミング回路で、
リード、ライト等を指示するオペレーシヨンコマ
ンドCMDに基づいてリード、ライト等のオペレ
ーシヨンに関するタイミング信号を発生する。
リード、ライト等を指示するオペレーシヨンコマ
ンドCMDに基づいてリード、ライト等のオペレ
ーシヨンに関するタイミング信号を発生する。
１２０はコマンドシフトレジスタ回路で、入力
されたオペレーシヨンコマンドCMDをマシンサ
イクルのタイミングで順次シフトし、各シフト段
階におけるオペレーシヨンコマンドCMDの状態
を出力する。
されたオペレーシヨンコマンドCMDをマシンサ
イクルのタイミングで順次シフトし、各シフト段
階におけるオペレーシヨンコマンドCMDの状態
を出力する。
１３０はビジーチエツク回路で、コマンドシフ
トレジスタ回路１２０がビジーでないときに、ノ
ーオペレーシヨンに関するタイミング信号をチエ
ツクする信号（NPタイミングチエツク信号）を
発生する。なお、コマンドシフトレジスタ回路１
２０からリード、ライト等の動作に関するオペレ
ーシヨンコマンドが発生されているときが、ビジ
ーである。
トレジスタ回路１２０がビジーでないときに、ノ
ーオペレーシヨンに関するタイミング信号をチエ
ツクする信号（NPタイミングチエツク信号）を
発生する。なお、コマンドシフトレジスタ回路１
２０からリード、ライト等の動作に関するオペレ
ーシヨンコマンドが発生されているときが、ビジ
ーである。
１４０はタイミングチエツク回路で、リード、
ライト等の動作に関するタイミング信号をチエツ
クすると共に、NPタイミングチエツク信号を受
信したときはノーオペレーシヨンに関するタイミ
ング信号のチエツクを行う。
ライト等の動作に関するタイミング信号をチエツ
クすると共に、NPタイミングチエツク信号を受
信したときはノーオペレーシヨンに関するタイミ
ング信号のチエツクを行う。
なお、コマンドシフトレジスタ回路１２０はタ
イミング回路１１０と別個に示されているが、タ
イミング回路１１０内にコマンドシフトレジスタ
回路１２０と同様な機能を持つた構成がある場合
には、その構成をコマンドシフトレジスタ回路１
２０として共用する場合も含むものである。
イミング回路１１０と別個に示されているが、タ
イミング回路１１０内にコマンドシフトレジスタ
回路１２０と同様な機能を持つた構成がある場合
には、その構成をコマンドシフトレジスタ回路１
２０として共用する場合も含むものである。
第１図の動作を、第２図を参照して説明する。
第２図は、２マシンサイクル内でリード、ライト
及びリフレツシユを行う場合の各タイミング信号
におけるRAS、CAS及びWEの各波形の一例を示
したもので、ａはRD又はWTのタイミング信号、
ｂはRFタイミング信号、ｃはノーオペレーシヨ
ン（NOP）時のタイミング信号に対するRAS、
CAS及びWEの各波形を示す。
第２図は、２マシンサイクル内でリード、ライト
及びリフレツシユを行う場合の各タイミング信号
におけるRAS、CAS及びWEの各波形の一例を示
したもので、ａはRD又はWTのタイミング信号、
ｂはRFタイミング信号、ｃはノーオペレーシヨ
ン（NOP）時のタイミング信号に対するRAS、
CAS及びWEの各波形を示す。
CK1〜CK4は各クロツクで、各クロツク間のt1
やt2、それぞれ１マシンサイクルを形成する。リ
フレツシユは、CAS Before RAS Refreshの場
合が示されている。
やt2、それぞれ１マシンサイクルを形成する。リ
フレツシユは、CAS Before RAS Refreshの場
合が示されている。
なお、第２図は本発明の動作の理解の為に参考
として示されたもので、本発明は第２図に示され
る各タイミング信号の場合に限定されるものでは
ない。
として示されたもので、本発明は第２図に示され
る各タイミング信号の場合に限定されるものでは
ない。
タイミング回路１１０は、コマンドCMDの指
示するラード、ライト又はリフレツシユ動作に応
じて、第２図ａ又はｂに示されるタイミング信号
のRAS、CAS及びWEをクロツクCKに同期して
発生する。それと共に、タイミング回路１１０
は、マシンサイクルτ1又はτ2等において、リー
ド、ライト又はリフレツシユ動作に応じて、RD
タイミングチエツク信号、WTタイミングチエツ
ク信号又はRFタイミングチエツク信号を出力す
る。
示するラード、ライト又はリフレツシユ動作に応
じて、第２図ａ又はｂに示されるタイミング信号
のRAS、CAS及びWEをクロツクCKに同期して
発生する。それと共に、タイミング回路１１０
は、マシンサイクルτ1又はτ2等において、リー
ド、ライト又はリフレツシユ動作に応じて、RD
タイミングチエツク信号、WTタイミングチエツ
ク信号又はRFタイミングチエツク信号を出力す
る。
タイミングチエツク回路１４０は、RD、WT
又はRFの各タイミングチエツク信号が入力され
た時点におけるRD、WT又はRFの各タイミング
信号のRAS、CAS及びWEの状態をチエツクし、
それらが各タイミング信号に対応した所定の状態
と異なつている場合に、エラー信号を出力する。
又はRFの各タイミングチエツク信号が入力され
た時点におけるRD、WT又はRFの各タイミング
信号のRAS、CAS及びWEの状態をチエツクし、
それらが各タイミング信号に対応した所定の状態
と異なつている場合に、エラー信号を出力する。
ノーオペレーシヨン時は、コマンドシフトレジ
スタ回路１１０は、各シフト段階においてリー
ド、ライト又はリフレツシユの何れのオペレーシ
ヨンコマンドCMDを発生しない。
スタ回路１１０は、各シフト段階においてリー
ド、ライト又はリフレツシユの何れのオペレーシ
ヨンコマンドCMDを発生しない。
ビジーチエツク回路１３０は、コマンドシフト
レジスタ回路１２０の各シフト段階においてリー
ド、ライト又はリフレツシユの何れのオペレーシ
ヨンコマンドCMDが発生されないことから、コ
マンドシフトレジスタ回路１２０はビジーでない
ことを検出してノーオペレーシヨンに関するタイ
ミングチエツクを行うNPタイミングチエツク信
号を出力する。
レジスタ回路１２０の各シフト段階においてリー
ド、ライト又はリフレツシユの何れのオペレーシ
ヨンコマンドCMDが発生されないことから、コ
マンドシフトレジスタ回路１２０はビジーでない
ことを検出してノーオペレーシヨンに関するタイ
ミングチエツクを行うNPタイミングチエツク信
号を出力する。
タイミングチエツク回路１４０は、このNPタ
イミングチエツク信号を受信したときに、ノーオ
ペレーシヨンに関するタイミングのチエツクを行
い、ノーオペレーシヨン時のRAS、CAS及びWE
が所定の状態（すべてオフ状態）になつているか
否かをチエツクし、所定の状態にないものがある
ときはエラー信号を発生する。
イミングチエツク信号を受信したときに、ノーオ
ペレーシヨンに関するタイミングのチエツクを行
い、ノーオペレーシヨン時のRAS、CAS及びWE
が所定の状態（すべてオフ状態）になつているか
否かをチエツクし、所定の状態にないものがある
ときはエラー信号を発生する。
以上の様にして、本発明によれば、簡単な構成
でオペレーシヨンコマンドからNPタイミングチ
エツク信号を発生して、ノーオペレーシヨンに関
するタイミングのチエツクを行うことが出来る。
でオペレーシヨンコマンドからNPタイミングチ
エツク信号を発生して、ノーオペレーシヨンに関
するタイミングのチエツクを行うことが出来る。
〔第１の実施例〕
本発明の第１の実施例を、第２図〜第４図を参
照して説明する。第１の実施例は、２マシンサイ
クルでリード、ライト及びリフレツシユが行われ
る場合の実施例である。
照して説明する。第１の実施例は、２マシンサイ
クルでリード、ライト及びリフレツシユが行われ
る場合の実施例である。
第３図はオペレーシヨンコマンドの説明図、第
４図は第１の実施例の構成をブロツク図で示した
ものである。第２図については、既に説明した通
りである。
４図は第１の実施例の構成をブロツク図で示した
ものである。第２図については、既に説明した通
りである。
(A) 第１の実施例の構成
第３図において、CMD0及びCMD1はオペレ
ーシヨンコマンドで、RD、WT及びRFの各動
作時並びにノーオペレーシヨン（NOP）時に、
図示の様に“10”、“11”、“01”及び“00”の状
態をとる。
ーシヨンコマンドで、RD、WT及びRFの各動
作時並びにノーオペレーシヨン（NOP）時に、
図示の様に“10”、“11”、“01”及び“00”の状
態をとる。
第４図において、タイミング回路１１０、コ
マンドシフトレジスタ回路（CSRC）１２０、
ビジーチエツク回路、タイミングチエツク回路
１４０については、第１図で説明した通りであ
るが、本実施例においては、CSRC１２０は、
タイミング回路１１０内にあるCSRCと共用に
なつている。
マンドシフトレジスタ回路（CSRC）１２０、
ビジーチエツク回路、タイミングチエツク回路
１４０については、第１図で説明した通りであ
るが、本実施例においては、CSRC１２０は、
タイミング回路１１０内にあるCSRCと共用に
なつている。
タイミング回路１１０は、CSRC１２０、コ
マンドデコーダ１１１及びフリツプフロツプ
（FF）１１２〜１１４を備えている。
マンドデコーダ１１１及びフリツプフロツプ
（FF）１１２〜１１４を備えている。
CSRC１２０において、１２１及び１２２は
インバータで、CMD0及びCMD1を反転してコ
マンドデコーダ１１１に入力する。１２３〜１
２６はフリツプフロツプ（FF）で、FF１２３
及び１２５はCMD0をクロツクCKに従つて順
次シフト、FF１２４及び１２６はCMD1をク
ロツクCKに従つて順次シフトする。FF１２３
〜１２６の各Ｑ出力は、ビジーチエツク回路１
３０に並列に入力される。FF１２３〜１２６
の各反転出力は、コマンドデコーダ１１１に
入力される。
インバータで、CMD0及びCMD1を反転してコ
マンドデコーダ１１１に入力する。１２３〜１
２６はフリツプフロツプ（FF）で、FF１２３
及び１２５はCMD0をクロツクCKに従つて順
次シフト、FF１２４及び１２６はCMD1をク
ロツクCKに従つて順次シフトする。FF１２３
〜１２６の各Ｑ出力は、ビジーチエツク回路１
３０に並列に入力される。FF１２３〜１２６
の各反転出力は、コマンドデコーダ１１１に
入力される。
コマンドデコーダ１１１は、CSRC１２０の
インバータ１２１〜１２２及びFF１２３〜１
２６から順次受信された各シフト段階のCMD0
及びCMD1をデコードして、第２図に示す様に
リード、ライト、リフレツシユ及びノーオペレ
ーシヨン時における各タイミング信号に対応し
たRAS、CAS及びWEを発生する。更に、コマ
ンドデコーダ１１１は、リード、ライト及びリ
フレツシユの各動作に対応して、第２図のマシ
ンサイクルt1又はt2においてRD、WT及びRF
の各タイミングチエツク信号を発生し、タイミ
ングチエツク回路１４０に入力する。なお、
CSRC１２０の各シフト段階における各CMD0
及びCMD1をコマンドデコーダ１１１に入力す
る構成の図示は省略されている。
インバータ１２１〜１２２及びFF１２３〜１
２６から順次受信された各シフト段階のCMD0
及びCMD1をデコードして、第２図に示す様に
リード、ライト、リフレツシユ及びノーオペレ
ーシヨン時における各タイミング信号に対応し
たRAS、CAS及びWEを発生する。更に、コマ
ンドデコーダ１１１は、リード、ライト及びリ
フレツシユの各動作に対応して、第２図のマシ
ンサイクルt1又はt2においてRD、WT及びRF
の各タイミングチエツク信号を発生し、タイミ
ングチエツク回路１４０に入力する。なお、
CSRC１２０の各シフト段階における各CMD0
及びCMD1をコマンドデコーダ１１１に入力す
る構成の図示は省略されている。
FF１１２〜１１４は、第２図に示す様に、
各クロツクCKに同期して所定のマシンサイク
ルにおいて各RAS、CAS及びWEを出力する。
これらのRAS、CAS及びWEの各出力は、タイ
ミングチエツク回路１４０にも加えられる。
各クロツクCKに同期して所定のマシンサイク
ルにおいて各RAS、CAS及びWEを出力する。
これらのRAS、CAS及びWEの各出力は、タイ
ミングチエツク回路１４０にも加えられる。
ビジーチエツク回路１３０は、ノア回路１３
１で構成される。ノア回路１３１には、CSRC
１２０のFF１２３〜１２６から、各シフト段
階におけるCMD0及びCMD1が入力される。ノ
ア回路１３１の出力端からは、NPタイミング
チエツク信号が出力されて、タイミングチエツ
ク回路１４０に供給される。CSRC１２０がビ
ジーのとき、即ちCMD0及びCMD1がリード、
ライト又はリフレツシユのオペレーシヨンコマ
ンドであるときは、ノア回路１３１の出力は
“０”となつてNPタイミングチエツク信号は
発生されない。CSRC１２０がビジーでないと
き、即ちCMD0及びCMD1がノーオペレーシヨ
ンであるときは、ノア回路１３１の出力は
“１”となつてNPタイミングチエツク信号が
発生される。
１で構成される。ノア回路１３１には、CSRC
１２０のFF１２３〜１２６から、各シフト段
階におけるCMD0及びCMD1が入力される。ノ
ア回路１３１の出力端からは、NPタイミング
チエツク信号が出力されて、タイミングチエツ
ク回路１４０に供給される。CSRC１２０がビ
ジーのとき、即ちCMD0及びCMD1がリード、
ライト又はリフレツシユのオペレーシヨンコマ
ンドであるときは、ノア回路１３１の出力は
“０”となつてNPタイミングチエツク信号は
発生されない。CSRC１２０がビジーでないと
き、即ちCMD0及びCMD1がノーオペレーシヨ
ンであるときは、ノア回路１３１の出力は
“１”となつてNPタイミングチエツク信号が
発生される。
(B) 第１の実施例の動作
第１の実施例の動作を、リード、ライン又は
リフリツシユ動作時とノーオペレーシヨン時に
分けて説明する。
リフリツシユ動作時とノーオペレーシヨン時に
分けて説明する。
(B‐1) リード、ライト、リフレツシユ時の動作
リード、ライト又はリフレツシユの各動作
に応じて、“10”、“11”又は“01”のCMD0
及びCMD1がCSRC１２０に入力される。
に応じて、“10”、“11”又は“01”のCMD0
及びCMD1がCSRC１２０に入力される。
CSRC１２０の各シフト状態における
CMD0及びCMD1の出力がコマンドデコーダ
１１１に供給されると、コマンドデコーダ１
１１は、CMD0及びCMD1をデコードして、
第２図のａ及びｂに示す様に、リード、ライ
ト及びリフレツシユ時における各タイミング
信号に対応したRAS、CAS及びWEを発生す
る。これらのRAS、CAS及びWEは、タイミ
ングチエツク回路１４０にも入力される。
CMD0及びCMD1の出力がコマンドデコーダ
１１１に供給されると、コマンドデコーダ１
１１は、CMD0及びCMD1をデコードして、
第２図のａ及びｂに示す様に、リード、ライ
ト及びリフレツシユ時における各タイミング
信号に対応したRAS、CAS及びWEを発生す
る。これらのRAS、CAS及びWEは、タイミ
ングチエツク回路１４０にも入力される。
更に、コマンドデコーダ１１１は、マシン
サイクルt1又はt2等において、リード、ライ
ト又はリフレツシユ動作に応じて、RDタイ
ミングチエツク信号、WTタイミングチエツ
ク信号又はRFタイミングチエツク信号を発
生してタイミングチエツク回路１４０に加え
る。
サイクルt1又はt2等において、リード、ライ
ト又はリフレツシユ動作に応じて、RDタイ
ミングチエツク信号、WTタイミングチエツ
ク信号又はRFタイミングチエツク信号を発
生してタイミングチエツク回路１４０に加え
る。
一方、リード、ライト及びリフレツシユ動
作時はCSRC１２０はビジーであるので、ビ
ジーチエツク回路１３０からはNPタイミン
グチエツク信号は発生されない。
作時はCSRC１２０はビジーであるので、ビ
ジーチエツク回路１３０からはNPタイミン
グチエツク信号は発生されない。
タイミングチエツク回路１４０は、リー
ド、ライト又はリフレツシユが行われている
ときは、RD、WT又はRFの各タイミングチ
エツク信号が入力された時点におけるRD、
WT又はRFの各タイミング信号のRAS、
CAS及WEの状態をチエツクし、それらが各
タイミング信号に対応した所定の状態と異な
つている場合に、エラー信号を出力して図示
しない制御部に送る。
ド、ライト又はリフレツシユが行われている
ときは、RD、WT又はRFの各タイミングチ
エツク信号が入力された時点におけるRD、
WT又はRFの各タイミング信号のRAS、
CAS及WEの状態をチエツクし、それらが各
タイミング信号に対応した所定の状態と異な
つている場合に、エラー信号を出力して図示
しない制御部に送る。
(B‐2) ノーオペレーシヨン時の動作
ノーオペレーシヨン時は、CSRC１２０に
入力されるCMD0及びCMD1が共に“０”の
状態であるので、CSRC１２０の各シフト段
階におけるCMD0及びCMD1の出力は、何れ
も“０”となる。
入力されるCMD0及びCMD1が共に“０”の
状態であるので、CSRC１２０の各シフト段
階におけるCMD0及びCMD1の出力は、何れ
も“０”となる。
従つて、コマンドデコーダ１１１から出力
されるRAS、CAS及びWEは、第２図ｃに示
す様にどのマシンサイクルにおいてもオフ状
態となる。又、RD、WT及びRFの各タイミ
ングチエツク信号も発生されない。
されるRAS、CAS及びWEは、第２図ｃに示
す様にどのマシンサイクルにおいてもオフ状
態となる。又、RD、WT及びRFの各タイミ
ングチエツク信号も発生されない。
一方、ビジーチエツク回路１３０のノア回
路１３１は、CSRC１２０の各シフト段階に
おけるCMD0及びCMD1が何れも“０”であ
ることからCSRC１２０がビジーでないこと
を検出してNPタイミングチエツク信号を発
生し、タイミングチエツク回路１４０に入力
する。
路１３１は、CSRC１２０の各シフト段階に
おけるCMD0及びCMD1が何れも“０”であ
ることからCSRC１２０がビジーでないこと
を検出してNPタイミングチエツク信号を発
生し、タイミングチエツク回路１４０に入力
する。
タイミングチエツク回路１４０は、NPタ
イミングチエツク信号を受けると、RAS、
CAS及びWEがノーオペレーシヨン時の所定
の状態、即ちオフ状態にあるか否かをチエツ
クし、もし、RAS、CAS及びWEの中に１つ
でもオフ以外の状態のものがあるときは、エ
ラー信号を発生する。
イミングチエツク信号を受けると、RAS、
CAS及びWEがノーオペレーシヨン時の所定
の状態、即ちオフ状態にあるか否かをチエツ
クし、もし、RAS、CAS及びWEの中に１つ
でもオフ以外の状態のものがあるときは、エ
ラー信号を発生する。
なお、NPタイミングチエツク信号に基づ
いて行うタイミングチエツクは、τ2のマシン
サイクルで行うことが出来る。又、図示して
いないが、τ1及びτ3のマシンサイクルにおい
てもNPタイミングチエツク信号を発生して
ノーオペレーシヨンに関するタイミングチエ
ツクを行うことも出来る。
いて行うタイミングチエツクは、τ2のマシン
サイクルで行うことが出来る。又、図示して
いないが、τ1及びτ3のマシンサイクルにおい
てもNPタイミングチエツク信号を発生して
ノーオペレーシヨンに関するタイミングチエ
ツクを行うことも出来る。
以上の様にして、CSRC１２０のビジー状
態をチエツクすることによりNPタイミング
チエツク信号を容易に発生して、ノーオペレ
ーシヨン時のタイミング信号のチエツクを行
うことが出来る。
態をチエツクすることによりNPタイミング
チエツク信号を容易に発生して、ノーオペレ
ーシヨン時のタイミング信号のチエツクを行
うことが出来る。
〔第２の実施例〕
本発明の第２の実施例を、第２図、第３図、第
５図及び第６図を参照して説明する。第２の実施
例は、３マシンサイクル内でリード、ライト及び
リフレツシユが行われる場合の実施例である。
５図及び第６図を参照して説明する。第２の実施
例は、３マシンサイクル内でリード、ライト及び
リフレツシユが行われる場合の実施例である。
第５図は第２の実施例の構成のブロツク説明
図、第６図は各タイミング信号のRAS、CAS及
びWEの波形図である。第２図及び第３図につい
ては、既に説明した通りである。
図、第６図は各タイミング信号のRAS、CAS及
びWEの波形図である。第２図及び第３図につい
ては、既に説明した通りである。
(A) 第２の実施例の構成
第５図において、タイミング回路１１０′、
コマンドシフトレジスタ回路（CSRC）１２
０′、ビジーチエツク回路１３０′、タイミング
チエツク回路１４０′については、第１図で説
明した通りであるが、第２の実施例において
は、CSRC１２０′は、第１の実施例と同様に
タイミング回路１１０′内にあるCSRCと共用
になつている。又、１１０′〜１４０′及び他の
数字符号も、第１の実施例と区別する為にダツ
シユが付されている。
コマンドシフトレジスタ回路（CSRC）１２
０′、ビジーチエツク回路１３０′、タイミング
チエツク回路１４０′については、第１図で説
明した通りであるが、第２の実施例において
は、CSRC１２０′は、第１の実施例と同様に
タイミング回路１１０′内にあるCSRCと共用
になつている。又、１１０′〜１４０′及び他の
数字符号も、第１の実施例と区別する為にダツ
シユが付されている。
CSRC１２０′においてインバータ１２１′及
び１２２′、フリツプフロツプ（FF）１２３′
〜１２８′は３段構成となつているが、それら
の内容は、第１の実施例のCSRC１２０の各イ
ンバータ１２１，１２２及びFF１２３〜１２
６と同じである。
び１２２′、フリツプフロツプ（FF）１２３′
〜１２８′は３段構成となつているが、それら
の内容は、第１の実施例のCSRC１２０の各イ
ンバータ１２１，１２２及びFF１２３〜１２
６と同じである。
コマンドデコーダ１１１′は第１実施例（第
４図）のコマンドデコーダ１１１に対応し、
CSRC１２０′の各シフト段階のCMD0及び
CMD1をデコードして、第６図に示す様にリー
ド、ライト、リフレツシユ及びノーオペレーシ
ヨン時における各タイミング信号に対応した
RAS、CAS及びWEを発生する。更にコマンド
デコーダ１１１′は、リード、ライト及びリフ
レツシユの各動作に対応して、第６図のマシン
サイクルτ2においてRD、WT及びRFの各タイ
ミングチエツク信号を発生し、タイミングチエ
ツク回路１４０′に入力する。
４図）のコマンドデコーダ１１１に対応し、
CSRC１２０′の各シフト段階のCMD0及び
CMD1をデコードして、第６図に示す様にリー
ド、ライト、リフレツシユ及びノーオペレーシ
ヨン時における各タイミング信号に対応した
RAS、CAS及びWEを発生する。更にコマンド
デコーダ１１１′は、リード、ライト及びリフ
レツシユの各動作に対応して、第６図のマシン
サイクルτ2においてRD、WT及びRFの各タイ
ミングチエツク信号を発生し、タイミングチエ
ツク回路１４０′に入力する。
FF１１２′〜１１４′は第１の実施例（第４
図）のFF１１２〜１１４に対応し、第６図に
示す様に、各クロツクCKに同期して所定のマ
シンサイクルにおいて各RAS、CAS及びWEを
出力する。RAS及びCASはノツト入力型アン
ド回路１１７′及び１１８′を通つて出力され
る。これらのRAS、CAS及びWEの各出力は、
タイミングチエツク回路１４０′にも加えられ
る。FF１１５′及びFF１１６′はリフレツシユ
動作時にRAS及びCASを発生する。もちろん、
リフレツシユ動作時のRAS及びCASはFF１１
２′及びFF１１３′でも発生させることだ出来
る。その場合はFF１１５′及びFF１１６′は不
用である。
図）のFF１１２〜１１４に対応し、第６図に
示す様に、各クロツクCKに同期して所定のマ
シンサイクルにおいて各RAS、CAS及びWEを
出力する。RAS及びCASはノツト入力型アン
ド回路１１７′及び１１８′を通つて出力され
る。これらのRAS、CAS及びWEの各出力は、
タイミングチエツク回路１４０′にも加えられ
る。FF１１５′及びFF１１６′はリフレツシユ
動作時にRAS及びCASを発生する。もちろん、
リフレツシユ動作時のRAS及びCASはFF１１
２′及びFF１１３′でも発生させることだ出来
る。その場合はFF１１５′及びFF１１６′は不
用である。
ビジーチエツク回路１３０′において、ノア
回路１３１′は、CSRC１２０′のFF１２３′及
び１２５′の出力が“０”のとき、即ち第６図
のマシンサイクルτ2においてNP1タイミングチ
エツク信号を発生する。またアンド回路１３
２′，１３３′及び１３４′の一方の入力端には
FF１２７′、FF１２５′及びFF１２３′の出
力がそれぞれ入力され、他方の入力端にはFF
１２８′、FF１２６′及びFF１２４′のＱ出力
がそれぞれ入力され、それらの出力端はノア回
路１３５′の入力端に接続される。
回路１３１′は、CSRC１２０′のFF１２３′及
び１２５′の出力が“０”のとき、即ち第６図
のマシンサイクルτ2においてNP1タイミングチ
エツク信号を発生する。またアンド回路１３
２′，１３３′及び１３４′の一方の入力端には
FF１２７′、FF１２５′及びFF１２３′の出
力がそれぞれ入力され、他方の入力端にはFF
１２８′、FF１２６′及びFF１２４′のＱ出力
がそれぞれ入力され、それらの出力端はノア回
路１３５′の入力端に接続される。
これらアンド回路１３２′〜１３４′及びノア
回路１３５′により、第６図のマシンサイクル
τ3においてNP2タイミングチエツク信号を発生
する。
回路１３５′により、第６図のマシンサイクル
τ3においてNP2タイミングチエツク信号を発生
する。
(B) 第２の実施例の動作
第２の実施例のリード、ライト、リフレツシ
ユ時のRD、WT、RF及びNOPの各タイミン
グ信号の発生動作と各タイミングチエツク動作
は、何れも第１の実施例と同様であるので、そ
の詳細な動作説明は省略する。
ユ時のRD、WT、RF及びNOPの各タイミン
グ信号の発生動作と各タイミングチエツク動作
は、何れも第１の実施例と同様であるので、そ
の詳細な動作説明は省略する。
又、ノーオペレーシヨン時は、NP1及びNP2
タイミングチエツク信号により、第６図のマシ
ンサイクルτ2及びτ3においてNOPタイミング
信号のタイミングチエツクが行われる。その他
は第１の実施例のノーオペレーシヨン時の動作
と同様であるので、その詳細な動作説明は省略
する。
タイミングチエツク信号により、第６図のマシ
ンサイクルτ2及びτ3においてNOPタイミング
信号のタイミングチエツクが行われる。その他
は第１の実施例のノーオペレーシヨン時の動作
と同様であるので、その詳細な動作説明は省略
する。
以上、本発明の各実施例について説明したが、
本発明の各構成は、前記各実施例の構成に限定さ
れるものではない。
本発明の各構成は、前記各実施例の構成に限定さ
れるものではない。
例えば、CSRC１２０は、タイミング回路１１
０とは別個に設ける様にしてもよい。又、リー
ド、ライト等の動作が行われるマシンサイクルは
2τ又は3τに限定されるものではない。
０とは別個に設ける様にしてもよい。又、リー
ド、ライト等の動作が行われるマシンサイクルは
2τ又は3τに限定されるものではない。
以上説明した様に、本発明によれば、簡単な構
成で、オペレーシヨンコマンドCMDからNPタイ
ミングチエツク信号を発生して、ノーオペレーシ
ヨンに関するタイミングチエツクを行うことが出
来る。又、オペレーシヨンコマンドCMDからNP
タイミングチエツク信号を発生出来るので、例え
ばメモリカードの様に制御部からオペレーシヨン
CMDだけが入力される記憶装置のノーオペレー
シヨン時のタイミングチエツクを行うことが出来
る。
成で、オペレーシヨンコマンドCMDからNPタイ
ミングチエツク信号を発生して、ノーオペレーシ
ヨンに関するタイミングチエツクを行うことが出
来る。又、オペレーシヨンコマンドCMDからNP
タイミングチエツク信号を発生出来るので、例え
ばメモリカードの様に制御部からオペレーシヨン
CMDだけが入力される記憶装置のノーオペレー
シヨン時のタイミングチエツクを行うことが出来
る。
第１図……本発明の構成の説明図、第２図……
リード、ライト、リフレツシユ及びノーオペレー
シヨン時の各タイミング信号におけるRAS、
CAS及びWEの各波形図、第３図……本発明の第
１及び第２の実施例に用いられるオペレーシヨン
コマンドの説明図、第４図……本発明の第１の実
施例の構成の説明図、第５図……本発明の第２の
実施例の構成の説明図、第６図……第２の実施例
の各タイミング信号におけるRAS、CAS及びWE
の各波形図、第７図……従来のタイミング信号チ
エツク方式の説明図、第１図、第４図及び第５図
において、 １１０……タイミング回路、１２０……コマン
ドシフトレジスタ回路（CSRC）、１３０……ビ
ジーチエツク回路、１４０……タイミングチエツ
ク回路CMD，CMD0，CMD1……オペレーシヨ
ンコマンド。
リード、ライト、リフレツシユ及びノーオペレー
シヨン時の各タイミング信号におけるRAS、
CAS及びWEの各波形図、第３図……本発明の第
１及び第２の実施例に用いられるオペレーシヨン
コマンドの説明図、第４図……本発明の第１の実
施例の構成の説明図、第５図……本発明の第２の
実施例の構成の説明図、第６図……第２の実施例
の各タイミング信号におけるRAS、CAS及びWE
の各波形図、第７図……従来のタイミング信号チ
エツク方式の説明図、第１図、第４図及び第５図
において、 １１０……タイミング回路、１２０……コマン
ドシフトレジスタ回路（CSRC）、１３０……ビ
ジーチエツク回路、１４０……タイミングチエツ
ク回路CMD，CMD0，CMD1……オペレーシヨ
ンコマンド。
Claims (1)
- 【特許請求の範囲】 １ メモリに対してリード、ライト等を行う各タ
イミング信号のチエツク方式において、 (a) リード、ライト等を指示するオペレーシヨン
コマンドCMDに基づいてリード、ライト等の
オペレーシヨンに関するタイミング信号を発生
するタイミング回路１１０と、 (b) 入力されたオペレーシヨンコマンドCMDを
マシンサイクルのタイミングで順次シフトし、
各シフト段階におけるオペレーシヨンコマンド
CMDの状態を出力するコマンドシフトレジス
タ回路１２０と、 (c) コマンドシフトレジスタ回路１２０がビジー
でないときにノーオペレーシヨンに関するタイ
ミング信号をチエツクする信号（NPタイミン
グチエツク信号）を発生するビジーチエツク回
路１３０と、 (d) リード、ライト等の動作に関するタイミング
信号をチエツクすると共に、前記NPタイミン
グチエツク信号を受信したときはノーオペレー
シヨンに関するタイミング信号のチエツクを行
うタイミングチエツク回路１４０、 を備えたことを特徴とするタイミングチエツク方
式。 ２ コマンドシフトレジスタ回路１２０が、タイ
ミング回路１１０内にあるコマンドシフトレジス
タ回路と共用であることを特徴とする特許請求の
範囲第１項記載のタイミングチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277430A JPS62137791A (ja) | 1985-12-10 | 1985-12-10 | タイミング信号チェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277430A JPS62137791A (ja) | 1985-12-10 | 1985-12-10 | タイミング信号チェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137791A JPS62137791A (ja) | 1987-06-20 |
| JPH0375908B2 true JPH0375908B2 (ja) | 1991-12-03 |
Family
ID=17583450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277430A Granted JPS62137791A (ja) | 1985-12-10 | 1985-12-10 | タイミング信号チェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62137791A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4757582B2 (ja) * | 2005-09-20 | 2011-08-24 | エルピーダメモリ株式会社 | データ転送動作終了検知回路及びこれを備える半導体記憶装置 |
-
1985
- 1985-12-10 JP JP60277430A patent/JPS62137791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62137791A (ja) | 1987-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |