JPS61217981A - デ−タ書込み回路 - Google Patents
デ−タ書込み回路Info
- Publication number
- JPS61217981A JPS61217981A JP60057812A JP5781285A JPS61217981A JP S61217981 A JPS61217981 A JP S61217981A JP 60057812 A JP60057812 A JP 60057812A JP 5781285 A JP5781285 A JP 5781285A JP S61217981 A JPS61217981 A JP S61217981A
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- JP
- Japan
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- inverter
- circuit
- output
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータバスの内容をデータ記憶クリップフロッ
プに書込むデータ書込み回路に関する０（従来の技術） 従来、電界効果トランジスタを構成素子とする集積回路
に於ては第６図に示す回路がデータ書込み回路として広
く用いられていた。この回路の動作は第７図に見られる
如く香込み指示信号Ｗ几の立ち上りに同期して生成され
る書込み信号Ｗ几Ｐ（指示信号ＷＲを受ける直列に接続
されたインバータ１〜４とインバー夕１，４の出力を受
けるノア回路５により生成される。）により、制御され
るＮチャネル絶縁ゲート型電界効果トランジスタ（以下
Ｎ −ＩＧＦｇＴとする）Ｑｉを介して、データバスＤ
Ｂ、 （以下ｉ＝Ｑ−ｗｎ）の内容を２つのインバータ
ＡＩ 、 ＢＩとインバータ６を介して書込み信号ＷＲ
Ｐに制御されるデータ帰還用Ｎ−ＩＧＦＥＴＱＦＩとで
構成されるデータ記憶フリップフロップＤＢＦ、（ｉ＝
ｏ〜ｎ）に書込むものである。
プに書込むデータ書込み回路に関する０（従来の技術） 従来、電界効果トランジスタを構成素子とする集積回路
に於ては第６図に示す回路がデータ書込み回路として広
く用いられていた。この回路の動作は第７図に見られる
如く香込み指示信号Ｗ几の立ち上りに同期して生成され
る書込み信号Ｗ几Ｐ（指示信号ＷＲを受ける直列に接続
されたインバータ１〜４とインバー夕１，４の出力を受
けるノア回路５により生成される。）により、制御され
るＮチャネル絶縁ゲート型電界効果トランジスタ（以下
Ｎ −ＩＧＦｇＴとする）Ｑｉを介して、データバスＤ
Ｂ、 （以下ｉ＝Ｑ−ｗｎ）の内容を２つのインバータ
ＡＩ 、 ＢＩとインバータ６を介して書込み信号ＷＲ
Ｐに制御されるデータ帰還用Ｎ−ＩＧＦＥＴＱＦＩとで
構成されるデータ記憶フリップフロップＤＢＦ、（ｉ＝
ｏ〜ｎ）に書込むものである。
（発明が解決しようとする問題点）
上述の従来のデータ書込み回路では、集積回路の製造条
件の変動により書込み信号ＶＩＬＰのパルス巾は変動す
るので、第８図に見られる如く、書込み信号Ｗ几Ｐのパ
ルス巾が不充分なためデータ記憶クリップ７０ツブＤＢ
Ｆ、にデータを書込めない危険がある。
件の変動により書込み信号ＶＩＬＰのパルス巾は変動す
るので、第８図に見られる如く、書込み信号Ｗ几Ｐのパ
ルス巾が不充分なためデータ記憶クリップ７０ツブＤＢ
Ｆ、にデータを書込めない危険がある。
この誤動作を除去するには書込み信号Ｗ几Ｐのパルス巾
が、データ記憶フリップ７０ツブＤＢＩ’。
が、データ記憶フリップ７０ツブＤＢＩ’。
Ｋ書込むのに充分なパルス巾であるかを検出する信号を
準備し、この検出信号が発生するまでは書込みパルスＷ
ＲＰを発生し続ける方法がある。
準備し、この検出信号が発生するまでは書込みパルスＷ
ＲＰを発生し続ける方法がある。
本発明の目的は、かかる点に鑑み、データ記憶フリップ
フロップに対する書込み信号のパルス巾が、データを書
込むに足るパルス巾であるか否かが示されるデータ書込
み回路を提供することにあるＯ （問題点を解決するための手段） 本発明のデータ書込み回路は、データ記憶フリップフロ
ップと、このデータ記憶７リツプ７０ツブと同一構成か
つ同一素子寸法の書込みパルス巾検出用フリップ７０ツ
グと、この書込みパルス巾検出用フリップフロッグの出
力を入力″し出力を前記書込みパルス巾検出用フリップ
フロップの入力とするインバータと、このインバータと
前記書込みパルス巾検出用フリップフロップ各々の出力
を入力とする排他的論理和回路とを含んで構成される０ （実施例） 次に、本発明を実施例に基き詳細に説明する。
フロップに対する書込み信号のパルス巾が、データを書
込むに足るパルス巾であるか否かが示されるデータ書込
み回路を提供することにあるＯ （問題点を解決するための手段） 本発明のデータ書込み回路は、データ記憶フリップフロ
ップと、このデータ記憶７リツプ７０ツブと同一構成か
つ同一素子寸法の書込みパルス巾検出用フリップ７０ツ
グと、この書込みパルス巾検出用フリップフロッグの出
力を入力″し出力を前記書込みパルス巾検出用フリップ
フロップの入力とするインバータと、このインバータと
前記書込みパルス巾検出用フリップフロップ各々の出力
を入力とする排他的論理和回路とを含んで構成される０ （実施例） 次に、本発明を実施例に基き詳細に説明する。
第１図は本発明の一実施例である。データ記憶フリップ
フロップＤＢＦＱ−ＤＢＦｎは書込み信号ＷＲＰに制御
されるデータ読込み用Ｎ −ＩＧＦＥＴＱｉｅインバー
タＡ４ 、 Ａ４の出力を入力とするインバータＢ１．
Ｂｌの出力を、Ａ、 の入力に帰還しインバータ６を
介して書込み信号Ｗｉ（ＰＫ制御されるＮ −Ｉ ＧＰ
ＥＴ ＱＦ ｔで構成される（ここでｉ＝０〜ｎである
）０ 書込みパルス巾検出は、書込み信号を受けるＮ−ＩＧＦ
ＥＴ ２００ 、インバータ６を介して書込み信号を受
けるＮ −ＩＧＦ’Ｅ’Ｉ’ ５００とインバータ３０
０．４００で構成されるＩフリップフロップと、このフ
リップフロップの出力を入力とするインバータ１００と
、前記７リツプ７０ツブの出力と、インバータ１００の
出力を入力とする排他的論理和回路６００で実現される
。
フロップＤＢＦＱ−ＤＢＦｎは書込み信号ＷＲＰに制御
されるデータ読込み用Ｎ −ＩＧＦＥＴＱｉｅインバー
タＡ４ 、 Ａ４の出力を入力とするインバータＢ１．
Ｂｌの出力を、Ａ、 の入力に帰還しインバータ６を
介して書込み信号Ｗｉ（ＰＫ制御されるＮ −Ｉ ＧＰ
ＥＴ ＱＦ ｔで構成される（ここでｉ＝０〜ｎである
）０ 書込みパルス巾検出は、書込み信号を受けるＮ−ＩＧＦ
ＥＴ ２００ 、インバータ６を介して書込み信号を受
けるＮ −ＩＧＦ’Ｅ’Ｉ’ ５００とインバータ３０
０．４００で構成されるＩフリップフロップと、このフ
リップフロップの出力を入力とするインバータ１００と
、前記７リツプ７０ツブの出力と、インバータ１００の
出力を入力とする排他的論理和回路６００で実現される
。
ここでＮ −ＩＧＰＥＴ ２００ 、５００は夫々デー
タ記憶フリップフロップＤＢＦ、を構成するＮ−ＩＧＦ
ＥＴ Ｑｉ、 ＱＦＩと同一素子寸法であり、インバー
タ３００，４００は、インバータ淘、ＢＩと同一素子寸
法のトランジスタで構成されている。従っテ、データ書
込みフリップフロップＤＢ？、へノテータ書込−２）速
度、！：、Ｎ−ＩＧＦＥ’ｌ’ ２００．５００１イン
バータ３００，４００で構成される７リツプ７０ツブへ
のデータ書込み速度は同一となる。
タ記憶フリップフロップＤＢＦ、を構成するＮ−ＩＧＦ
ＥＴ Ｑｉ、 ＱＦＩと同一素子寸法であり、インバー
タ３００，４００は、インバータ淘、ＢＩと同一素子寸
法のトランジスタで構成されている。従っテ、データ書
込みフリップフロップＤＢ？、へノテータ書込−２）速
度、！：、Ｎ−ＩＧＦＥ’ｌ’ ２００．５００１イン
バータ３００，４００で構成される７リツプ７０ツブへ
のデータ書込み速度は同一となる。
第２図は書込み信号ＷＲ，Ｐのパルス巾が充分長い場合
の動作例である。書込み信号Ｗ几Ｐが論理値１（以下「
１」とする）になると、Ｎ−ＩＧＦＥＴ２００が導通状
態となる。この時Ｎ−ＩＧＦＥＴ２００の入力になって
いるインバータ１００の出力は論理値０（以下ｒＯＪと
する）なので、「Ｏ」がインバータ３００の入力に現れ
る。インバータ３００の出力は、その入力がｒＯＪにな
った時刻から、所定の遅れの後「１」になる。インバー
タ３００の出力がｒＯＪから「１」に変化し九時刻から
、所定の遅れの後インバータ４００の出方は「１」から
ｒＯＪになる。インバータ４００の出方を入力とするイ
ンバータ１０ｏの出力は、インバータ４００の出力が「
１」からｒＯＪに変化した後ｒＯＪから「１」に変化す
る。
の動作例である。書込み信号Ｗ几Ｐが論理値１（以下「
１」とする）になると、Ｎ−ＩＧＦＥＴ２００が導通状
態となる。この時Ｎ−ＩＧＦＥＴ２００の入力になって
いるインバータ１００の出力は論理値０（以下ｒＯＪと
する）なので、「Ｏ」がインバータ３００の入力に現れ
る。インバータ３００の出力は、その入力がｒＯＪにな
った時刻から、所定の遅れの後「１」になる。インバー
タ３００の出力がｒＯＪから「１」に変化し九時刻から
、所定の遅れの後インバータ４００の出方は「１」から
ｒＯＪになる。インバータ４００の出方を入力とするイ
ンバータ１０ｏの出力は、インバータ４００の出力が「
１」からｒＯＪに変化した後ｒＯＪから「１」に変化す
る。
排他的論理和６００の出力はインバータ１００゜４００
が共にｒＯＪとなった時にｒＯＪとなる。
が共にｒＯＪとなった時にｒＯＪとなる。
これは書込み信号ｗＢＪｐが「１」となり、インバータ
１ｏｏｏ出力カ、Ｎ−１０ＦＥＴ ２００ 、５００
（ンＡ−夕３００，４００で構成される。フリップフロ
ップに読込れて、フリップフロップの出力（インバータ
４００の出力）が変化したことを示している。
１ｏｏｏ出力カ、Ｎ−１０ＦＥＴ ２００ 、５００
（ンＡ−夕３００，４００で構成される。フリップフロ
ップに読込れて、フリップフロップの出力（インバータ
４００の出力）が変化したことを示している。
前述した如くデータ記憶フリップ７０ツグＤＢＦ、Ｏ構
成素子寸法はＮ−ＩＧＦｈ：Ｔ ２００．５００インバ
ータ３００，４００で構成するクリップ７０ツブと同一
であるので、排他的論理和回路６００に「０」が現れ次
時刻には、データ記憶フリップフロップＤＢＦ、への書
込みが終了している。第２図の例に於てはインバータ１
００が「０」から「Ｕになった後もＮ−ＩＵＦＥ’Ｉ’
２００が導通しているのでインバータ３００の出力
は「１」からｒＯＪに、インバータ４００の出力はｒＯ
Ｊから「１」に変化し、インバータ１００の出力は「１
」から「０」に変化する。
成素子寸法はＮ−ＩＧＦｈ：Ｔ ２００．５００インバ
ータ３００，４００で構成するクリップ７０ツブと同一
であるので、排他的論理和回路６００に「０」が現れ次
時刻には、データ記憶フリップフロップＤＢＦ、への書
込みが終了している。第２図の例に於てはインバータ１
００が「０」から「Ｕになった後もＮ−ＩＵＦＥ’Ｉ’
２００が導通しているのでインバータ３００の出力
は「１」からｒＯＪに、インバータ４００の出力はｒＯ
Ｊから「１」に変化し、インバータ１００の出力は「１
」から「０」に変化する。
インバータ１００，４００が「１」になる時刻に於ても
再び排他的論理和回路６００の出力はｒＯＪとなる。こ
れは書込みパルスＷ凡Ｐのパルス巾が充分長い九め発生
するのであるがフリップフロップへのデータの書込みは
、液切に排他的論理和回路６００の出力に「０」が現れ
た時刻に完了している。
再び排他的論理和回路６００の出力はｒＯＪとなる。こ
れは書込みパルスＷ凡Ｐのパルス巾が充分長い九め発生
するのであるがフリップフロップへのデータの書込みは
、液切に排他的論理和回路６００の出力に「０」が現れ
た時刻に完了している。
第３図は書込みパルスＷＲＰのパルス巾が短い几めデー
タ記憶７リツグ７０ツグＤＢＦ、にデータが書込めない
例である。書込みパルスＷＲＰが「１」になるとＮ−Ｉ
ＧＦＥＴ ２００が導通状態になる。
タ記憶７リツグ７０ツグＤＢＦ、にデータが書込めない
例である。書込みパルスＷＲＰが「１」になるとＮ−Ｉ
ＧＦＥＴ ２００が導通状態になる。
併し、Ｎ−ＩＧＦＥ’Ｌ’ ２００が導通状態である時
間が短いためインバータ３００の出力を反転できず、イ
ンバータ４００，１００も以前の値を保つ。
間が短いためインバータ３００の出力を反転できず、イ
ンバータ４００，１００も以前の値を保つ。
インバータ４００．１００は各々ｒｌｒＯＪなので排他
的論理和回路６００の出力は「１」のままで変化せずデ
ータは書込まれていないことを示している。
的論理和回路６００の出力は「１」のままで変化せずデ
ータは書込まれていないことを示している。
データが書込まれると排他的論理和回路６００の出力Ｋ
ｒ０Ｊが現れることに基き、データ記憶フリップフロッ
プにデータ書込みを確実に実行するパルスを生成するた
め、排他的論理和回路６００の出力が「０」になるまで
書込みパルスＷＲＰのパルス巾を引き延ばすための回路
例を第４図に、書込みパルスＷＲＰが第３図に示される
様にデータ書込みに不充分な長さである時の動作タイミ
ングを第５図に示す。
ｒ０Ｊが現れることに基き、データ記憶フリップフロッ
プにデータ書込みを確実に実行するパルスを生成するた
め、排他的論理和回路６００の出力が「０」になるまで
書込みパルスＷＲＰのパルス巾を引き延ばすための回路
例を第４図に、書込みパルスＷＲＰが第３図に示される
様にデータ書込みに不充分な長さである時の動作タイミ
ングを第５図に示す。
第４図において、ノア回路８００は書込み信号Ｗ几Ｐと
ノア回路９００の出力を受け、ノア回路９００はインパ
ー２回路７００を介し次排他的論理和回路６００の出力
とノア回路８００の出力を受け、ノア回路８００の出力
をインバータ１０００を介して書込み信号ＷＲＰ’とし
てＮ−ＩＧＩ！’Ｅ’ｌ’ Ｑ。
ノア回路９００の出力を受け、ノア回路９００はインパ
ー２回路７００を介し次排他的論理和回路６００の出力
とノア回路８００の出力を受け、ノア回路８００の出力
をインバータ１０００を介して書込み信号ＷＲＰ’とし
てＮ−ＩＧＩ！’Ｅ’ｌ’ Ｑ。
〜Ｑへ錫。〜嗜代、２００，５００のゲートに伝えてい
る。
る。
（発明の効果）
以上説明した様に本発明のデータ書込み回路は、データ
記憶７リツプフロツクにデータが書込まれたか否かを検
出でき、データが書き込まれるまで書込みパルスを引き
延ばす等の適切な処理によルデータを確実に書込むこと
ができるようになる効果がある。
記憶７リツプフロツクにデータが書込まれたか否かを検
出でき、データが書き込まれるまで書込みパルスを引き
延ばす等の適切な処理によルデータを確実に書込むこと
ができるようになる効果がある。
第１図は本発明の一実施例の回路図、第２図および第３
図は第１図に示す実施例の動作を示す波形図でそれぞれ
書込みパルス巾が充分に長い場合と書込みパルス巾が不
充分な場合、第４図は第１図に示す実施例に書込みパル
スを引き延ばす回路を加えたものの回路図、第５図は第
４図に示す回路の動作を示す波形図、第６図は従来のデ
ータ書込み回路の回路図、第７図および第８図は第６図
に示す従来のデータ書込み回路の動作を示す波形図でそ
れぞれ書込みパルス巾が長い場合と短い場合である。 ＷＲ・・・・・・書込み指示信号、Ｗ几Ｐ、Ｗ几Ｐ ’
町＋＋書込み信号、ＤＢｏ−ＤＢｆｌ・−・−データバ
ス、ＤＢＦ。 〜ＤＢＦヵ・・・・・・データ記憶クリップ７０ツク。 第 ７Ｉ！Ｉ 第 ２ 聞 ＄３Ｔ！Ｉ 第一＋ 回 零 ５＠ 第 Ｚ 図 ＄ ７ １！Ｉ？Ｉ 第３ 図
図は第１図に示す実施例の動作を示す波形図でそれぞれ
書込みパルス巾が充分に長い場合と書込みパルス巾が不
充分な場合、第４図は第１図に示す実施例に書込みパル
スを引き延ばす回路を加えたものの回路図、第５図は第
４図に示す回路の動作を示す波形図、第６図は従来のデ
ータ書込み回路の回路図、第７図および第８図は第６図
に示す従来のデータ書込み回路の動作を示す波形図でそ
れぞれ書込みパルス巾が長い場合と短い場合である。 ＷＲ・・・・・・書込み指示信号、Ｗ几Ｐ、Ｗ几Ｐ ’
町＋＋書込み信号、ＤＢｏ−ＤＢｆｌ・−・−データバ
ス、ＤＢＦ。 〜ＤＢＦヵ・・・・・・データ記憶クリップ７０ツク。 第 ７Ｉ！Ｉ 第 ２ 聞 ＄３Ｔ！Ｉ 第一＋ 回 零 ５＠ 第 Ｚ 図 ＄ ７ １！Ｉ？Ｉ 第３ 図
Claims (1)
- データ記憶フリップフロップと、このデータ記憶フリ
ップフロップと同一構成かつ同一素子寸法の書込みパル
ス巾検出用フリップフロップと、この書込みパルス巾検
出用フリップフロップの出力を入力し出力を前記書込み
パルス巾検出用フリップフロップの入力とするインバー
タと、このインバータと前記書込みパルス巾検出用フリ
ップフロップ各々の出力を入力とする排他的論理和回路
とを含むことを特徴とするデータ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057812A JPS61217981A (ja) | 1985-03-22 | 1985-03-22 | デ−タ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057812A JPS61217981A (ja) | 1985-03-22 | 1985-03-22 | デ−タ書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217981A true JPS61217981A (ja) | 1986-09-27 |
Family
ID=13066331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057812A Pending JPS61217981A (ja) | 1985-03-22 | 1985-03-22 | デ−タ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217981A (ja) |
-
1985
- 1985-03-22 JP JP60057812A patent/JPS61217981A/ja active Pending
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