JP6032813B2 - バス照合回路および集積回路装置 - Google Patents

Description

この発明は、鉄道信号保安装置などの鉄道信号制御分野で用いられる多重系電子計算機に好適なバス照合回路に関し、詳しくは、複数の電子計算機（コンピュータ，ＣＰＵ）のバスラインの情報を比較する２線式検査回路とその結果を交番信号で出力する振子回路とを組み合わせたバス照合回路に関し、更に詳しくは、ＬＳＩ化（集積回路化）にも適したバス照合回路に関する。
また、バス照合回路の要部を搭載したバス照合回路搭載集積回路装置にも関する。

同期して動作する一対のコンピュータそれぞれの入出力情報を入力してその入出力情報対を比較する第１二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第１振子回路と、前記第１二線式検査回路と前記第１振子回路とを搭載したシングルチップ（ワンチップ）の半導体集積回路装置（ＬＳＩ）とを備えたバス照合回路が（例えば特許文献１〜４参照）、実用化されて、フェールセーフコンピュータ等に応用されている。

図３は、従来の基本的なバス照合回路の構造を示し、（ａ）がバス照合回路１０のブロック図、（ｂ）が二線式検査回路１５（第１二線式検査回路）と振子回路１６（第１振子回路）のブロック図、（ｃ），（ｄ）が基本の絞込回路の回路図である。
その構成等は詳細に知られているので（例えば特許文献１参照）、ここでは、後述する本願発明の理解に役立つ部分を、掻い摘んで説明する。

このバス照合回路１０は（図３（ａ）参照）、Ａ系ＣＰＵ（第１コンピュータ）からその入出力情報Ｄａを入力するための第１ラッチ部１１，１２即ちＡ系ラッチ制御回路１１及びＡ系ラッチ回路１２と、Ｂ系ＣＰＵ（第２コンピュータ）からその入出力情報Ｄｂを入力するための第２ラッチ部１３，１４即ちＢ系ラッチ回路１３及びＢ系ラッチ制御回路１４と、Ａ系ラッチ回路１２から入出力情報Ｄａを入力するとともにＢ系ラッチ制御回路１４から入出力情報Ｄｂをビット反転させた入出力情報Ｄｂ（図ではアッパーライン付きＤｂで表しているが、本明細書では「入出力情報Ｄｂ￣」と記す）を入力してそれらの入出力情報対Ｄａ，Ｄｂを比較する二線式検査回路１５と、二線式検査回路１５が比較結果として二線式符号で出力した出力符号Ｘ，Ｙを入力して出力符号Ｘ，Ｙが正規符号語（０，１）又は（１，０）であるときは入出力情報対Ｄａ，Ｄｂに対応する交番信号を出力するが出力符号Ｘ，Ｙが非正規符号語の（０，０）又は（１，１）であるときはその交番信号の出力を停止する振子回路１６と、最終的な照合結果をリレー信号で出力するために交番信号検出回路１７によって駆動されて交番信号出力の有無に応じて励磁／非励磁される正常リレー（Ｒ）とを具備している。

二線式検査回路１５は（図３（ｂ）参照）、基本の絞込回路をツリー状の多列多段に連ねたものであり、基本の絞込回路は（図３（ｃ）又は（ｄ）参照）、入力した二つの符号語を一つの符号語に集約して出力するものであるが、集約に際して、二つの入力符号語が何れも正規符号語であれば正規符号語を一つ出力し、それ以外のときには非正規符号語を一つ出力するようになっている。二線式検査で用いる二線式符号では、通常のビット値（０）にはビット対（０，１）が、通常のビット値（１）にはビット対（１，０）が、対応しており、これらのビット対だけが正規符号語とされる。それ以外のビット対である（０，０）又は（１，１）は非正規符号語とされる。

具体例を示した二線式検査回路１５は（図３（ｂ）参照）、Ａ系ＣＰＵもＢ系ＣＰＵもデータバスのライン数が８本の場合のものであり、Ａ系ＣＰＵの入出力情報Ｄａをなす８ビットのデータＤａ０〜Ｄａ７と、Ｂ系ＣＰＵの入出力情報Ｄｂをビット反転させた入出力情報Ｄｂ￣をなす８ビットのデータＤｂ０￣〜Ｄｂ７￣とを、各ビット毎の対応付けにて８対の二線式符号として入力し、それを一段目の４個の絞込回路で４対の二線式符号に絞り込み、それを二段目の２個の絞込回路で２対の二線式符号に絞り込み、それを三段目の１個の絞込回路で１対の二線式符号に絞り込み、それを出力符号Ｘ，Ｙとして振子回路１６へ送出するようになっている。このような二線式検査回路１５は、Ａ系ＣＰＵの入出力情報ＤａとＢ系ＣＰＵの入出力情報Ｄｂとを入力して入出力情報対Ｄａ，Ｄｂを二線式符号にしてから二線式検査方式で比較するものとなっている。なお、バスラインの本数が８ビット以外の場合は、ライン数に応じて絞込回路の段数や列数を増減すれば良い。

また、二線式検査回路１５に前置されている第１ラッチ部１１，１２及び第２ラッチ部１３，１４は（図３（ａ）参照）、二線式検査の実施に必須のものではないが、比較タイミング整合等のため多くのものに設けられている。Ａ系ラッチ回路１２は、Ａ系ＣＰＵの入出力情報Ｄａを一時保持して二線式検査回路１５に送出するものであり、Ａ系ラッチ制御回路１１は、外部から与えられた又は内部で生成したクロックＣＬＫとＡ系ＣＰＵのデータ読出制御信号ＲＤａ及びデータ書込制御信号ＷＲａとに基づいてＡ系ラッチ回路１２のラッチ動作を制御するようになっている。Ｂ系ラッチ回路１３は、Ｂ系ＣＰＵの入出力情報Ｄｂを一時保持して二線式検査回路１５に送出するものであり、Ｂ系ラッチ制御回路１４は、上記のクロックＣＬＫとＢ系ＣＰＵのデータ読出制御信号ＲＤｂ及びデータ書込制御信号ＷＲｂとに基づいてＢ系ラッチ回路１３のラッチ動作を制御するようになっている。なお、図示の例では、Ｂ系ラッチ回路１３が入出力情報Ｄｂをビット反転させて入出力情報Ｄｂ￣にしてから二線式検査回路１５に送出するようになっているが、それに代えて、Ａ系ラッチ回路１２が反転出力するようにしても良く、二線式検査回路１５が入力時に入出力情報対Ｄａ，Ｄｂの何れか一方を反転させるようにしても良い。

振子回路１６は（図３（ｂ）参照）、二線式検査回路１５の出力符号Ｘ，Ｙを入力して、それが正規符号語の（０，１）又は（１，０）であるのか其れとも非正規符号語の（０，０）又は（１，１）であるのかを検出する符号語検出回路と、その検出結果をラッチするフリップフロップＦＦとを具えている。例示したフリップフロップＦＦでは上述したクロックＣＬＫがそのままラッチのタイミング信号として用いられているが、クロックＣＬＫの分周信号や、クロックＣＬＫとは別に外部から与えられた又は内部で生成したクロック同様の信号がタイミング信号として用いられるようにしても良い。何れにしても、入出力情報対Ｄａ，Ｄｂが一致していて出力符号Ｘ，Ｙが正規符号語になっているときには、フリップフロップＦＦひいては振子回路１６の出力信号Ｚが交番信号になり、そうでなく入出力情報対Ｄａ，Ｄｂが不一致のため出力符号Ｘ，Ｙが非正規符号語になっているときには、出力信号Ｚが交番信号でなくなるように、振子回路１６が出来ている。

ところで、ＬＳＩ（半導体集積回路装置）では、エレクトロマイグレーションによる線間短絡といった後発的な短絡不良の可能性が、ディスクリートな部品（個別回路素子）を組み合わせた回路より高いため、バス照合回路１０をＬＳＩ化した場合、例えば振子回路１６の内部配線や出力信号ラインとクロックラインとの短絡不良によって、振子回路１６の出力信号ＺにクロックＣＬＫ（タイミング信号）が発現してしまうことが懸念される。クロックＣＬＫは、出力信号Ｚと波形こそ異なれ交番信号であるから、交番信号検出回路１７によって存在が検出される。そのため、二線式検査回路１５での比較結果が一致であるか不一致であるかにかかわらず常に正常リレー（Ｒ）が正常状態を示してしまうので、不具合が潜在化する。そして、かかる後発的な不具合に対処した改良品も知られている。

図４は、そのようなＬＳＩ化・集積回路化の公知手法を二つ示しており、（ａ）が半導体集積回路装置２１に巡回符号生成回路２２，２３を二つ搭載したバス照合回路２０のブロック図、（ｂ）が半導体集積回路装置３１に巡回符号生成回路３２を一つ搭載したバス照合回路３０のブロック図である。
何れのバス照合回路２０，３０でも（例えば特許文献２，３参照）、バス照合回路１０のうち、第１ラッチ部１１，１２と第２ラッチ部１３，１４と二線式検査回路１５と振子回路１６とが、シングルチップの半導体集積回路装置２１，３１に搭載されるが、交番信号検出回路１７は半導体集積回路装置２１，３１に搭載されない。

そして、振子回路１６の出力信号ＺにクロックＣＬＫ（タイミング信号）が発現したときにその不具合が潜在化してしまうのを防止するために、巡回符号生成回路２２，２３，２４，３２，３３が導入されている。
すなわち（例えば特許文献２参照）、バス照合回路２０では（図４（ａ）参照）、第１ラッチ部１１，１２に巡回符号生成回路２２を組み合わせるとともに、第２ラッチ部１３，１４に巡回符号生成回路２３を組み合わせて、両回路２２，２３もラッチ部１１〜１４と共に半導体集積回路装置２１に搭載したうえで、交番信号検出回路１７に代えて同様の役目を果たす巡回符号生成回路２４及び照査回路２５が導入されている。巡回符号生成回路２４と照査回路２５は、ディスクリートな部品（個別回路素子）の組み合わせ回路であり、半導体集積回路装置２１には搭載されない。

また（例えば特許文献３参照）、バス照合回路３０では（図４（ｂ）参照）、振子回路１６に巡回符号生成回路３２が後置されるとともに、この回路３２も振子回路１６と共に半導体集積回路装置３１に搭載したうえで、やはり、交番信号検出回路１７に代えて同様の役目を果たす巡回符号生成回路３３及び照査回路３４が導入されているが、これらの回路３３，３４も、ディスクリートな部品の組み合わせ回路であり、半導体集積回路装置３１には搭載されない。
さらに、何れのバス照合回路２０，３０でも、巡回符号としてＭ系列符号が採用されており、それに対応して照査回路２５，３４は、Ｍ系列符号を二つ入力してそれが一致しているか否かを照査するものとなっている。

特開平４−１１９４３５号公報 特開２００２−２４７０１２号公報 特開２００２−３１２２５４号公報 特開２００６−３３８０９４号公報

このように、従来のバス照合回路ＬＳＩ化では、回路実装規模の小形化のためシングルチップＬＳＩ（ワンチップＩＣ，単一の半導体集積回路装置）に二線式検査回路１５やその前置回路さらには振子回路１６をも搭載したうえで、ＬＳＩ化に伴う集積済み振子回路の出力へのタイミング信号発現という不具合の潜在化を防止するために、ディスクリートな部品で構成した巡回符号生成回路と照査回路を導入している。また、巡回符号にＭ系列符号を採用することで巡回符号生成回路の部品点数の削減も図っている。

しかしながら、公知の一般的な設計手法でＭ系列の巡回符号生成回路を作成すると、多数のディスクリートな部品が必要になる。
また、やはり一般的な設計手法で照査回路を作成すると、その実装にも幾つかのディスクリートな部品が必要になる。
このため、回路実装規模において半導体集積回路装置の外の巡回符号生成回路が占める割合が高いので、バス照合回路ＬＳＩ化に際して回路実装規模の小形化を更に推し進めるには、ディスクリートな部品の巡回符号生成回路を省くことが有効と思われる。
そこで、巡回符号を用いなくても集積済み振子回路の出力へのタイミング信号発現を不具合として顕在化しうるバス照合回路を実現することが技術的な課題となる。

本発明のバス照合回路は（解決手段１）、このような課題を解決するために創案されたものであり、同期して動作する一対のコンピュータそれぞれの入出力情報を入力してその入出力情報対を比較する第１二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第１振子回路と、前記第１二線式検査回路と前記第１振子回路とを搭載したシングルチップの半導体集積回路装置とを備えたバス照合回路において、前記半導体集積回路装置に搭載されており前記入出力情報対を入力して比較する第２二線式検査回路と、前記半導体集積回路装置に搭載されており前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第２振子回路と、前記半導体集積回路装置の外部に設けられており前記第１振子回路と前記第２振子回路との出力信号対が一致しているときには交番信号を出力するが前記出力信号対が一致しないときにはその交番信号の出力を停止する第３振子回路とを具備したことを特徴とする。

また、本発明のバス照合回路搭載集積回路装置は（解決手段１）、上記解決手段１のバス照合回路のうちシングルチップの半導体集積回路装置を特定したものであり、
同期して動作する一対のコンピュータそれぞれの入出力情報を入力してその入出力情報対を比較する第１二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第１振子回路と、前記入出力情報対を入力して比較する第２二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第２振子回路とを搭載している。

さらに、本発明のバス照合回路は（解決手段２）、上記解決手段１のバス照合回路であって、前記第１振子回路と前記第２振子回路は、それぞれの動作タイミングを定めるクロックその他のタイミング信号として同相の信号を用いるものであり且つ何れか一方が交番信号を反転させて出力するが何れか他方は交番信号を反転させないで出力するようになっており、前記第３振子回路は、前記第１振子回路と前記第２振子回路との出力信号対が反転状態で一致しているときには交番信号を出力するが前記出力信号対が反転状態で一致しないときにはその交番信号の出力を停止するようになっていることを特徴とする。

また、本発明のバス照合回路搭載集積回路装置は（解決手段２）、上記解決手段２のバス照合回路のうちシングルチップの半導体集積回路装置を特定したものであり、
上記解決手段１のバス照合回路搭載集積回路装置であって、前記第１振子回路と前記第２振子回路は、それぞれの動作タイミングを定めるクロックその他のタイミング信号として同相の信号を用いるものであり且つ何れか一方が交番信号を反転させて出力するが何れか他方は交番信号を反転させないで出力するようになっていることを特徴とする。

このような本発明のバス照合回路やバス照合回路搭載集積回路装置にあっては（解決手段１）、二線式検査回路と振子回路が第１，第２の回路に二重化されて何れも半導体集積回路装置に搭載されるとともに、それらの出力信号対が半導体集積回路装置外の第３振子回路によって照査されるため、第１，第２振子回路の何れかの出力ラインにタイミング信号が発現すると、第１，第２振子回路の出力信号対の不一致が検出されて第３振子回路の交番信号出力が停止するため、異常であることが分かるので、不具合が顕在化される。
したがって、この発明によれば、巡回符号を用いなくても集積済み振子回路の出力へのタイミング信号発現を不具合として顕在化しうるバス照合回路を実現することができる。

また、本発明のバス照合回路やバス照合回路搭載集積回路装置にあっては（解決手段２）、二重化された第１，第２振子回路の一方が反転出力を行うとともに他方が正転出力を行うことに加えて、それらの出力信号対を照査する第３振子回路によって反転状態での一致／不一致が調べられるようにしたことにより、正常時には適切に動作するとともに、第１，第２振子回路の何れかの出力ラインにタイミング信号が発現したときにも、解決手段１について上述したのと同様になるため、異常であることが分かるので、不具合が顕在化される。

しかも、上述した出力信号対に係る一方反転に加えて、第１，第２振子回路のタイミング信号に同相信号が用いられるようにもしたことにより、第１，第２振子回路の双方の出力ラインにタイミング信号が発現した場合、それらの出力信号対に係る反転が失われて、第３振子回路の段階では反転が不足するため、この場合も、異常であることが分かるので、不具合が顕在化される。

本発明の実施例１のバス照合回路について、その構造を示すブロック図である。 動作時の信号波形例を示し、（ａ）が第１，２照合いずれも正常時の波形例、（ｂ）が一方にクロック発現時の波形例、（ｃ）が双方にクロック発現時の波形例である。 従来の基本的なバス照合回路の構造を示し、（ａ）がバス照合回路のブロック図、（ｂ）が二線式検査回路と振子回路のブロック図、（ｃ），（ｄ）が基本の絞込回路の回路図である。 従来の集積回路化の手法を示し、（ａ）が半導体集積回路装置に巡回符号生成回路を二つ搭載したもののブロック図、（ｂ）が半導体集積回路装置に巡回符号生成回路を一つ搭載したもののブロック図である。

このような本発明のバス照合回路について、これを実施するための具体的な形態を、以下の実施例１により説明する。
図１〜２に示した実施例１は、上述した解決手段１〜２（出願当初の請求項１，２〜３，４）を総て具現化したものである。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、また、それらについて背景技術の欄で述べたことは以下の実施例についても共通するので、重複する再度の説明は割愛し、以下、従来との相違点を中心に説明する。

本発明のバス照合回路の実施例１について、その具体的な構成を、図面を引用して説明する。図１は、バス照合回路５０の構造を示すブロック図である。

バス照合回路５０（図１参照）が既述したバス照合回路１０（図３参照）と相違するのは、既述した第１ラッチ部１１，１２と第２ラッチ部１３，１４と第１二線式検査回路１５と第１振子回路１６とがシングルチップＬＳＩの半導体集積回路装置５１に搭載されている点と、第２二線式検査回路５２と第２振子回路５３と第３振子回路５４とが追加されている点である。交番信号検出回路１７と正常リレー（Ｒ）はそのまま引き継がれている。
また、バス照合回路５０（図１参照）が既述したバス照合回路２０，３０（図４参照）と相違するのは、巡回符号生成回路２２，２３，２４，３２，３３及び照査回路２５，照査回路３４が無い点と、第２二線式検査回路５２と第２振子回路５３と第３振子回路５４と交番信号検出回路１７が設けられている点である。

第２二線式検査回路５２は、既述した第１二線式検査回路１５をそのまま複製したもので良く、Ａ系ＣＰＵの入出力情報ＤａとＢ系ＣＰＵの入出力情報Ｄｂとを入力して入出力情報対Ｄａ，Ｄｂを二線式符号にしてから二線式検査方式で比較するものであり、具体的には、Ａ系ＣＰＵの入出力情報Ｄａと、Ｂ系ＣＰＵの入出力情報Ｄｂをビット反転させた入出力情報Ｄｂ￣とを、各ビット毎の対応付けにて複数対の二線式符号として入力し、それをツリー状の絞込回路で１対の二線式符号に絞り込み、それを出力符号Ｘｂ，Ｙｂとして第２振子回路５３へ送出するようになっている。なお、それとの対比の明確化のため、第１二線式検査回路１５の出力符号Ｘ，Ｙを出力符号Ｘａ，Ｙａと言い換えている。

第２振子回路５３は、既述した第１振子回路１６を複製したもので良いが、入力が出力符号Ｘａ，Ｙａから出力符号Ｘｂ，Ｙｂに変更されており、第２二線式検査回路５２が比較結果として二線式符号で出力した出力符号Ｘｂ，Ｙｂを入力してそれが正規符号語（０，１）又は（１，０）であるときは入出力情報対Ｄａ，Ｄｂに対応する交番信号を出力するが出力符号Ｘ，Ｙが非正規符号語の（０，０）又は（１，１）であるときはその交番信号の出力を停止するようになっている。なお、第２振子回路５３の出力信号Ｚｂとの対比明確化のため及び第１振子回路１６の出力が交番信号検出回路１７に入力されなくなったことの明確化のため、第１振子回路１６の出力信号Ｚを出力信号Ｚａと言い換えている。また、第２振子回路５３は、出力信号Ｚａをビット反転させるように改造されている点で、正転出力を行う第１振子回路１６と少しだけ相違したものとなっている。

第３振子回路５４も既述した第１振子回路１６を複製したもので良いが、これは、入力が出力符号Ｘａ，Ｙａから第１振子回路１６の出力信号Ｚａと第２振子回路５３の出力信号Ｚｂとの出力信号対からなる二線式符号（Ｚａ，Ｚｂ）に変更されており、その二線式符号（Ｚａ，Ｚｂ）を入力してそれが正規符号語（０，１）又は（１，０）であるときは交番信号を出力するが二線式符号（Ｚａ，Ｚｂ）が非正規符号語の（０，０）又は（１，１）であるときはその交番信号の出力を停止するようになっている。この第３振子回路５４の出力が交番信号検出回路１７の入力とされるものなので、そのことの明確化のため、以下、第３振子回路５４の出力信号を出力信号Ｚと呼ぶこととする。

これらの追加回路のうち、第３振子回路５４は、交番信号検出回路１７と共にディスクリートな部品で構成されて、半導体集積回路装置５１の外に設けられるが、第２二線式検査回路５２と第２振子回路５３は、第１二線式検査回路１５や第１振子回路１６と共に半導体集積回路装置５１に搭載される。
そのため、バス照合回路５０は、従来のバス照合回路２０，３０より少ない部品点数で実装することができる。

この実施例１のバス照合回路５０について、その使用態様及び動作を、図面を引用して説明する。図２（ａ）は、第１振子回路１６の出力信号Ｚａも，第２振子回路５３の出力信号Ｚｂも，正常な時の波形例を示すタイムチャートであり、同図（ｂ）は、一方の第２振子回路５３の出力信号ＺｂにクロックＣＬＫが発現したときの波形例を示すタイムチャートであり、同図（ｃ）は、第１振子回路１６の出力信号Ｚａにも第２振子回路５３の出力信号ＺｂにもクロックＣＬＫが発現したときの波形例を示すタイムチャートである。

バス照合回路５０の第１ラッチ部１１，１２には従来と同じくＡ系ＣＰＵ（第１コンピュータ）の入出力情報Ｄａとその関連信号ＲＤａ，ＣＬＫ，ＷＲａが入力され、第２ラッチ部１３，１４にも従来と同じくＢ系ＣＰＵ（第２コンピュータ）の入出力情報Ｄｂとその関連信号ＲＤｂ，ＣＬＫ，ＷＲｂが入力される。
そして、やはり従来と同じく、入出力情報対Ｄａ，Ｄｂが第１二線式検査回路１５によって比較されて出力符号Ｘａ，Ｙａに絞り込まれ、更に出力符号Ｘａ，Ｙａを入力した第１振子回路１６の出力信号Ｚａが入出力情報対Ｄａ，Ｄｂの一致時には交番信号になるが不一致時には交番信号でなくなる。

同様にして、入出力情報対Ｄａ，Ｄｂが第２二線式検査回路５２によっても比較されて出力符号Ｘｂ，Ｙｂに絞り込まれ、更に出力符号Ｘｂ，Ｙｂを入力した第２振子回路５３の出力信号Ｚｂも入出力情報対Ｄａ，Ｄｂの一致時には交番信号になるが不一致時には交番信号でなくなる。
そのため、Ａ系ＣＰＵやＢ系ＣＰＵに異常が生じて入出力情報対Ｄａ，Ｄｂが一致しなくなると、第１振子回路１６の出力信号Ｚａも第２振子回路５３の出力信号Ｚｂも交番信号でなくなり、それを対にした出力信号対からなる二線式符号（Ｚａ，Ｚｂ）が非正規符号語になるので、第３振子回路５４の出力信号Ｚが交番信号でなくなり、交番信号検出回路１７にて駆動される正常リレー（Ｒ）が異常を示すので、異常が的確に検知される。

また、Ａ系ＣＰＵもＢ系ＣＰＵも正常で入出力情報対Ｄａ，Ｄｂが一致しているときには（図２（ａ）参照）、第１振子回路１６の出力信号Ｚａが入出力情報対Ｄａ，Ｄｂに対応した交番信号になるとともに、第２振子回路５３の出力信号Ｚｂが出力信号Ｚａをビット反転させた交番信号になるため、それを対にした出力信号対からなる二線式符号（Ｚａ，Ｚｂ）が正規符号語になるので、第３振子回路５４の出力信号Ｚが交番信号になり、交番信号検出回路１７にて駆動される正常リレー（Ｒ）が正常を示すので、異常だけでなく異常無しも的確に検知される。

これに対し、第２振子回路５３の出力信号ＺｂにクロックＣＬＫが発現した場合（図２（ｂ）参照）、第１振子回路１６の出力信号Ｚａは入出力情報対Ｄａ，Ｄｂに対応した交番信号になるが、クロックＣＬＫの波形は交番信号ではあっても具体的な波形が異なるので、それらを対にした出力信号対からなる二線式符号（Ｚａ，Ｚｂ）が、断続的にしか正規符号語にならず、しばしば非正規符号になるので（図中の＊部分を参照）、第３振子回路５４の出力信号Ｚが交番信号でなくなり、交番信号検出回路１７にて駆動される正常リレー（Ｒ）が異常を示すので、異常が的確に検知される。
第１振子回路１６の出力信号ＺａにクロックＣＬＫが発現した場合も、繰り返しとなる詳細な説明は割愛するが、同様にして、異常が的確に検出される。

さらに、第１振子回路１６の出力信号Ｚａにも第２振子回路５３の出力信号ＺｂにもクロックＣＬＫが発現した場合（図２（ｃ）参照）、第１振子回路１６と第２振子回路５３とに同相のクロックＣＬＫが用いられていることから、出力信号Ｚａの波形と出力信号Ｚｂの波形とが同じになるため、それを対にした出力信号対からなる二線式符号（Ｚａ，Ｚｂ）が何時も非正規符号語になるので（図中の＊部分を参照）、やはり第３振子回路５４の出力信号Ｚが交番信号でなくなり、交番信号検出回路１７にて駆動される正常リレー（Ｒ）が異常を示すので、異常が的確に検知される。
こうして、このバス照合回路５０にあっては、ＣＰＵ異常ばかりか、半導体集積回路装置５１の線間短絡不良等によって第１振子回路１６の出力信号Ｚａと第２振子回路５３の出力信号Ｚｂとの何れか一方であれ双方であれそこにクロックＣＬＫが発現した場合も、異常が的確に検知される。

［その他］
上記実施例では、第１振子回路１６の出力信号Ｚａや第２振子回路５３の出力信号ＺｂにクロックＣＬＫが発現する場合について述べたが、クロックＣＬＫの分周信号や、クロックＣＬＫとは別に外部から与えられた又は内部で生成したクロック同様のタイミング信号が発現した場合も、クロックＣＬＫの発現時と同様、異常が的確に検知される。
上記実施例では、バス照合回路５０の最終的な出力が正常リレー（Ｒ）によって生成されるようになっていたが、これはリレー信号を多用する鉄道信号制御分野への応用を意識した一例であり、正常リレー（Ｒ）は本願発明の実施に必須のものではない。

上記実施例では、二線式検査回路１５，５２にラッチ部１１〜１４が前置されていたが、ラッチ部１１〜１４も必須でなく、比較タイミングに余裕があるとき等には省略することも可能である。逆に比較タイミングが厳しいとき等には連続データを蓄積しうるデュアルポート等をラッチ部１１〜１４に代えて前置すると良い（特許文献４参照）。
半導体集積回路装置５１の具体化には、種々の公知手法が利用可能であり、例えばＰＬＤ(Programmable Logic Device）やＦＰＧＡ(Field Programmable Gate Array）といったプログラマブルなものが使い易い。

本発明のバス照合回路の適用は、上述した二重系電子計算機の動作照合への適用に限られる訳でなく、上述した二重系を含んでいる三重系以上の多重系電子計算機の動作照合にも適用することができる。

１０…バス照合回路、
１１…Ａ系ラッチ制御回路（第１入出力情報入力回路）、
１２…Ａ系ラッチ回路（第１入出力情報入力回路）、
１３…Ｂ系ラッチ回路（第２入出力情報入力回路）、
１４…Ｂ系ラッチ制御回路（第２入出力情報入力回路）、
１５…二線式検査回路（比較回路，第１二線式検査回路，第１照合部）、
１６…振子回路（誤り表示回路，第１振子回路，第１照合部）、
１７…交番信号検出回路（最終照合結果出力回路）、
２０…バス照合回路、
２１…半導体集積回路装置（シングルチップＬＳＩ）、
２２，２３，２４…巡回符号生成回路、２５…照査回路、
３０…バス照合回路、
３１…半導体集積回路装置（シングルチップＬＳＩ）、
３２，３３…巡回符号生成回路、３４…照査回路、
５０…バス照合回路、
５１…半導体集積回路装置（シングルチップＬＳＩ，ＦＰＧＡ）、
５２…第２二線式検査回路（比較回路，第２照合部）、
５３…第２振子回路（誤り表示回路，第２照合部）、
５４…第３振子回路（誤り表示回路，第３照合部，最終照合部）、
Ｒ…正常リレー（監視リレー，最終照合結果出力リレー）、ＣＬＫ…クロック

Claims (4)

1. 同期して動作する一対のコンピュータそれぞれの入出力情報を入力してその入出力情報対を比較する第１二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第１振子回路と、前記第１二線式検査回路と前記第１振子回路とを搭載したシングルチップの半導体集積回路装置とを備えたバス照合回路において、前記半導体集積回路装置に搭載されており前記入出力情報対を入力して比較する第２二線式検査回路と、前記半導体集積回路装置に搭載されており前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第２振子回路と、前記半導体集積回路装置の外部に設けられており前記第１振子回路と前記第２振子回路との出力信号対が一致しているときには交番信号を出力するが前記出力信号対が一致しないときにはその交番信号の出力を停止する第３振子回路とを具備したことを特徴とするバス照合回路。
2. 同期して動作する一対のコンピュータそれぞれの入出力情報を入力してその入出力情報対を比較する第１二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第１振子回路と、前記入出力情報対を入力して比較する第２二線式検査回路と、前記入出力情報対が一致しているときには前記入出力情報に対応する交番信号を出力するが前記入出力情報対が一致しないときにはその交番信号の出力を停止する第２振子回路とを搭載しているシングルチップの半導体集積回路装置。
3. 前記第１振子回路と前記第２振子回路は、それぞれの動作タイミングを定めるクロックその他のタイミング信号として同相の信号を用いるものであり且つ何れか一方が交番信号を反転させて出力するが何れか他方は交番信号を反転させないで出力するようになっており、前記第３振子回路は、前記第１振子回路と前記第２振子回路との出力信号対が反転状態で一致しているときには交番信号を出力するが前記出力信号対が反転状態で一致しないときにはその交番信号の出力を停止するようになっていることを特徴とする請求項１記載のバス照合回路。
4. 前記第１振子回路と前記第２振子回路は、それぞれの動作タイミングを定めるクロックその他のタイミング信号として同相の信号を用いるものであり且つ何れか一方が交番信号を反転させて出力するが何れか他方は交番信号を反転させないで出力するようになっていることを特徴とする請求項２記載の半導体集積回路装置。

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