JP6109090B2 - シリアル通信装置 - Google Patents

Description

この発明は、分散ＰＩＯモジュールの基板間を跨るシリアル通信装置に関するものである。

近年、大量のデータ転送を行うプラントの制御・監視装置においては、分散ＰＩＯ（Parallel Input/Output）システムが用いられており、このパラレル入出力によって入出力要求が集中するため、入出力要求の集中を防ぎ、通信負荷を分散させることが行われている。
図９は、このような分散ＰＩＯを用いた通信装置の基本的な構成を示す概要図で、図において、ＣＰＵ（Central Processing Unit）装置１は、ＰＩＯマスターカード２を経由してＰＩＯモジュール３とデジタル入出力データまたはアナログ入出力データの通信を行っている。このＰＩＯモジュール３の中で、アナログ入力を行うモジュールでは、外部からのアナログ入力データをＩ／Ｏ（Input/Output）制御部４でデジタル値に変換し、通信ＬＳＩ（Large Scale Integrated Circuit）５からＰＩＯマスターカード２を経由してＣＰＵ装置１に通知する。また、小型化されたＰＩＯモジュール３内では、Ｉ／Ｏ制御部４と通信ＬＳＩ５を別の基板に実装することがあり、基板間をまたぐ信号線を極力減らすため、シリアル通信を用い、シリアルデータ通信部６間で通信することがある。

しかしながら、このような分散ＰＩＯが設置される環境は、電源ノイズや入出力ラインノイズの厳しい環境仕様が要求され、基板間をまたぐシリアル通信ラインは、ノイズの影響を受け易い傾向にあり、通信エラーを削減する仕組みが必要となる。
このため、ノイズの影響を受け易い個所でシリアル通信を行うものとして、特許文献１に示されるように、受信データを前回データと比較し、二回一致した場合にのみこれを真値として使用し、一致しない場合はノイズとして扱い読み捨てるようにしたシリアル通信方式が知られている。

特開平７−８７０６７号公報

しかしながら、上述の特許文献１におけるシリアル通信方式では、二回の受信データを比較して一致した場合を正常なデータとしているが、一回の通信のデータビット数が少ない場合、ノイズによりデータが化ける恐れがあり、この化けたデータが前回データと一致した場合、あるいは、データ自体が全ビット“０”や全ビット“１”に固着されてしまった場合には、誤ったデータを正常なデータと判断してしまう問題があった。

この発明は、上記のような課題を解決するためになされたもので、データ信号の健全性を確保し、不正な通信を回避することを目的としたものである。

この発明に係るシリアル通信装置は、シリアルデータと、このシリアルデータに対応した長さを有するデータ有効信号と、伝送クロックとをもって通信を行うものにおいて、受信したシリアルデータをパラレルデータに変換するシリアル−パラレル変換回路と、入力されたデータ有効信号の幅を検出する検出手段と、前記検出手段の出力を所定のデータ有効期間と比較する比較手段と、前記比較手段の出力により前記シリアル−パラレル変換回路の出力データを保持するデータバッファと、有効データを奇数ビットで形成するとともに、全ビットにおける“１”の個数が偶数であれば“１”、奇数であれば“０”となるパリティビットを送信データに付与して送信し、前記シリアル−パラレル変換回路の出力データから排他的論理和をとってパリティビットを再現するパリティビット比較回路とを備え、前記パリティビット比較回路の出力と前記比較手段の出力により前記データバッファを動作させるようにしたことを特徴とするものである。

この発明によれば、入力されたシリアルデータの有効範囲に対応したデータ有効信号の
長さが所定値であるか否かを判定し、所定値である場合に正常なデータであるとしてデー
タバッファにデータを保持させるように構成し、さらに有効データを奇数ビットで形成するとともに、全ビットにおける“１”の個数が偶数であれば“１”、奇数であれば“０”となるパリティビットを送信データに付与して送信し、前記シリアル−パラレル変換回路の出力データから排他的論理和をとってパリティビットを再現するパリティビット比較回路とを備え、前記パリティビット比較回路の出力と前記比較手段の出力により前記データバッファを動作させるようにしたことによってノイズの影響を受け難いシリアル通信装置を実現することができる。

この発明の実施の形態１に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。 この発明の実施の形態１に係るシリアル通信装置の動作を説明するための信号波形を示す図である。 この発明の実施の形態２に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。 この発明の実施の形態２に係るシリアル通信装置の動作を説明するための信号波形を示す図である。 この発明の実施の形態２に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。 この発明の実施の形態３に係るシリアル通信装置の動作を説明するための信号波形を示す図である。 この発明の実施の形態３に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。 この発明の実施の形態４に係るシリアル通信装置の動作を説明するための信号波形を示す図である。 分散ＰＩＯを用いたシリアル通信装置の基本的な構成を示す概要図である。

以下、この発明を実施例である図に基づいて詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。
図において、シリアルデータ受信回路１０は、以下のとおり構成されている。
入力端子１１に入力されたシリアルデータは、シリアル−パラレル変換回路１２によりパラレル信号に変換されてデータバッファ１３に供給される。ここで、シリアル−パラレル変換回路１２は、シフトレジスタで構成され、伝送クロックに同期してシリアルデータをビットシフトしながら保持し、パラレル信号に変換するものである。

また、入力端子１４には、入力端子１１に入力されたシリアルデータに対応した長さを有するデータ有効信号が入力され、内部カウンタ１５でデータ有効信号の幅をカウントする。ここで、データの有効範囲を８ビットとすると、内部カウンタ１５で“０”から“８”までカウントし、内部カウンタ１５の値が“８”であれば有効となり、出力を発生する。
データ有効信号の検出手段となる内部カウンタ１５の出力は、データ有効期間が予め設定された定数回路１６の所定値と比較手段となる比較回路１７で比較され、両者が一致した場合に出力を発生する。この出力と、データ有効信号がインバーター１８を通して反転された出力とがＡＮＤ回路１９に入力され、両者がＨレベルとなったとき、出力を発生してデータバッファ１３の動作を有効とする。なお、入力端子２０には、伝送クロック信号が入力され、各回路のクロック入力端子ＣＬＫに供給される。

次に、図２を用いてシリアルデータ受信回路１０の動作を説明する。
図２（ａ）は、伝送クロック信号、図２（ｂ）は、入力されたシリアルデータの有効範囲に対応した長さのデータ有効信号、図２（ｃ）は、入力されたシリアルデータを示している。

まず、ｔ０時にシリアルデータが入力された後、ｔ１時にシリアルデータが消滅したとき、インバーター１８を通して内部カウンタ１５にクリア信号が入力され、内部カウンタ１５が図２（ｄ）に示すように“０”にクリアされて出力が停止される。これに伴って比較回路１７、ＡＮＤ回路１９は出力を発生しないため、データバッファ１３のデータ取り込み信号が有効とならず、データバッファ１３は、図２（ｆ）で示すように前回の有効データを保持したままとなる。すなわち、入力されたデータをノイズとみなしてデータ取り込みを阻止することになる。また、データ有効信号が本来無効であるべきところで一時的に有効となった場合や、データ有効信号がクロック信号の８サイクルを超えた幅となった場合も同様に、ＡＮＤ回路１９から出力が発生せず、データバッファ１３に無効なデータが取り込まれることを阻止することができる。

次に、ｔ２時からｔ３時まで正常なシリアルデータが入力されると、内部カウンタ１５は、“８“をカウントして出力を発生し、比較回路１７を介してＡＮＤ回路１９から出力を発生させてデータバッファ１３を動作させ、図２（ｅ）に示すようにシリアル−パラレル変換回路１２で変換されたパラレルデータを取り込み、新たな受信データとすることができる。

このように入力されたシリアルデータの有効範囲に対応したデータ有効信号の長さが所定値であるか否かを判定し、所定値である場合に正常なデータであるとしてデータバッファ１３にデータを保持させるように構成することによって無効なデータの受信を阻止することができる。

実施の形態２．
図３は、この発明の実施の形態２に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図で、図１と同じ構成には同じ符号を付して説明を省略する。
この実施形態では、図４（ｃ）に示すようにシリアルデータの最終ビットに、有効データの全ビットの排他的論理和否定(XNOR)をパリティビットＰとして付与し、これをシリアルデータとして送信するように構成している。ここで、有効データのビット幅が本来偶数ビットであったとしても、ダミービットを付加して奇数ビットとしておくことにより、排他的論理和否定（XNOR）は、有効データの全ビットが“０”であれば、“１”となり、有効データの全ビットが“１”であれば、“０”となる信号を形成することができる。

一方、シリアルデータ受信回路１０においては、シリアル−パラレル変換回路１２の出力となる有効データとパリティビットＰの全ビットの排他的論理和(XOR)をとって出力を発生するパリティビット比較回路２１がシリアル−パラレル変換回路１２とＡＮＤ回路１９との間に追加されている。他の構成は、実施の形態１と同一である。

このような構成において、正常な通信では、図４（ｔ２−ｔ３）に示すように有効データとパリティビットの全ビットの排他的論理和(XOR)は“１”となるため、パリティビット比較回路２１の出力と比較回路１７の出力との論理積(AND)をとるＡＮＤ回路１９は、出力を発生してデータバッファ１３を動作させ、新たなデータを保持させることになる。
また、ノイズ等によりデータが化けてしまった場合は、図４（ｔ０−ｔ１）に示すようにパリティビット比較回路２１の出力は“０”となり、ＡＮＤ回路１９は出力を発生しないため、データバッファ１３を動作させることがなく、入力されたデータを保持せず、前回有効データを保持したままとすることができる。また、シリアルデータの入力ラインの断線などにより、シリアルデータが“０”または“１”に固着した場合も、パリティビット比較回路２１の出力は“０”となり、ＡＮＤ回路１９は出力を発生しないため、無効データとして廃棄することができる。
なお、図４（ｄ）は内部カウンタ１５の動作状態、図４（ｅ）はシリアル−パラレル変換回路１２の取り込みデータ、図４（ｆ）はパリティビット比較回路２１の動作状態、図２（ｇ）はシリアル−パラレル変換回路１２の取り込みデータを示す。

実施の形態３．
図５は、この発明の実施の形態３に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。
この実施形態では、図６（ｃ）に示すようにシリアルデータとして、同じ内容のデータを２回以上送信し、２回受信したデータが一致することにより、データバッファの内容を更新するようにしたものである。
すなわち、受信データの一致は、シリアル−パラレル変換回路１２の出力とデータバッファ１３の出力を比較回路２２で比較し、一致した場合は、ＡＮＤ回路１９の出力との論理積をＡＮＤ回路２３により出力し、データバッファ２４を動作させて一致したデータを第２のデータバッファ２４に保持するように構成している。

上述の実施の形態２におけるパリティビットによるエラー検出では、偶数ビットのデータが化けてしまうとエラー検出ができなくなるため、このように２回以上受信したデータが一致したか否かを検出することにより、より信頼性を高めることができる。また、パリティビットによる検出と、データの一致を組み合わせることにより、２回目のデータがパリティビットの不一致によって廃棄されても、１回目と３回目のデータが一致すれば、有効データとして受信することができ、複数回連続で一致しなくてもよい。

実施の形態４．
図７は、この発明の実施の形態４に係るシリアル通信装置の要部であるシリアルデータ受信回路の構成を示すブロック図である。
この実施形態では、図８（ｃ）に示すようにシリアルデータとして、送信するデータd0,d1,d2,d3とチェック用に論理反転したデータd0-,d01-,d2-,d3-とを組み合わせて送信し、シリアル−パラレル変換回路１２の出力とこの出力を論理反転したインバーター２５の出力を比較回路２６で比較し、図８（ｆ）（ｇ）に示すように両者が一致した場合にＡＮＤ回路１９から出力を発生してデータバッファ１３の内容を更新するようにしたものである。

このように構成することにより、受信データの正当性を確認することができる。また、反転したデータを組み合わせて送信しているため、全ビット“０”や全ビット“１”となることがないため、シリアルデータラインが“０”または“１”に固着した場合の異常検出も無効なデータとして廃棄することができ、容易な構成で、ノイズの影響を受け難いシリアル通信装置を実現することができる。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１０：シリアルデータ受信回路 １２：シリアル−パラレル変換回路
１３：データバッファ １５：内部カウンタ（検出手段）
１７：比較回路（比較手段） １９：ＡＮＤ回路 ２１：パリティビット比較回路
２２：比較回路 ２４：第２のデータバッファ ２５：インバーター
２６：比較回路

Claims (2)

1. シリアルデータと、このシリアルデータに対応した長さを有するデータ有効信号と、伝送クロックとをもって通信を行うシリアル通信装置において、
   受信したシリアルデータをパラレルデータに変換するシリアル−パラレル変換回路と、入力されたデータ有効信号の幅を検出する検出手段と、前記検出手段の出力を所定のデータ有効期間と比較する比較手段と、前記比較手段の出力により前記シリアル−パラレル変換回路の出力データを保持するデータバッファと、有効データを奇数ビットで形成するとともに、全ビットにおける“１”の個数が偶数であれば“１”、奇数であれば“０”となるパリティビットを送信データに付与して送信し、前記シリアル−パラレル変換回路の出力データから排他的論理和をとってパリティビットを再現するパリティビット比較回路とを備え、前記パリティビット比較回路の出力と前記比較手段の出力により前記データバッファを動作させるようにしたことを特徴とするシリアル通信装置。
2. 請求項１に記載のシリアル通信装置において、
   同じシリアルデータを複数回連続して送信し、今回受信したデータのパリティビットが正常の場合、前記データバッファにおける前回有効データと今回受信したデータとを比較する比較回路と、この比較回路の出力により受信データを更新する第２のデータバッファを備えたシリアル通信装置。

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