JPH1115636A - シリアルパラレル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 有効な複数ビットのシリアルデータのまとま
りが断続的に入力される場合において、転送クロック信
号又はデータ有効信号に瞬間的にノイズが混入した場合
においても、異常なパラレルデータを出力することを最
小限に押さえるシリアルパラレル変換回路を提供する。 【解決手段】 データ有効信号１４０３を参照しながら
シリアルデータ１４０１を取り込み、シリアルデータ１
４０１が蓄積されたビット数をカウントする転送ビット
カウンタ１４０５が所定数をカウントするとパラレルデ
ータ１４０６を出力するシリアルパラレル変換回路１４
００が、前記データ有効信号１４０３が無効を示すと前
記転送ビットカウンタ１４０５を０にするリセット部１
４０７を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルパラレル
変換回路に関し、特に、デジタル放送受信装置において
トランスポートデコーダから出力されたシリアルデータ
をパラレルデータに変換するシリアルパラレル変換回路
に関する。

【０００２】

【従来の技術】近年、デジタル圧縮された映像や音声を
放送衛星やＣＡＴＶ等の送信手段により送信するデジタ
ル放送が行われている。以下に、このデジタル放送を受
信するデジタル放送受信装置の従来の技術について説明
する。

【０００３】図５は、従来のデジタル放送受信装置１０
０の構成を示すブロック図である。デジタル放送の送信
装置側から送られてきたデータ１０１はチューナ＆復調
部１０２で選局、復調され、トランスポートデコーダ１
０３に入力される。送信されるデータはトランスポート
ストリームという多数の符号化ストリームを比較的短い
固定長のパケットで時分割多重化されたものである。

【０００４】トランスポートデコーダ１０３は、映像、
音声の圧縮データを圧縮データストリーム専用入力ポー
ト１０７を経由してＭＰＥＧデコーダ１０５に入力す
る。ＭＰＥＧデコーダ１０５は、トランスポートデコー
ダ１０３から入力されるデータ信号を８ビット並列の信
号に変換するシリアルパラレル変換回路１１１と、ロー
カルメモリ１０６に格納された映像及び音声のデータの
伸張を行いローカルメモリ１０６に格納する伸張回路１
１３と、ローカルメモリ１０６に格納されたデータを表
示する表示回路１１４とを有する。

【０００５】従って、ＭＰＥＧデコーダ１０５に入力さ
れた圧縮されている映像及び音声のデータは、ローカル
メモリ１０６に格納され、伸張回路１１３で伸張されて
再度ローカルメモリ１０６に格納され、表示回路１１４
で表示される。ここで、ＭＰＥＧデコーダ１０５による
表示とは、ＴＶ出力用の信号を出力することをいう。な
お、従来のデジタル放送受信装置１００では、伸張回路
１１３は８ビット並列入力可能であり、トランスポート
デコーダ１０３から圧縮データストリーム専用入力ポー
ト１０７に入力されるデータはシリアルデータである。

【０００６】従って、シリアルパラレル変換回路１１１
はトランスポートデコーダ１０３から送られるシリアル
データを８ビットのパラレルデータに変換するため、Ｍ
ＰＥＧデコーダ１０５内部にはシリアルパラレル変換回
路１１１がある。以下に、従来のシリアルパラレル変換
回路について図６、図７を用いて説明する。

【０００７】図６は、従来のシリアルパラレル変換回路
１１１の構成を示したブロック図である。シリアルパラ
レル変換回路１１１は、シリアルデータ４０１と転送ク
ロック信号４０２とシリアルデータ４０１が有効である
ことを示すデータ有効信号４０３とを入力するシフトレ
ジスタ４０４と、転送クロック信号４０２とデータ有効
信号４０３とを入力し、シフト数をカウントする転送ビ
ットカウンタ４０５とを備え、転送ビットカウンタ４０
５は８をカウントした時点でシフトレジスタ４０４に転
送命令を通知し、シフトレジスタ４０４は転送命令を受
けると８ビットのパラレルデータ４０６を出力する。こ
こで、８ビットのパラレルデータとは、８本の信号線上
に並列して存在する０又は１の値をもつ８個のデータの
集合をいう。

【０００８】なお、トランスポートデコーダ１０３は、
デジタル放送の送信装置から送信されたトランスポート
ストリームに対して処理するものであるため、出力する
シリアルデータ４０１が連続して有効であるとは限らな
い。このため、トランスポートデコーダはシリアルデー
タ４０１とは別にシリアルデータが参照可能である旨を
示すデータ有効信号４０３をシリアルパラレル変換回路
に伝えている。

【０００９】ところで、従来のデジタル放送受信装置に
おけるある種のトランスポートデコーダは、有効なシリ
アルデータ４０１を８ビットの倍数にあたる期間につき
連続して出力する。従って、ある種のトランスポートデ
コーダから出力されるシリアルデータ４０１は、８クロ
ックの倍数分、換言すれば８ビットの倍数分の連続した
データを１セットとして送られる。なお、１セットと１
セットは断続的に送られる。また、１セットと別の１セ
ットは異なるデータ量である場合もある。

【００１０】以下では、上述のような有効なシリアルデ
ータ４０１を８ビットの倍数にあたる期間につき連続し
て出力するある種のトランスポートデコーダを備えるデ
ジタル放送受信装置について説明することにする。図７
は、シリアルパラレル変換の処理の流れを示すフローチ
ャートである。まず転送ビットカウンタ４０５のカウン
ト値を０にする（ステップ５０１）。

【００１１】シリアルデータ４０１を参照可能かどうか
判断するためのデータ有効信号４０３が有効となるまで
何もしない（ステップ５０２）。データ有効信号４０３
が有効を示すと、シリアルデータ４０１を１ビットのデ
ータとして取り込み（ステップ５０３）、シフトレジス
タ４０４を１つシフトさせ（ステップ５０４）、転送ビ
ットカウンタ４０５のカウント値を１つ増加する（ステ
ップ５０５）。

【００１２】次に、転送ビットカウンタ４０５のカウン
ト値が８であるか否かを判断し、８でなければステップ
５０２のデータ有効信号４０３が有効となるまで何もし
ないという処理に戻る（ステップ５０６）。カウント値
が８であれば、シフトレジスタ４０４に蓄積された８ビ
ットデータを並列に出力し（ステップ５０７）、その後
次のシリアルデータを処理するためにステップ５０１の
処理に戻る。

【００１３】このように従来のシリアルパラレル変換回
路は、ステップ５０１〜５０７の処理によってシリアル
パラレル変換の処理を実現している。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
シリアルパラレル変換回路では、トランスポートデコー
ダ１０３から出力され伝送されたデータ有効信号４０３
がノイズ等の影響により変動し、本来シリアルデータ４
０１が無効であり参照してはならない時に有効を示した
場合は、その有効を示した期間のシリアルデータ４０１
を有効なものとして余分に取り込んでパラレル変換する
ため、その後は余分に取り込んだビット数分だけずれた
８ビットのパラレルデータを出力しつづけることにな
る。同様に、本来シリアルデータ４０１が有効であるに
もかかわらずノイズ等の影響によりデータ有効信号４０
３が変動して無効を示した場合は、その無効を示した期
間のシリアルデータ４０１を取り込むことができず、次
に有効なシリアルデータが届いたときに、それらと合わ
せてパラレル変換するため、その後は取り込むことがで
きなかったビット数分だけずれた８ビットのパラレルデ
ータを出力しつづけることになる。

【００１５】また、従来のシリアルパラレル変換回路
は、転送クロック信号４０２がノイズ等の影響により変
動した場合にも、変動した回数分のシリアルデータ４０
１を余分に取り込んでパラレル変換するため、その後は
余分に取り込んだビット数分だけずれた８ビットのパラ
レルデータを出力しつづけることになる。以下に、ノイ
ズ等の影響によりデータ有効信号４０３が変動した場合
の動作について説明する。

【００１６】図８は、転送クロック信号４０２、シリア
ルデータ４０１、データ有効信号４０３、シフトレジス
タ４０４に入力されパラレル変換されるデータの変化を
示すタイムチャートである。トランスポートデコーダ１
０３が、有効なシリアルデータ４０１を８ビットの倍数
にあたる期間につき連続して出力するものであるとして
チャートに示している。

【００１７】転送クロック信号Ｔ１〜Ｔ２０におけるシ
リアルデータ４０１が０か１かの値をチャート中に示し
ている。データ有効信号４０３は負論理でチャート中に
示す。チャート中７１の横段にはデータ有効信号４０３
にノイズが混入しない場合について、シフトレジスタ４
０４に入力されパラレル変換されるデータの変化を示
し、チャート中７２の横段には転送クロック信号４０２
がＴ６である時点でデータ有効信号４０３にノイズが混
入した場合について、シフトレジスタ４０４に入力され
パラレル変換されるデータの変化を示す。

【００１８】本来Ｔ２〜Ｔ９の８ビット分とＴ１２〜Ｔ
１９の８ビット分とが有効であったシリアルデータ４０
１も、瞬間的なノイズの影響があると、Ｔ２〜Ｔ５、Ｔ
７〜Ｔ９、Ｔ１２の８ビット分とＴ１３〜Ｔ２０の８ビ
ット分を有効とみなしパラレル変換してしまう。このよ
うにシリアルパラレル変換回路からビットずれが生じた
データが連続して出力された場合は、異常な８ビットの
パラレルデータの集合となり、伸張回路１１３において
データのエラーが検出され、本来映像又は音声が表示又
は再生されるべきところ、表示又は再生されない。

【００１９】なお、上述のエラー検出は、異常な８ビッ
トのパラレルデータが所定量蓄積された時点で、その所
定量のデータの集合の論理的な意味付けを基に整合性を
判断することによって行われる。そこで、本発明はかか
る点に鑑み、有効な複数ビットのシリアルデータのまと
まりが断続的に入力される場合において、転送クロック
信号４０２又はデータ有効信号４０３に瞬間的にノイズ
が混入した場合においても、異常なパラレルデータを出
力することを最小限に押さえるシリアルパラレル変換回
路を提供することを目的とする。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るシリアルパラレル変換回路は、データ
有効信号を参照しながら、シリアルデータを取り込み、
取り込んだデータが所定ビット数分蓄積された時にパラ
レルデータとして出力するシリアルパラレル変換回路で
あって、各瞬時における前記データ有効信号が無効であ
るかどうかを判断する無効判断手段と、前記無効判断手
段により前記データ有効信号が無効であると判断される
と、それまでに取り込んだシリアルデータを破棄するリ
セット手段とを備えることを特徴とする。

【００２１】これによって、シリアルパラレル変換回路
に入力されるシリアルデータが所定数分だけ有効なもの
が連続し、この有効な連続したまとまりが断続的に続く
ものである場合に、前記データ有効信号に瞬間的にノイ
ズが混入しても、次の有効なシリアルデータの連続した
まとまりが入力された以後は、正常にパラレルデータを
出力することができるので、異常なパラレルデータの出
力を最小限に押さえることができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。 （実施の形態１）以下、本発明に係るシリアルパラレル
変換回路の実施の形態１について図１、図２、前述の図
５、図６、図８を用いて説明する。

【００２３】本発明に係るシリアルパラレル変換回路１
４００は、デジタル放送受信装置の一部であり、本実施
の形態におけるデジタル放送受信装置は前述の図５に示
した従来のデジタル放送受信装置と同様である。つま
り、本発明におけるシリアルパラレル変換回路１４００
は、従来のデジタル放送受信装置におけるシリアルパラ
レル変換回路１１１を改良したものである。

【００２４】図１は、本発明に係るシリアルパラレル変
換回路１４００の構成を示したブロック図である。シリ
アルパラレル変換回路１４００は、シリアルデータ１４
０１と転送クロック信号１４０２とシリアルデータ１４
０１が有効であることを示すデータ有効信号１４０３と
を入力するシフトレジスタ１４０４と、転送クロック信
号１４０２とリセット部１４０７からのリセット信号と
を入力しシフト数をカウントする転送ビットカウンタ１
４０５と、データ有効信号１４０３が無効を示したとき
に転送ビットカウンタ１４０５にカウント値を０にする
旨のリセット信号を通知するリセット部１４０７とを備
え、転送ビットカウンタ１４０５は８をカウントした時
点でシフトレジスタ１４０４に転送命令を通知し、シフ
トレジスタ１４０４は転送命令を受けると８ビットのパ
ラレルデータ１４０６を出力する。ここで、８ビットの
パラレルデータとは、８本の信号線上に並列して存在す
る０又は１の値をもつ８個のデータの集合をいう。

【００２５】なお、トランスポートデコーダ１０３は、
デジタル放送の送信装置から送信されたトランスポート
ストリームに対して処理するものであるため、出力する
シリアルデータ１４０１が連続して有効であるとは限ら
ない。このため、トランスポートデコーダはシリアルデ
ータ１４０１とは別にシリアルデータが参照可能である
旨を示すデータ有効信号１４０３をシリアルパラレル変
換回路に伝えている。

【００２６】本実施の形態１においてシリアルパラレル
変換回路へシリアルデータ１４０１及びデータ有効信号
１４０３を入力し、転送クロック信号１４０２によって
シリアルパラレル変換回路と同期して動作するトランス
ポートデコーダ１０３は、有効なシリアルデータ１４０
１を８クロックの倍数にあたる期間につき連続して出力
するものである。また前記連続出力のひとまとまりは断
続的に発生するものである。このため、データ有効信号
１４０３が有効を示す期間は８クロックの倍数にあたる
期間となる。

【００２７】図２は、実施の形態１におけるシリアルパ
ラレル変換の処理の流れを示すフローチャートである。
まず転送ビットカウンタ１４０５のカウント値を０にす
る（ステップ１５０１）。リセット部１４０７はシリア
ルデータ１４０１を参照可能かどうか判断するためのデ
ータ有効信号１４０３が有効か判定する（ステップ１５
０２）。

【００２８】データ有効信号１４０３が無効を示してい
れば、リセット部１４０７は転送ビットカウンタ１４０
５のカウント値を０にするリセット信号を出し、転送ビ
ットカウンタ１４０５はカウント値を０にするステップ
１５０１に戻る（ステップ１５０２）。データ有効信号
１４０３が有効を示すと、シリアルデータ１４０１を１
ビットのデータとして取り込み（ステップ１５０３）、
シフトレジスタ１４０４を１つシフトさせ（ステップ１
５０４）、カウント値を１つ増加する（ステップ１５０
５）。

【００２９】次に、転送ビットカウンタ１４０５のカウ
ント値が８であるか否かを判断し、８でなければステッ
プ１５０２のデータ有効信号１４０３が有効かどうかの
判定に戻る（ステップ１５０６）。カウント値が８であ
れば、シフトレジスタ１４０４に蓄積された８ビットデ
ータを並列に出力し（ステップ１５０７）、次のデータ
信号を処理するためにステップ１５０１の処理に戻る。

【００３０】このようにしてシリアルパラレル変換回路
は、ステップ１５０１〜１５０７の処理によってシリア
ルパラレル変換の処理を実現する。本実施の形態におけ
るシリアルパラレル変換回路が従来のシリアルパラレル
変換回路と異なる点は、リセット部１４０７の制御によ
りステップ１５０２のデータ有効信号１４０３が無効を
示している場合にステップ１５０１に戻り転送ビットカ
ウンタ１４０５のカウント値を０にすることである。

【００３１】従って、図８のチャート中７２の横段に示
すようにＴ６でノイズが発生した場合でも、Ｔ６、Ｔ１
０、Ｔ１１でカウント値が０となるため、Ｔ１２からは
正常にシリアルデータ１４０１を取り込め、正常にパラ
レル変換して出力することができる。この場合、Ｔ２〜
Ｔ９の間の８ビット分のシリアルデータ１４０１だけを
失っただけで、その後の出力データに影響はない。すな
わち、８ビット分のデータを除けば、正常にデータは伸
張回路１１３に伝えられ本来の映像又は音声が、表示又
は再生される。

【００３２】なお、この８ビット分のデータ消失は、伸
張回路１１３で伸張され表示又は再生された本来の映像
表示又は音声再生にほとんど影響を与えない。つまり、
人間に感知できる程度には結果に影響を与えないのであ
る。また同様に、転送クロック信号１４０２にノイズが
混入した場合においても、次にデータ有効信号が無効を
示すタイミングからは正常な８ビットのパラレルデータ
を出力することができる。

【００３３】上述のように、本発明に係るシリアルパラ
レル変換回路は、転送クロック信号１４０２又はデータ
有効信号１４０３に瞬間的にノイズが混入した場合にお
いても、異常な８ビットのパラレルデータの発生を最小
限に押さえる。 （実施の形態２）次に、本発明に係るシリアルパラレル
変換回路の実施の形態２について図３を用いて説明す
る。

【００３４】実施の形態２は、実施の形態１のシリアル
パラレル変換回路１４００の変形例であり、シリアルパ
ラレル変換回路の外部の構成については、実施の形態１
と同様である。図３は、本発明に係るシリアルパラレル
変換回路２４００の構成を示したブロック図である。

【００３５】シリアルパラレル変換回路２４００は、シ
リアルデータ２４０１と転送クロック信号２４０２とを
入力するシフトレジスタ２４０４と、転送クロック信号
２４０２とリセット部２４０７からのリセット信号とを
入力しシフト数をカウントする転送ビットカウンタ２４
０５と、シリアルデータ２４０１が有効であることを示
すデータ有効信号２４０３が無効を示したときに転送ビ
ットカウンタ２４０５のカウント値を０にする旨のリセ
ット信号を通知するリセット部２４０７とを備え、転送
ビットカウンタ２４０５は８をカウントした時点でシフ
トレジスタ２４０４に転送命令を通知し、シフトレジス
タ２４０４は転送命令を受けると８ビットのパラレルデ
ータ２４０６を出力する。

【００３６】シフトレジスタ２４０４は、実施の形態１
のシフトレジスタ１４０４が有効なシリアルデータのみ
を入力した（図X1のステップ１５０２、１５０３参照）
のと異なり、有効、無効を問わず全てのシリアルデータ
２４０１を入力する。シフトレジスタ２４０４に入力さ
れたシリアルデータが８ビットのパラレルデータ２４０
６として出力されるのは、転送ビットカウンタ２４０５
が８になった時であり、転送ビットカウンタ２４０５が
８になるのは、８クロックの間、データ有効信号２４０
３が有効を示した時である。

【００３７】従って、ノイズが混入しない場合におい
て、データ有効信号２４０３が８クロックの倍数にあた
る期間連続して有効を示し、この連続出力のひとまとま
りは断続的に発生するものであるならば、データ有効信
号２４０３に瞬間的にノイズが混入した場合において
も、本発明に係るシリアルパラレル変換回路は異常な８
ビットのパラレルデータを出力することを最小限に押さ
えることができる。

【００３８】（実施の形態３）次に、本発明に係るシリ
アルパラレル変換回路の実施の形態３について図４を用
いて説明する。実施の形態３も、実施の形態１のシリア
ルパラレル変換回路１４００の変形例であり、シリアル
パラレル変換回路の外部の構成については、実施の形態
１と同様である。

【００３９】図４は、本発明に係るシリアルパラレル変
換回路３４００の構成を示したブロック図である。シリ
アルパラレル変換回路３４００は、シリアルデータ３４
０１と転送クロック信号３４０２とを入力するシフトレ
ジスタ３４０４と、転送クロック信号３４０２とシリア
ルデータ２４０１が有効であることを示すデータ有効信
号２４０３とを０または１のシリアルデータとして入力
するシフトレジスタ３４０８と、シフトレジスタ３４０
８の８ビットのパラレル出力の論理積をシフトレジスタ
３４０４への転送命令として伝えるＡＮＤ回路３４０９
とを備える。

【００４０】また、シフトレジスタ３４０８はデータ有
効信号２４０３が無効を示す場合に０を、有効を示す場
合に１を取り込み、転送クロック信号３４０２に同期し
て８ビットのパラレルデータを出力する。シフトレジス
タ３４０４は転送クロック信号３４０２に同期してシリ
アルデータ３４０１を１クロックごとに取り込み、転送
命令を受けると８ビットのパラレルデータ３４０６を出
力する。

【００４１】つまり、シフトレジスタ３４０４に入力さ
れたシリアルデータが８ビットのパラレルデータ３４０
６として出力されるのは、シフトレジスタ３４０８に、
シリアルデータ３４０１が有効であることを示すデータ
有効信号３４０３が８クロック分連続して有効を示した
時である。従って、ノイズが混入しない場合において、
データ有効信号３４０３が８クロックの倍数にあたる期
間連続して有効を示し、この連続出力のひとまとまりは
断続的に発生するものであるならば、データ有効信号３
４０３に瞬間的にノイズが混入した場合においても、本
発明に係るシリアルパラレル変換回路は異常な８ビット
のパラレルデータを出力することを最小限に押さえるこ
とができる。

【００４２】以上、本発明に係るシリアルパラレル変換
回路について、実施の形態に基づいて説明したが、本発
明はこれら実施形態に限られないことは勿論である。即
ち、 （１）実施の形態１、２、３では、シリアルデータが入
力されるのはシフトレジスタとしたが、これに限定され
ることはなく、８個の１ビットデータと、入力された順
序を記憶し、入力された順序に基づいて８ビットのパラ
レルデータが出力できるものであればよい。 （２）実施の形態１、２、３では、シリアルパラレル変
換回路に入力されるシリアルデータは８の倍数分だけ有
効なものが連続し、この有効な連続したまとまりが断続
的に続くものである場合を前提としたが、この数に限定
されることはなく、出力するパラレルデータのビット数
の倍数であれば何でもよい。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明
に係るシリアルパラレル変換回路は、データ有効信号を
参照しながら、シリアルデータを取り込み、取り込んだ
データが所定ビット数分蓄積された時にパラレルデータ
として出力するシリアルパラレル変換回路であって、各
瞬時における前記データ有効信号が無効であるかどうか
を判断する無効判断手段と、前記無効判断手段により前
記データ有効信号が無効であると判断されると、それま
でに取り込んだシリアルデータを破棄するリセット手段
とを備えることを特徴とする。

【００４４】これにより、シリアルパラレル変換回路に
入力されるシリアルデータが所定数分だけ有効なものが
連続し、この有効な連続したまとまりが断続的に続くも
のである場合に、前記データ有効信号に瞬間的にノイズ
が混入しても、次の有効なシリアルデータの連続したま
とまりが入力された以後は、正常にパラレルデータを出
力することができるので、異常なパラレルデータの出力
を最小限に押さえることができる。

【００４５】また、前記シリアルパラレル変換回路はさ
らに、前記シリアルデータを蓄積したビット数をカウン
トする転送ビットカウンタを備え、前記転送ビットカウ
ンタが所定数をカウントするとパラレルデータを出力
し、前記リセット手段は、前記転送ビットカウンタを０
にすることによって前記のシリアルデータの破棄を行う
とすることもできる。

【００４６】これにより、従来のシリアルパラレル変換
回路に対し、前記データ有効信号を前記転送ビットカウ
ンタのリセット端子に入力するよう接続するのみで本発
明に係るシリアルパラレル変換回路が構成できるため、
本発明に係るシリアルパラレル変換回路の製造コストを
低減することができる。また、本発明に係るシリアルパ
ラレル変換回路は、データ有効信号を参照しながら、シ
リアルデータを取り込みｎビットのパラレルデータとし
て出力するシリアルパラレル変換回路であって、前記デ
ータ有効信号がｎクロック数分の期間連続して有効を示
したかどうかを判断する有効判断手段と、前記有効判断
手段が有効と判断したときのみ、それまでに取り込んだ
シリアルデータをパラレルデータとして出力する出力制
御手段を備えることを特徴とする。

【００４７】これによっても、シリアルパラレル変換回
路に入力されるシリアルデータが所定数分だけ有効なも
のが連続し、この有効な連続したまとまりが断続的に続
くものである場合に、前記データ有効信号に瞬間的にノ
イズが混入しても、次の有効なシリアルデータの連続し
たまとまりが入力された以後は、正常にパラレルデータ
を出力することができるので、異常なパラレルデータの
出力を最小限に押さえることができる。

【００４８】また、パラレルデータの出力の制御につい
てのみ前記データ有効信号による判断を要し、シリアル
データの入力に関しては前記データ有効信号が有効を示
していても無効を示していても同等に扱えるため、シリ
アルデータを蓄積するシフトレジスタ等への前記データ
有効信号の接続線が不要となり、回路を単純化すること
ができる。

【００４９】上述のように、本発明に係るシリアルパラ
レル変換回路は、ノイズ等による瞬間的な信号の乱れの
影響を最小限に押さえるものであり、デジタル放送受信
装置の信頼性向上のために多大な貢献をするものであ
る。

【図面の簡単な説明】

【図１】本発明に係るシリアルパラレル変換回路１４０
０の構成を示したブロック図である。

【図２】実施の形態１におけるシリアルパラレル変換の
処理の流れを示すフローチャートである。

【図３】本発明に係るシリアルパラレル変換回路２４０
０の構成を示したブロック図である。

【図４】本発明に係るシリアルパラレル変換回路３４０
０の構成を示したブロック図である。

【図５】従来のデジタル放送受信装置１００の構成を示
すブロック図である。

【図６】従来のシリアルパラレル変換回路１１１の構成
を示したブロック図である。

【図７】シリアルパラレル変換の処理の流れを示すフロ
ーチャートである。

【図８】転送クロック信号４０２、シリアルデータ４０
１、データ有効信号４０３、シフトレジスタ４０４に入
力されパラレル変換されるデータの変化を示すタイムチ
ャートである。

【符号の説明】

４０１ シリアルデータ ４０１ 本来シリアルデータ ４０２ 転送クロック信号 ４０３ データ有効信号 ４０４ シフトレジスタ ４０５ 転送ビットカウンタ ４０６ パラレルデータ １４００ シリアルパラレル変換回路 １４０１ シリアルデータ １４０２ 転送クロック信号 １４０３ データ有効信号 １４０４ シフトレジスタ １４０５ 転送ビットカウンタ １４０６ パラレルデータ １４０７ リセット部 ２４００ シリアルパラレル変換回路 ２４０１ シリアルデータ ２４０２ 転送クロック信号 ２４０３ データ有効信号 ２４０４ シフトレジスタ ２４０５ 転送ビットカウンタ ２４０６ パラレルデータ ２４０７ リセット部 ３４００ シリアルパラレル変換回路 ３４０１ シリアルデータ ３４０２ 転送クロック信号 ３４０３ データ有効信号 ３４０４ シフトレジスタ ３４０６ パラレルデータ ３４０８ シフトレジスタ ３４０９ ＡＮＤ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ有効信号を参照しながら、シリア
   ルデータを取り込み、取り込んだデータが所定ビット数
   分蓄積された時にパラレルデータとして出力するシリア
   ルパラレル変換回路であって、 各瞬時における前記データ有効信号が無効であるかどう
   かを判断する無効判断手段と、 前記無効判断手段により前記データ有効信号が無効であ
   ると判断されると、それまでに取り込んだシリアルデー
   タを破棄するリセット手段とを備えることを特徴とする
   シリアルパラレル変換回路。
2. 【請求項２】 前記シリアルパラレル変換回路はさら
   に、前記シリアルデータを蓄積したビット数をカウント
   する転送ビットカウンタを備え、 前記転送ビットカウンタが所定数をカウントするとパラ
   レルデータを出力し、 前記リセット手段は、前記転送ビットカウンタを０にす
   ることによって前記のシリアルデータの破棄を行うこと
   を特徴とする請求項１記載のシリアルパラレル変換回
   路。
3. 【請求項３】 データ有効信号を参照しながら、シリア
   ルデータを取り込みｎビットのパラレルデータとして出
   力するシリアルパラレル変換回路であって、 前記データ有効信号がｎクロック数分の期間連続して有
   効を示したかどうかを判断する有効判断手段と、 前記有効判断手段が有効と判断したときのみ、それまで
   に取り込んだシリアルデータをパラレルデータとして出
   力する出力制御手段を備えることを特徴とするシリアル
   パラレル変換回路。