KR100370442B1 - 매체오류코드를압축비디오신호의패킷에삽입하기위한방법및장치 - Google Patents

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Abstract

패킷 신호의 비디오 페이로드를 버퍼 메모리 공간(18)으로 전송하는 유형의 역전송 프로세서에 있어서, 각 패킷 페이로드보다 앞서 메모리(18)의 순차적인 제1 메모리 어드레스 위치에 매체 오류 코드를 기록하는 장치가 포함된다. 프로세서(101)는 현재의 패킷이 적절한 시퀀스로 발생하는지의 여부를 판별하기 위해 현재의 패킷을 조사한다. 패킷이 손실된 경우 순차적인 제1 메모리 어드레스 위치는 필요 없어진 매체 오류 코드를 제거하기 위해 패킷 페이로드에 의해 오버라이팅된다. 매체 오류 코드는 타이밍 장애를 일으키지 않고 패킷 페이로드 스트림에 삽입될 수 있다.

Description

매체 오류 코드를 압축 비디오 신호의 패킷에 삽입하기 위한 방법 및 장치{MEDIA ERROR CODE GENERATIONS FOR A INVERSE TRANSPORT PROCESSOR}
본 발명은 압축형 비디오 신호의 패킷에 매체 오류 코드를 삽입하여 소정 상태로 리세팅되도록 비디오 신호 압축 해제 장치(decompressor)를 변경하기 위한 방법 및 장치에 관한 것이다.
예컨대, 미국 특허 제5,168,356호에는 오류 정정의 측정값이 포함된 각각의 패킷으로 패킷 압축형 비디오 신호를 전송하는 것의 장점이 개시되어 있다. 전송된 패킷 압축형 비디오 신호를 압축 해제하도록 설계된 텔레비젼 수신 장치는 전송 패킷의 전체 시퀀스를 수신하지 못할 수 있다. 수신된 신호에 있어서 패킷의 부재시에, 손실 패킷에 대한 매체 오류 코드를 신호 스트림에 삽입하는 것이 미국 특허 제5,289,276호에 개시되어 있으며, 이 매체 오류 코드는 압축 해제 장치가 압축 해제를 신뢰성 있게 계속할 수 있는 소정 신호 진입점(entry point)에서 압축 해제 회로를 리세팅되게 조절할 것이다.
적어도 HDTV(high definition television) 신호에 대해 역 패킷화 처리(inverse packeting process)를 수행하는 장치는 비교적 높은 데이타율의 HDTV 신호를 처리하기 위해 대단히 고속으로 동작해야만 한다. 본 발명의 발명자는 역패킷 프로세서의 설계에 있어 전송시에 손실된 특정 패킷을 검출한 후에 매체 오류 코드를 삽입하도록 장치를 배치하는 것이 극히 어렵다는 것을 알았다. 본 발명은 단순한 역 패킷 처리에 관련된 제약 이상의 어떤 타이밍 제약을 초래하지 않고 복잡하지 않은 방법으로 매체 오류 코드의 삽입에 대한 문제점을 해결한다.
본 발명은 각 패킷의 비디오 페이로드(video payload)를 버퍼 메모리 공간으로 전송하는 유형의 역전송 프로세서에서 프로세서가 손실 패킷을 검사하는 동안 각 패킷 페이로드 앞에서 순차적인 제1 메모리 어드레스 위치에 매체 오류 코드를 기입하기 위한 장치이다. 패킷이 손실되면, 페이로드는 후속의 순차적인 어드레스 위치로 메모리에 기입된다. 패킷의 손실이 없다면, 순차적인 제1 메모리 어드레스 위치는 필요 없어진 매체 오류 코드가 제거되도록 패킷 페이로드에 의해 단순히 오버라이팅(overwriting)된다.
본 발명은 수신된 패킷 데이타의 무결성을 판결하는데 유용한 추가 데이타와 신호 페이로드를 갖는 패킷을 포함한 패킷화된 데이타를 수신하여 압축 해제하고, 각 페이로드가 순차적으로 저장되며 데이타 손실이 검출된 경우 패킷 페이로드보다 앞서 매체 오류 코드가 삽입되는 메모리를 포함하는 시스템에서 매체 오류 코드를 삽입하는 방법으로서, 패킷 페이로드의 발생전에 차례로 M+1 내지 M+N(여기서, M과 N은 정수이며, N은 매체 오류 코드를 저장하는데 필요한 어드레스 위치의 수)의 메모리 어드레스 위치로 상기 메모리에 매체 오류 코드를 저장하는 단계와; 페이로드의 발생시에 데이타 손실이 검출되었다면, M+N+1 내지 M+N+K(여기서, K는 각 페이로드를 저장하는데 필요한 메모리 어드레스 위치의 수)의 추가 연속 메모리 위치로 상기 메모리에 상기 패킷 페이로드를 저장하는 단계와; 페이로드의 발생시에 데이타 손실이 검출되지 않았다면, M+1 내지 M+K의 메모리 위치로 상기 메모리에 상기 패킷 페이로드를 저장시킴으로써 상기 매체 오류 코드를 오버라이팅하는 단계를 포함한다.
본 발명은 도면을 참고하여 설명될 것이다.
제1도는 복수의 상이한 텔레비젼 프로그램이나 대화식 텔레비젼 프로그램의 성분인 신호 패킷을 나타내는 박스 문자열(string)로 구성된 신호 스트림을 도시하고 있다. 이 프로그램 성분은 압축형 데이타의 형태가 될 것이며 각 이미지에 대한 비디오 데이타 양은 가변적이다. 패킷은 고정 길이를 갖는다. 동일한 첨자를 갖는 문자로 지정되는 패킷은 단일 프로그램의 성분을 나타낸다. 예를 들어, Vi, Ai, Di는 비디오, 오디오 및 데이타 패킷을 표시하고, V1, A1, D1로 지정된 패킷은 프로그램 1에 대한 비디오, 오디오 및 데이타를 표시하고, V3, A31, A32, D3은 프로그램 3의 비디오, 오디오 1, 오디오 2 및 데이타 성분을 표시한다. 패킷 문자열의 상위 라인에서, 특정 프로그램의 각 성분은 서로 그룹화된다(grouped). 그러나, 패킷 문자열의 중앙부에 도시된 패킷 시퀀스에 의해 도시되는 바와 같이 동일 프로그램에서 패킷이 그룹화될 필요는 없다. 또한, 각 성분의 발생 시퀀스에 대한 특정 순서도 없다.
제2도에 도시된 바와 같이, 각 패킷은 접두부(prefix) 및 페이로드를 포함하도록 구성된다. 본 실시예의 접두부는 5개의 필드, 즉 4개의 1비트 필드(P, BB, CF, CS)와 1개의 12비트 필드(SCID)로 구성된 2개의 8비트 바이트를 포함한다. 여기서 SCID 필드는 신호 성분 식별자이다. CF 필드는 패킷의 페이로드가 스크램블되었는지의 여부를 나타내기 위한 플러그를 포함하며, CS 필드는 2개의 선택적인 언스크램블링키(unscrambling key) 중 어느 것이 스크램블링된 패킷을 언스크램블링하기 위해 사용되는지를 나타내는 플래그를 포함한다. 모든 패킷의 접두부는 패킷을 정렬시키므로 각 필드의 위치가 용이하게 식별될 수 있다.
모든 페이로드 내부에서 헤더는 프로그램 성분 특성인 연속성 카운트(CC), 모듈로 16 및 TOGGLE 플래그 비트를 포함한다. 연속성 카운트는 동일 프로그램 성분의 순차적인 패킷의 단순한 연속적인 넘버링이다. 비디오 성분 패킷에서의 TOGGLE 플래그 비트는 화상 계층 헤더의 발생시에, 즉 새로운 프레임의 개시점에서 논리 레벨을 변화시키거나 토글링되는 1비트 신호이다.
제3도는 디지털 텔레비젼 수신 장치의 패킷 검출기/선택기를 블록 형태로 도시하고 있다. 신호는 안테나(10)에 의해 검출되며, 수신된 신호의 특정 주파수 대역을 추출하여 기저 대역의 압축형 신호를 이진 포맷으로 제공하는 튜너 검출기(11)에 제공된다. 주파수 대역은 종래 방법으로 마이크로프로세서(19)를 통해 사용자에 의해 선택된다. 통상적으로 방송 디지털 신호는 예를 들어 리드-솔로몬(Reed-Solomon) FEC(forward error correcting) 코딩을 이용하여, 오류 인코딩될 것이다. 따라서, 기저 대역 신호는 FEC 디코더(12)에 인가될 것이다, FEC 디코더(12)는 수신된 비디오를 동기화하고 제1도에 도시된 유형의 신호 패킷의 스트림을 제공한다. FEC 디코더(12)는 규칙적인 간격으로 또는 예컨대 메모리 콘트롤러(17)에 의한 요구에 따라 패킷을 제공할 것이다. 패킷 프레이밍 신호 또는 패킷 동기화 신호 중 어느 한 신호가 FEC 회로에 의해 제공되며, 이 신호는 각각의 패킷 정보가 FEC(12)로부터 전송되는 횟수를 나타낸다.
검출된 주파수 대역은 복수의 시분할 다중 프로그램을 패킷 형태로 포함할수 있다. 단일 프로그램에서 패킷만이 추가 회로 구성 요소에 통과되어야만 유용할 것이다. 본 실시예에 있어서는, 사용자는 어느 패킷을 선택해야 할 것인가에 대한 지식이 없다라고 가정한다. 이 정보는 프로그램 가이드에 포함되어 있으며, 그 자체는 SCID를 통하여 프로그램 신호 성분과 서로 관계를 맺는 데이타로만으로 구성된 프로그램이다. 프로그램 가이드는 각각 프로그램의 오디오, 비디오 및 데이타 성분에 대한 SCID로 이루어진 각각의 프로그램용 목록이다. 프로그램 가이드(제1도의 패킷 D4)는 고정형 SCID가 할당된다. 수신 장치에 전원이 인가된 경우, 마이크로프로세서(19)는 프로그램 가이드와 관련된 SCID를 유사한 프로그래밍 가능 SCID 레지스터단(13) 중 한 레지스터로 로딩하도록 프로그래밍된다. FEC(12)로부터의 각각 검출된 신호 패킷에서 접두부의 SCID 필드는 추가 SCID 레지스터(14)에 연속적으로 로딩된다. 프로그래밍 가능 레지스터 및 수신된 SCID 레지스터는 비교기 회로(15)의 각 입력 포트에 결합되고, 수신된 SCID는 프로그램 가이드 SCID와 비교된다. 패킷 SCID와 프로그램 가이드 SCID이 정합하면, 비교기(15)는 메모리 콘트롤러(17)를 조절하여 마이크로프로세서에 의해 쓰이도록 이 패킷을 메모리(18)의 소정위치에 전송한다. 수신된 SCID가 프로그램 가이드 SCID와 정합하지 않는 경우, 해당 패킷은 단순히 덤프된다(dumped).
마이크로프로세서는 인터페이스(20)를 통하여 사용자로부터 프로그래밍 명령을 대기한다. 상기 인터페이스가 컴퓨터 키보드로서 도시되어 있지만, 종래의 리모트 콘트롤러 또는 수상기 전면 패널 스위치일 수 있다. 사용자는 채널 4(자국 언어의 아날로그 TV 시스템)에 제공된 프로그램을 시청하기를 원할 수도 있다. 마이크로프로세서(19)는 채널 4 프로그램 성분의 각 SCID에 대해 메모리(18)에 로딩된 프로그램 가이드 리스트를 검색하여, 이러한 SCID를 대응하는 성분 신호 처리 경로와 관련된 레지스터단(13)의 프로그래밍가능 레지스터 중 각각 별개의 레지스터에 로딩하도록 프로그래밍된다.
원하는 프로그램을 위해 수신된 오디오, 비디오 또는 데이타 프로그램 성분의 패킷은 결국 오디오(23), 비디오(22) 또는 보조 데이타(21, 24) 신호 프로세서로 각각 전송되어야만 한다. 제3도의 예시적인 시스템은 먼저 각 패킷을 메모리(18)의 소정 메모리 위치로 전송한다. 그리고 나서, 각 프로세서(21∼24)는 메모리(18)로부터 성분 패킷을 요청한다. 신호 성분이 압축되는 것과, 압축 해제 장치가 연속성을 근거하여 입력 데이타를 필요로 하지 않다는 것을 알 수 있다. 메모리를 통한 성분 전송은 원하는 신호 유입 제어(throttling)를 측정한다.
오디오, 비디오 및 데이타 패킷이 소정 메모리 위치에 로딩되어 신호 프로세서는 성분 데이타에 대한 용이한 액세스가 가능하다. 적합한 패킷이 적합한 메모리 영역에 로딩되게 하기 위해, 각 SCID 비교기는 이러한 메모리 영역과 결합되어야 한다. 이러한 결합은 메모리 콘트롤러(17)에서 하드웨어적으로 구현되거나 프로그램적으로 가능할 수 있다. 메모리 콘트롤러에서 하드웨어적으로 구현될 경우, 프로그래밍 가능 레지스터 중 특정 레지스터에는 항상 오디오, 비디오 및 데이타 SCID가 개별적으로 할당될 것이다. 프로그램적으로 가능한 경우, 오디오, 비디오 및 데이타 SCID는 임의의 프로그래밍가능 레지스터에 로딩될 수 있으며, 각각의 SCID가 프로그래밍가능 레지스터에 로딩될 때 적절한 결합이 메모리 콘트롤러(17)에 프로그래밍된다.
정상 상태에서, 프로그램 SCID가 프로그래밍가능 레지스터(13)에 저장된 후에, 수신된 신호 패킷의 SCID는 프로그래밍가능 SCID 레지스터의 모든 SCID와 비교된다. 저장된 오디오, 비디오 및 데이타 SCID 중 어느 하나와 정합이 이루어진다면, 대응하는 패킷 페이로드가 오디오, 비디오 또는 데이타 메모리에 각각 저장될 것이다.
각각의 신호 패킷은 FEC(12)로부터 신호 해독기(16)를 경유하여 메모리 콘트롤러(17)에 결합된다. 오직 신호 페이로드만이 스크램블된다. 패킷이 디스크램블되어야 하는지의 여부는 패킷 접두부의 CF 플래그에 의해 판별되고, 어떻게 디스크램블될 것인지의 여부는 CS 플래그에 의해 결정된다. 각 패킷에 대해 SCID 정합이 없다면 해독기는 어떠한 데이타도 통과시키지 못할 것이다. 선택적으로, 패킷에 대한 SCID 정합이 없는 경우에도 해독기는 최종 세팅에 따라 해독하게 될 수도 있으며, 메모리 기입 제어는 디스에이블되어 각 패킷을 덤프한다.
제4도는 제3도에 도시된 메모리 콘트롤러(17)용으로 사용될 수 있는 장치를 도시한다. 각 프로그램 성분은 메모리(18)의 상이한 연속 블록에 저장된다. 또한 마이크로프로세서(19)나 스마트카드(도시 생략)에 의해 발생된 데이터와 같은 다른 데이타가 메모리(18)에 저장될 수도 있다.
어드레스는 멀티플렉서(105)에 의해 메모리(18)에 인가되며 입력 데이타는 멀티플렉서(99)에 의해 메모리(18)에 인가된다. 메모리 관리 회로의 출력 데이타는 추가 멀티플렉서(104)에 의해 신호 프로세서에 제공된다. 멀티플렉서(104)에 의해제공된 출력 데이타는 마이크로프로세서(19) 또는 메모리(18)로부터 도출되거나 멀티플렉서(99)로부터 직접 도출된다. 프로그램 데이타는 표준 화상 해상도 및 화질일 것이며 특정 데이타율로 발생할 것이다. 한편 본 수신 장치에 의해 제공될 수 있는 HDTV 신호는 매우 높은 데이터율로 발생한다. 실제로 FEC에 의해 제공된 모든 데이타는 멀티플렉서(99)를 통해 메모리(18)로 전송될 것이다. 그러나, 더 높은 데이타율의 HDTV 신호는 멀티플렉서(104)에 직접 전송될 것이다. 데이타는 해독기(16), 스마트카드 회로, 마이크로프로세서(19) 및 매체 오류 코드 소스(100)에서 멀티플렉서(99)로 제공된다. 본 명세서에 사용된 "매체 오류 코드"라는 용어는 개시 코드와 같은 소정의 코드워드를 검출할 때까지 처리를 보류한 후, 예컨대 개시코드에 따라 처리를 재개하도록 각 신호 프로세서(압축 해제 장치)를 조정하기 위해 데이타 스트림에 삽입되는 특별한 코드 워드를 의미한다.
메모리 어드레스는 프로그램 어드레싱 회로(79∼97), 마이크로프로세서(19), 스마트카드 장치(도시 생략) 및 가능하면 기타 보조 장치로부터 멀티플렉서(105)로 제공된다. 임의의 특정 시간 주기에서의 특정 어드레스 선택은 직접 메모리 액세스(DMA: direct memory access) 회로(98)에 의해 제어된다. 각각의 신호 프로세서로부터의 SCID 제어 신호 및 "요청된 데이타" 신호가 DMA(98)에 제공되며, 이에 응답하여 메모리 액세스 경쟁(contention)이 중재된다. DMA(98)는 서비스 포인터 콘트롤러(93)와 협력하여 각각의 프로그램 신호 성분에 대한 적절한 판독 또는 기입 어드레스를 제공한다.
각종 신호 성분 메모리 블록에 대한 각각의 어드레스는 4개 프로그램 성분또는 서비스 포인터 레지스터 그룹(83, 87, 88 및 92)에 의해 생성된다. 각 신호성분이 저장되는 메모리의 각 블록에 대한 개시 포인터는 각각의 신호 성분 레지스터(87)에 포함된다. 개시 포인터는 고정된 값일 수 있거나 혹은 종래의 메모리 관리 방법에 의해 마이크로프로세서(19)에서 계산될 수 있다.
각 블록의 최종 어드레스 포인터는 각각의 포턴셜 프로그램(potential program) 성분에 대해 1개씩으로 서비스 레지스터(88)단에 기억된다. 개시 어드레스와 마찬가지로, 종료 어드레스도 고정된 값일 수 있거나 또는 마이크로프로세서(19)에 의해 제공된 계산값일 수 있다. 개시 및 종료 포인터에 계산된 값을 사용하면 더 적은 메모리로 시스템을 더 유용하게 사용할 수 있으므로 바람직하다.
메모리 기입 포인터 또는 헤드 포인터는 가산기(80) 및 서비스 헤드 레지스터(83)에 의해 생성된다. 각각의 포텐셜 프로그램 성분에 대해 서비스 헤드 레지스터가 존재한다. 기입 또는 헤드 포인터 값은 레지스터(83)에 기억되고 메모리 기입 사이클 동안 어드레스 멀티플렉서(105)에 제공된다. 헤드 포인터 또한 가산기(80)에 제공되어 여기서 1 단위씩 증가되며, 증가된 포인터는 다음 기입 사이클을 위해 적절한 레지스터(83)에 기억된다. 현재 서비스되는 적합한 프로그램 성분을 위하여 서비스 포인터 콘트롤러(93)에 의해 레지스터(83)가 선택된다.
본 실시예에서는, 개시 및 종료 포인터를 16비트 포인터라고 가정한다. 레지스터(83)는 16비트 기입 또는 헤드 포인터를 제공한다. 한편, 메모리(18)는 18비트 어드레스를 갖는다. 18비트 기입 어드레스는 조합된 18비트 기입 어드레스의 최상위 비트 위치에 개시 포인터 비트가 있도록 개시 포인터의 2개의 최상위 비트를 16비트 헤드 포인터에 연결시킴으로써 형성된다. 개시 포인터는 각각의 레지스터(87)에 의해 서비스 포인터 콘트롤러(93)에 제공된다. 서비스 포인터 콘트롤러는 레지스터(87)에 저장된 개시 포인터로부터 상위 개시 포인터를 분석하여 이 비트를 16비트 헤드 포인터 버스에 연계시킨다. 이것은 버스(96)가 멀티플렉서(85)를 빠져나오는 헤드 포인터 버스와 결합하는 것으로 도시된다.
마찬가지로, 메모리 판독 포인터 또는 테일(tail) 포인터는 가산기(97)와 서비스 테일 레지스터(92)에 의해 생성된다. 각 포텐셜 프로그램 성분의 서비스 테일 레지스터가 존재한다. 판독 또는 테일 포인터 값은 레지스터(92)에 기억되며 메모리 판독 사이클동안 어드레스 멀티플렉서(105)에 제공된다. 테일 포인터 또한 가산기(79)에 제공되어 여기서 1 단위씩 증가되며, 증가된 포인터는 다음 판독 사이클을 위해 적절한 레지스터(92)에 기억된다. 레지스터(92)는 현재 서비스되고 있는 적합한 프로그램 성분을 위해 서비스 포인트 콘트롤러(93)에 의해 선택된다.
레지스터(92)는 16 비트 테일 포인터를 제공한다. 18비트 판독 어드레스는 개시 포인터의 2개의 최상위 비트를 16 비트 테일 포인터에 연결시킴으로써 형성되며 연결된 18 비트 기입 어드레스의 최상위 비트 위치에 개시 포인터 비트가 위치된다. 서비스 포인터 콘트롤러는 레지스터(87)에 저장된 개시 포인터로부터 최상위 개시 포인터 비트를 분석하여, 이 비트를 16비트 테일 포인터 버스에 연계시킨다. 이것은 버스(94)가 멀티플렉서(90)를 빠져 나오는 테일 포인터 버스와 결합하는 것으로 도시된다.
데이타는 계산된 어드레스로 메모리(18)에 저장된다. 데이타 바이트를 저장한 후에 헤드 포인터는 1 단위씩 증가되어 이 프로그램 성분의 종료 포인터와 비교되며, 이들이 동일하다면 헤드 포인터의 상위 비트는 개시 포인터의 하위 14 비트로 대체되고, 어드레스의 헤드 포인터부의 하위 2 비트 위치에 0이 배치된다. 이 동작은 서비스 포인터 콘트롤러(93)에서 멀티플렉서(85)로부터의 헤드 포인터 버스까지를 나타내는 화살표(97)에 의해 예시되어 있다. 개시 포인터 비트의 하위 14비트를 이용함으로써 헤드 포인터 비트를 무효화할 수 있을 것이다. 이 1 기입 사이클 동안 헤드 포인터 비트를 어드레스의 하위 개시 포인터 비트로 대체함으로써 메모리는 상위 2개의 개시 포인터 비트에 의해 지정된 메모리 블록을 통하여 스크롤할 수 있으므로, 블록내의 고유 메모리 위치에서의 각 패킷의 개시점에 기입 어드레스를 재프로그래밍하는 것을 피할 수 있다.
헤드 포인터가 테일 포인터[메모리(18)로부터 데이타를 어디에서 판독해야 할 위치를 나타내는데 사용됨]와 항상 동일하다면, 마이크로프로세서의 인터럽트부에 신호가 전송되어 헤드 테일 폭주(crash)가 발생되었다는 것을 알려준다. 이 프로그램 채널로부터 메모리(18)에 대한 추가 기입은 마이크로프로세서가 채널을 다시 인에이블할 때까지 디스에이블된다. 이러한 경우는 매우 드물며 정상 동작시에 발생해서는 안 된다.
데이타는 가산기(79) 및 레지스터(92)에 의해 계산된 어드레스에서 각 신호 프로세서의 요청에 따라 메모리(18)로부터 검색된다. 저장된 데이타의 바이트를 판독한 후에, 테일 포인터는 1 단위씩 증가되어 서비스 포인터 콘트롤러(93)에서 이논리 채널에 대한 종료 포인터에 비교된다. 테일 및 종료 포인터가 동일하면, 테일 포인터의 상위 비트는 개시 포인터의 하위 14비트로 대체되며 어드레스의 테일 포인터부의 하위 2 비트 위치에 0이 배치된다. 이것은 콘트롤러(93)로부터 출발하여 멀티플렉서(90)에서 테일 포인터 버스까지를 나타내는 화살표(95)에 의해 예시된다. 테일 포인터가 헤드 포인터와 동일하다면, 각 메모리 블록은 공백으로 한정되며 추가 데이타가 FEC로부터 상기 프로그램 채널에 대해 수신될 때까지 관련 신호 프로세서에 전송되는 추가 데이타는 없을 것이다. 적절한 멀티플렉싱이나 3상 상호접속(three state interconnect)에 의해 각각의 기입 또는 판독 어드레스의 헤드 포인터부나 테일 포인터부를 개시 포인터의 하위 14 비트로 실제 대체할 수 있다.
디지털 신호 처리의 기술 분야에 능숙한 사람은 상술한 바대로 사용된 메모리와 어드레싱 회로의 조합이 랜덤 액세스 메모리(18)를 조절하여 복수의 선입 선출 메모리(FIFO)로서 동작하게 한다는 것을 이해할 수 있을 것이다.
메모리 판독/기입 제어는 서비스 포인터 콘트롤러(93) 및 직접 메모리 액세스(DMA)(94)에 의해 수행된다. DMA는 판독 및 기입 사이클을 스케쥴링하도록 프로그램된다. 스케줄링은 FEC(12)가 메모리에 기입될 데이타를 제공하고 있는지의 여부에 좌우된다. FEC 데이터 기입 동작은 입력 신호 성분 데이터가 손실되는 것이 없도록 우선된다. 제4도에 도시된 예시적인 장치에 있어서, 메모리를 액세스할 수 있는 4가지 유형의 장치가 있다. 이들은 스마트카드(도시 생략), FEC(12)[더 엄밀하게는 해독기(16)], 마이크로프로세서(19)를 비롯하여, 오디오 프로세서와 비디오 프로세서 같은 응용 장치이다. 메모리 경쟁은 다음 방법으로 처리된다. DMA는 상기나열된 각종 처리 장치로부터 데이타 요청에 응답하여 메모리 액세스를 다음과 같이 할당한다. 메모리에 대한 액세스는 1 바이트의 데이타가 메모리(18)에서 판독되거나 기입되는 동안인 95ns 시간 슬롯에 제공된다. 데이타를 제공하는 FEC(FEC Providing Data) 또는 데이타를 제공하지 않는 FEC(FEC Not Providing Data)로 정의된 2가지 주요 모드의 액세스 할당이 있다. 이러한 모드 각각의 경우에, 시간 슬롯은 다음과 같이 할당되며 최대 FEC 데이타율을 5 Mbytes/second로 가정하거나 한 바이트당 약 200 nS로 가정한다.
데이타를 제공하는 FEC
1) FEC 데이타 기입
2) 응용 장치 판독 / 마이크로프로세서 판독/기입
3) FEC 데이타 기입
4) 마이크로프로세서 판독/기입
데이타를 제공하지 않는 FEC
1) 스마트카드 판독/기입
2) 응용 장치 판독 / 마이크로프로세서 판독/기입
3) 스마트카드 판독/기입
4) 마이크로프로세서 판독/기입
FEC 데이타 기입은 연기될 수 없기 때문에, FEC(즉, 보다 정확하게는 해독기)는 데이타를 제공할 때의 각 200ns 구간 동안에 메모리 액세스가 보장되어야만 한다. 다른 시간 슬롯은 응용 장치 및 마이크로프로세서에 의해 공유된다. 요청하는 장치가 이용할 수 있는 데이타가 없는 경우, 마이크로프로세서에게 응용 시간 슬롯의 사용이 제공된다.
콘트롤러(93)는 SCID 검출기와 소통하여 각각의 개시, 헤드 및 종료 포인터 레지스터 중 어느 것이 메모리 기입 동작을 액세스하는지를 판별한다, 콘트롤러(93)는 DMA와 소통하여 개시, 종료 및 테일 레지스터 중 어느 것이 메모리 판독 동작을 액세스하는지를 판별한다. DMA(98)는 멀티플렉서(99, 104, 105)에 의해 해당 어드레스 및 데이타의 선택을 제어한다.
상술한 바와 같이, 본 장치는 패킷이 손실된 경우 특정 신호 진입점이 데이타 스트림에 발생할 때까지 비디오 신호 압축 해제 장치가 압축 해제를 보류하도록 비디오 성분 신호 스트림내에 매체 오류 코드를 삽입하는데 유용하다. 다음 진입점이 발생하는 장소와 어느 비디오 패킷에서 다음 진입점이 발생하지를 예측하기는 쉽지 않다. 가능한 빨리 다음 진입점을 발견하기 위해, 패킷 손실이 검출된 후에 제1 비디오 패킷의 개시점에 매체 오류 코드를 포함하는 것이 필요하다. 제4도의 회로는 모든 비디오 패킷의 개시점에 매체 오류 코드를 위치시키며, 선행 패킷의 손실이 없다면 각 패킷의 매체 오류 코드를 제거한다. 매체 오류 코드는 해독기로부터 도착하는 비디오 페이로드에 앞서 M 기록 사이클 동안에 메모리(18)에 기입됨으로써 현재 비디오 패킷 페이로드용으로 예약된 제1 M 메모리 어드레스 위치에 삽입된다. 멀티플렉서(99)는 소스(100)에서 메모리(18) I/O로 매체 오류 코드를 인가하도록 DMA(98)에 의해 조정된다. M은 매체 오류 코드를 저장하는데 필요한 정수개의 메모리 위치이다. 메모리가 8비트 바이트를 저장하고 매체 오류 코드가 32 비트이면 M은 4일 것이다.
매체 오류 코드를 메모리에 로딩하기 위한 어드레스는 멀티플렉서(82, 85)를 통해 각 비디오 성분 서비스 레지스터(83)에 의해 제공된다. 매체 오류 코드가 로딩되지 않을 경우 비디오 성분 데이타가 로딩될 수도 있는 메모리 위치에 매체 오류 코드를 로딩하기 위해 포인터 레지스터(83)로부터 제공된 제1 M 어드레스는 비디오 헤드 포인터에 의해 발생될 수도 있는 다음의 M 순차 어드레스가 된다. 상기 동일 어드레스가 M단 지연 장치(84)에 결합되므로 매체 오류 코드의 최종 바이트가 메모리(18)에 저장된 후 즉시 제1의 M 어드레스가 지연 장치(84)의 출력시에 사용가능하다.
메모리내로의 매체 오류 코드의 로딩 타이밍은 손실 패킷의 판별과 일치한다. 패킷 손실이 판별되는 동안 매체 오류 코드를 로딩함으로써 신호 흐름 처리에 대한 추가 타이밍 제한이 발생하지 않는다. 패킷 오류 또는 손실 검출은 현패킷의 CC 및 HD 데이타에 응답하는 오류 검출기(101)에 의해 수행된다. 검출기(101)는 현 패킷의 연속성 카운트 CC를 조사하여 이전 패킷의 CC와 1 단위만큼 상이한 지의 여부를 판별한다. 또한 현패킷의 TOGGLE 비트가 조사되어 이전 패킷의 TOGGLE 비트와 상이한 상태를 나타내는지의 여부를 판별한다. 이러한 상태의 어느 것도 충족되지 못한다면, 패킷 오류가 발생된 것이고, 매체 오류 코드는 비디오 압축 해제 장치를 리세팅하기 위해 현패킷용 메모리에 유지될 것이다. 패킷 손실을 판정하는 양호한 기준은 상기 두 상태가 모두 충족되지 않는 경우이다.
패킷 손실이 검출된다면, 현패킷의 비디오 성분은 다음번, 즉 (M+A)번째 어드레스 위치에서 시작하여 메모리(18)에 기억된다. 이것은 적합한 레지스터(83)로부터 지연되지 않은 헤드 포인터를 계속 통과시키도록 멀티플렉서(85)를 조정함으로써 달성된다. 선택적으로, 패킷 손실이 검출되지 않는다면, 현패킷의 비디오 성분의 첫번째 M 바이트는 매체 오류 코드가 바로 앞에 저장된 메모리 위치에 저장된다. 이것은 서비스 포인터 컨트롤러가 멀티플렉서(85)로 하여금 M 기입 사이클동안 지연 장치(84)로부터의 지연 헤드 포인터를 통과시키도록 조정함으로써 달성된다. M 기입 사이클의 종료시에, 서비스 포인터 콘트롤러(93)는 지연되지 않은 헤드 포인터를 재차 통과시키도록 멀티플렉서를 조정할 것이다. 멀티플렉서가 지연되지 않은 포인터로 복귀 스위칭하는 경우, 다음의 지연되지 않은 포인터는 M+1번째 어드레스에 대응할 것이다.
임의의 수신 장치에 대한 특정 설계에 따라, 각각의 신호 전송 패킷이 손실될 경우 매체 오류 코드를 다른 신호 성분 패킷에 포함시키는 것이 이로울 수도 있고 이롭지 않을 수도 있다. 또한 상이한 신호 성분 포맷 또는 압축 처리에 대해 다른 매체 오류 코드를 이용하는 것이 이로울 수도 있다. 따라서 하나 이상의 매체 오류 코드 소스가 요구될 것이다. 매체 오류 코드의 수 및/또는 유형에 상관없이, 모든 패킷에 매체 오류 코드를 포함시킨 후 이 매체 오류 코드가 실제로 필요하지 않으면 오버라이팅하는 전술한 방법은 코드 삽입의 문제점에 대한 매우 이로운 해결책이다.
제5도는 손실 패킷을 검출하기 위한 회로를 도시한다. 하드웨어 장치는 그러나 메모리 관리 장치를 제어하기도 하는 마이크로프로세서 내에서 소프트웨어적으로 실현될 수도 있다. 제5도에서, 타이밍 회로(201)는 FEC와 바이트 클록에 의해 제공된 패킷 프레이밍 펄스에 응답하여, 현패킷의 제3 바이트가 해독기에서 사용가능한 기간 동안 상승 전이(positive going transition)를 발생한다. 이 상승 전이는 바이트 레지스터(205) 중 SCID 검출기 제어 신호에 의해 선택된 하나의 바이트 레지스터내에 제3 데이타 바이트를 로딩한다. 레지스터(205)에 로딩된 바이트는 패킷 서비스 헤더에 연속성 카운트 비트 CC 및 TOGGLE 비트를 포함한다. 비교기(206A, 206B)에서는 레지스터(205)에 로딩된 CC 비트 및 TOGGLE 비트와 SCID 검출기 제어 신호에 의해 선택된 레지스터(202) 중 적합한 레지스터의 유사 비트를 비교한다. 비교기(206A, 206B)의 출력단은 부정합(mismatch)의 경우에 이들 신호의 상태에 응답하여 소정의 복구 작용을 유효하게 하는 메모리 콘트롤러(17)에 접속된다.
레지스터(202)의 값은 다음과 같이 발생된다. 동일 신호 성분의 연속 패킷의 연속성 카운트 CC는 각 연속 패킷에 대해 1 단위씩 증가하므로, 각각의 순차적인 CC값은 이전값보다 1 단위 크다. 현패킷의 CC는 가산기(203)의 입력단에 접속되고 다음의 예상된 성분의 CC값과 동일한 값이 되도록 여기서 1 단위씩 증가된다. 가산기(203)로부터의 증가된 값은 다음 페이로드의 CC 비교용의 수신 SCID에 따라 어드레스된 레지스터(202)에 기억된다.
한편, 비디오 성분에 대한 TOGGLE 비트는 프레임의 모든 패킷에 대해 동일하며, 화상 계층 헤더를 포함한 패킷의 상태를 변경한다. 각각의 연속 TOGGLE 비트는 변동없이 적합한 레지스터(202)에 저장된다.
현패킷의 종료시에, 타이밍 회로(201)는 현패킷에서 증가된 CC값과 현패킷의 TOGGLE 비트가 적절한 레지스터(202)에 저장되도록 레지스터(202)를 상태 조정하는 펄스를 발생한다. 이러한 CC 및 TOGGLE 비트값은 동일 신호 성분의 다음 패킷에서 예상된 CC 및 TOGGLE 비트값과 일치한다.
메모리 콘트롤러는 CC 부정합 검출을 위해 비교기(206A)의 출력을 모니터한다. CC값에 부정합이 검출된 경우, TOGGLE 부정합에 대해 비교기(206B)의 출력이 조사된다. CC 및 TOGGLE 양쪽 값 모두에 부정합이 발생했다면, 제1 모드의 복구 동작이 개시된다. CC값에서만 부정합이 검출된다면 제2 모드의 복구 동작이 개시된다. 제1 모드에서는 전송 프로세서가 화상 계층 헤더를 포함하는 다음 발생 패킷을 탐색한다. 이 패킷은 데이타의 다음 프레임의 개시점에 존재하거나, 용장 화상 계층 헤더 데이타를 포함하도록 구성된 패킷일 수도 있다. 이러한 예가 미국 특허 제5,289,276호에 개시되어 있다. 프로세서는 화상 계층 헤더를 포함한 제1 패킷으로 개시하여 비디오 성분 데이타의 메모리(18) 통과를 재개한다.
제2 모드에서, 덜 심한 데이타 손실이 발생된다고 가정되어 프레임 경계상의 처리를 리세팅할 필요는 없다. 오히려 처리는 슬라이스 경계(Slice Boundary)에 대해 리세팅된다. 슬라이스에 대한 정의에 관해서는GENERIC CODING OF MOVING PICTURES AND ASSOCIATED AUDIO, Recommedation H.262, ISO/IEC 13818-2 Committee Draft(국제 표준화 기구)에 언급되어 있다. 슬라이스 경계에 대한 리세팅은 MPCG 개시 코드를 포함하는 다음 패킷이 발생 때까지 시스템으로 하여금 메모리(18)에 대한 추가 비디오 성분 데이타를 통과시키지 않도록 함으로써 개시된다.
화상 계층 헤더 또는 슬라이스 개시 코드가 포함된 패킷은 프로그램가능 정합 필터(09)를 통해 검출된다. 정합 필터(09)는 각각의 부정합을 나타내는 비교기(206A, 206B)의 하나 또는 모두에 응답하여 하나 또는 다른 화상 계층이나 슬라이스 계층 개시 코드를 포함한 패킷을 검출하도록 메모리 콘트롤러(17)에 의해 제어된다.
TOGGLE 비트가 이러한 패킷에서 변하기 때문에 화상 계층 헤더를 포함한 각 패킷에서 비교기(206A)는 잘못된 부정합을 발생할 것이라는 점에 주목해야만 한다. 이것은 그다지 중요하지 않다. CC도 부정합된 경우에 TOGGLE 비트의 부정합만이 처리되고, 그리고 나서 화상 계층 헤더를 포함한 패킷을 리세팅하도록 시스템을 제어하는 효과를 갖는다. 잘못된 TOGGLE 비트 부정합의 존재 여부에 상관없이 화상 계층 헤더를 포함한 패킷에 대한 CC 부정합이 존재한다면 이러한 동작이 반드시 요구될 것이다.
제1도는 시분할 다중 패킷 텔레비젼 신호에 대한 도면.
제2도는 각각의 신호 패킷에 대한 도면.
제3도는 본 발명을 구현한 다중 성분 신호의 패킷을 선택하여 처리하기 위한 수신 장치에 대한 블록도.
제4도는 제3도의 구성 요소(17)용으로 사용될 수 있는 예시적인 메모리 관리 회로에 대한 블록도.
제5도는 예시적인 손실 패킷 검출 회로에 대한 블록도.
< 도면의 주요 부분에 대한 부호의 설명 >
12 : FEC 디코더
18 : 메모리
22 : 비디오 프로세서
80-98 : 메모리 관리 회로
100 : 매체 오류 코드 소스
101 : 오류 검출기

Claims (9)

  1. 신호 페이로드(signal payload)와 수신 신호의 무결성(integrity)을 나타내는 추가 데이타를 각각 포함하는 패킷에 존재하는 신호를 수신하는 장치에 있어서,
    패킷화된 신호 소스(11, 12)와;
    메모리(18)와;
    매체 오류 코드 소스(100)와;
    상기 패킷화된 신호에 응답하여, 이 패킷화된 신호의 패킷에 오류가 발생하면 제어 신호를 발생하는 검출 수단(101)과;
    상기 매체 오류 코드 소스로부터의 매체 오류 코드를 패킷 페이로드 바로 앞에서 상기 메모리에 로딩하고, 상기 제어 신호의 부재시에 현패킷의 페이로드 데이타로 상기 매체 오류 코드를 오버라이팅하도록 조절된 메모리 관리 회로(80-98) 및
    상기 메모리에 결합되고 상기 메모리에 저장된 패킷 페이로드를 사용하는 이용 수단(22)을 더 포함하는 것을 특징으로 하는 수신 장치.
  2. 제1항에 있어서, 상기 메모리는 선입 선출 메모리로서 동작하며, 상기 매체 오류 코드 각각은 관련된 페이로드보다 앞서 메모리 어드레스 위치에 기입되고, 상기 제어 신호의 부재시에 상기 매체 오류 코드가 제1 발생한 페이로드 데이타에 의해 오버라이팅되는 것을 특징으로 하는 수신 장치.
  3. 제1항에 있어서, 상기 메모리 관리 회로는
    상기 패킷 신호 소스 및 상기 매체 오류 코드 소스에 각각 접속된 제1 입력 포트, 제2 입력 포트와, 상기 메모리의 데이타 입력 포트에 접속된 출력 포트 및 제어 입력 단자를 구비한 멀티플렉서와;
    어드레스 발생 회로와;
    어드레스 카운터에 접속되며 상기 매체 오류 코드를 상기 메모리에 로딩하는데 필요한 어드레스의 수와 동일한 다수의 어드레스 주기만큼 어드레스 신호를 지연하는 지연 수단과;
    지연된 어드레스나 지연되지 않은 어드레스를 상기 메모리의 어드레스 입력 포트에 대해 통과시키도록 구성된 추가 멀티플렉서 및
    제어 회로를 포함하며, 상기 제어 회로는 a) 각각의 패킷 페이로드의 발생전에 상기 메모리 데이타 입력 포트에 상기 매체 오류 코드 소스가 접속되도록 상기 멀티플렉서를 조절하고, b) 각 패킷 페이로드의 발생시에 상기 메모리 데이타 입력 포트에 상기 패킷 신호 소스가 접속되도록 상기 멀티플렉서를 조절하며, c) 각 패킷 페이로드의 발생전에 상기 메모리의 어드레스 입력 포트에 지연되지 않은 어드레스가 접속되게 하고, 패킷 페이로드 및 관련 제어 신호의 발생시에 상기 어드레스 입력 포트에 대한 상기 지연되지 않은 어드레스의 접속을 지속하도록 상기 추가 멀티플렉서를 조절하며, d) 각 패킷 페이로드의 발생전에 상기 수의 어드레스 주기 동안 상기 메모리의 어드레스 입력 포트에 지연되지 않은 어드레스가 접속되고, 각 패킷의 발생시 및 관련 제어 신호의 부재시에 상기 수의 어드레스 주기 동안 상기어드레스 입력 포트에 지연된 어드레스가 접속되고 나서 지연되지 않은 어드레스가 접속되도록 상기 추가 멀티플렉서를 조절하는 것을 특징으로 하는 수신 장치.
  4. 제3항에 있어서, 수신된 신호의 무결성을 나타내는 상기 추가 데이타는 연속 패킷에 대해 소정의 정수씩 증가되는 값인 패킷 연속성 카운트(CC)가 포함된 패킷 헤더 데이타를 포함하며, 상기 검출 수단은 각 패킷의 연속성 카운트(CC)가 적절한 시퀀스에 있는지의 여부를 검출하여 연속성 카운트(CC)가 적절한 시퀀스에 있지 않는 경우에 상기 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 하는 수신 장치.
  5. 제4항에 있어서, 수신 신호의 무결성을 나타내는 상기 추가 데이타는 소정 패킷의 상태를 변화시키는 토글 비트를 상기 패킷 헤더 데이타에 포함시키며, 상기 검출 수단은 각 패킷의 연속성 카운트(CC)가 적절한 시퀀스에 있는지의 여부 및 연속 패킷의 토글 비트가 정확한 상태에 있는지의 여부를 검출하여, 만일 적절한 상태에 있지 않다면 상기 제어 신호를 발생하는 회로를 포함하는 특징으로 하는 것인 수신 장치.
  6. 제1항에 있어서, 수신된 신호의 무결성을 나타내는 상기 추가 데이타는 연속 패킷에 대해 소정의 정수씩 증가되는 값인 패킷 연속성 카운트(CC)가 포함된 패킷 헤더 데이타를 포함하며, 상기 검출 수단은 각 패킷의 연속성 카운트가 적절한 시퀀스에 있는지의 여부를 검출하여 연속성 카운트가 적절한 시퀀스에 있지 않는 경우에 상기 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 하는 수신 장치.
  7. 제6항에 있어서, 수신 신호의 무결성을 나타내는 상기 추가 데이타는 소정 패킷의 상태를 변화시키는 토글 비트를 상기 패킷 헤더 데이타에 포함시키며, 상기 검출 수단은 각 패킷의 연속성 카운트(CC)가 적절한 시퀀스에 있는지의 여부 및 연속 패킷의 토글 비트가 정확한 상태에 있는지의 여부를 검출하여, 만일 적절한 상태에 있지 않다면, 상기 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 하는 수신 장치.
  8. 제7항에 있어서, 각 패킷의 연속성 카운트(CC)만이 적절한 시퀀스에 있지 않는 경우에는 제1 모드로 복구 동작을 개시하며, 각 패킷의 연속성 카운트(CC)가 적절한 시퀀스에 있지 않고 토글 비트가 정확한 상태가 아닌 경우에는 제2 모드로 복구 동작을 개시하는 장치를 포함하는 것을 특징으로 하는 수신 장치.
  9. 수신된 패킷 데이타의 무결성을 판결하는데 유용한 추가 데이타와 신호 페이로드를 갖는 패킷을 포함한 패킷화된 데이타를 수신하여 압축 해제하고, 각 페이로드가 순차적으로 저장되며 데이타 손실이 검출된 경우 패킷 페이로드보다 앞서 매체 오류 코드가 삽입되는 메모리를 포함하는 시스템에서 매체 오류 코드를 삽입하는 방법에 있어서,
    패킷 페이로드의 발생전에 차례로 M+1 내지 M+N(여기서, M과 N은 정수이며, N은 매체 오류 코드를 저장하는데 필요한 어드레스 위치의 수)의 메모리 어드레스 위치로 상기 메모리에 매체 오류 코드를 저장하는 단계와;
    페이로드의 발생시에, 데이타 손실이 검출되었다면, M+N+1 내지 M+N+K(여기서, K는 각 페이로드를 저장하는데 필요한 메모리 어드레스 위치의 수)의 추가 연속 메모리 위치로 상기 메모리에 상기 패킷 페이로드를 저장하는 단계와;
    페이로드의 발생시에, 데이타 손실이 검출되지 않았다면, M+1 내지 M+K의 메모리 위치로 상기 메모리에 상기 패킷 페이로드를 저장시킴으로써, 상기 매체 오류 코드를 오버라이팅하는 단계를 포함하는 것을 특징으로 하는 매체 오류 코드 삽입 방법.
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