KR100400800B1 - 패킷화된 트랜스포트 스트림 처리 방법 - Google Patents

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KR100400800B1
KR100400800B1 KR10-2002-7016014A KR20027016014A KR100400800B1 KR 100400800 B1 KR100400800 B1 KR 100400800B1 KR 20027016014 A KR20027016014 A KR 20027016014A KR 100400800 B1 KR100400800 B1 KR 100400800B1
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그레고리죠지타머
미첼스코트데이스
존윌리암채니
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톰슨 콘슈머 일렉트로닉스, 인코포레이티드
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Abstract

트랜스포트 패킷들의 시퀀스가 적당한 시퀀스로 수신되었는지와, 에러가 특정 트랜스포트 패킷에 존재하는지를 결정하는, 패킷화된 트랜스포트 스트림을 처리하기 위한 방법 및 장치가 제공된다. 상기 방법은 선택된 프로그램과 연관된 트랜스포트 패킷들을 식별하는 패킷 식별자를 결정하는 단계와, 상기 패킷 식별자에 응답하여 트랜스포트 패킷들의 원하는 시퀀스를 식별 및 포착하기 위해 패킷화된 트랜스포트 스트림을 분석하는 단계를 포함한다. 상기 방법은, 카운터부를 검출하고, 트랜스포트 패킷들의 원하는 시퀀스가 상기 카운터부에 응답하여 수신되었는지를 결정하고, 1 비트 토글부(one bit toggle portion)를 검출하고, 상기 1 비트 토글부에 응답하여 상기 연관된 트랜스포트 패킷에 에러가 존재하는지를 결정하는 단계들을 포함한다. 또한, 상기 방법을 구현하는 장치가 제공되어 있다.

Description

패킷화된 트랜스포트 스트림 처리 방법{A method for processing a packetized transport stream}
본 발명은 패킷 비디오 신호로부터 프로그램 성분 데이타의 패킷들을 처리하기 위한 장치에 관한 것으로, 특히 가입자가 인타이틀먼트 정보(entitlement information)에 대한 조건부 액세스을 갖는 패킷 페이로드들(packet payloads)을 검출하기 위한 회로에 관한 것이다.
예를 들어, 미국 특허 제 5,168,356 호 및 미국 특허 제 5,289,276 호에는 압축된 비디오 신호를, 에러 방지/보정의 수단을 보유한 패킷으로 전송하는 것이 바람직하다고 공지되어 있다. 상술한 특허들에서의 시스템들은, 각각의 전송 채널들로부터 다수의 프로그램 성분들을 갖지만, 단일 텔레비젼 프로그램을 전송 및 처리한다. 이들 시스템들은 역 트랜스포트 처리기들(inverse transport processors)을 이용하여 각각의 프로그램들의 비디오 신호 성분을 추출하여 재생을 위해 비디오 성분을 조정하도록 더 처리한다.
예를 들어, 영국, 크릭클레이드, 피트스필드 17에서 스위프트 텔레비젼 출판된 "THE SATELLITE BOOK, A COMPLETE GUIDE TO SATELLITE TV THEORY AND PRACTICE"에는, 전송된 텔레비젼 신호 수신이, 신호를 스크램블링 함으로써, 특정 가입자들에 제한될 수 있는 점이 공지되어 있다. 이러한 제한들은 서로 다른 인타이틀먼트 데이타(entitlement data)를 주기적으로 전송함으로써 방송사의 의지대로 변경될 수 있다. 인타이틀먼트 데이타는 각각의 수신기들에 위치한 스마트 카드들에 의해 처리되어 암호 해독 또는 디스크램블링 키들(decryption or descrambling keys)을 생성하는데, 이 키들은 연관된 프로그램 자료를 재생하도록 인타이틀된 단지 그들의 수신기들내의 암호 해독 또는 디스크램블링 장치들에 의해 사용된다. 상술한 형태의 패킷 비디오 시스템에 있어서, 인타이틀먼트 데이타는 스마트 카드 회로에 의한 용이한 액세스를 위해 그와 같은 데이타를 포함하는 것으로 인식될 수 있는 특정 패킷들에 포함될 수 있다.
북미에서 사용되는 직접 방송 위성 시스템과 같은 광역 방송 시스템은 매우 많은 수의 가입자들을 갖고 있다. 이들 가입자의 수가 너무 많아 매우 짧은 시간(very short notice)에 특정 수신기들의 인타이틀먼트 데이타를 변경할 수 없다. 예를 들어, 스포츠 이벤트용 티켓들이 팔리지 않은 경우에, 방송국은 스포츠 스타디움에 국한된 지역에 대해 방송을 중지할 필요가 있다고 간주하자. 이러한 정보는 이벤트 직전까지 이용될 수 없는 경우가 있다. 물론, 방송국은 해당 지역에 방송을 중지한다는 결정을 하기전에 가능한 최종 몇 분까지 기다리기를 원할 것이다. 본 발명은, 프로그램 자료를 수신하기 위한 인타이틀먼트들을 짧은 시간에 부정하기 위하여 인타이틀먼트 데이타를 계층화하는 방법 및 장치를 제공한다.
본 발명은 계층화된 인타이틀먼트 데이타를 전송/수신하기 위한 시스템 및방법에 관한 것이다. 한 실시예에 있어서, 수신기는, 조건부 액세스 페이로드 헤더를 포함하는 페이로드들 및, 인타이틀먼트 데이타의 나머지 페이로드를 갖는 패킷들을 선택하기 위한 패킷 트랜스포트 처리기를 포함한다. 각각의 페이로드 헤더들은 각각의 수신기가 인타이틀먼트 데이타를 처리하도록 하거나 처리하지 않도록하는 방식으로 코딩된 바이트들의 그룹들을 포함한다. 가입자 특정 조건부 액세스 코드워드로 미리 프로그램된 조건부 액세스 필터는, 가입자 특정 조건부 액세스 코드워드와 정합을 위한 조건부 액세스 헤더의 각각의 바이트 그룹화들(groupings)을 검사한다. 정합이 발생한 경우에만, 처리기는 인타이틀먼트 데이타를 처리하도록 허용된다.
도1은 시분할 다중화된 패킷 텔레비젼 신호를 도시한 도면.
도2는 각각의 신호 패킷들을 도시한 도면.
도3은 본 발명을 구체화한 다중화된 성분 신호들의 패킷들을 선택 및 처리하기 위한 수신기를 도시한 블럭도.
도4는 조건부 액세스 필터/시작 코드 검출기를 도시한 블럭도.
도5는 조건부 액세스 필터 동작을 도시한 흐름도.
도6은 대안의 조건부 액세스 필터의 블럭도.
도7은 도3의 소자(17)에 대해 구현될 수 있는 전형적인 메모리 관리 회로를 도시한 블럭도.
도8은 서비스 채널 데이타를 위한 메모리 어드레스 정보를 도시한 도면.
도9는 메모리 어드레스 제어의 동작을 도시한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 튜너 검출기
13 : 프로그램 가능한 SCID 레지스터
15 : SCID 정합 검출기
16 : 암호 해독기
도 1은 신호 패킷들을 나타내는 일련의 박스들로 이루어진 패킷 신호 스트림을 도시하는데, 상기 신호 패킷들은 다수의 서로 다른 텔레비젼 프로그램 또는 상호 대화식 텔레비젼 프로그램들(interactive television programs)의 성분들을 포함한다. 이들 프로그램 성분들은 압축된 데이타로 형성되어 있다고 가정하고, 각각의 영상들에 대한 비디오 데이타양은 가변될 수 있다. 이 패킷들은 고정된 길이로 이루어져 있다. 동일한 첨자들을 갖은 문자들을 지닌 패킷들은 단일 프로그램 성분들을 나타낸다. 예를 들어, Vi, Ai, Di는 비디오, 오디오 및 데이타 패킷들을 나타내고, V1, A1, D1으로 지정된 패킷들은 프로그램 1에 대한 비디오, 오디오 및 데이타 성분들을 나타내며, V3, A31, A32, D3는 프로그램 3의 비디오, 오디오1, 오디오2 및 데이타 성분들을 나타낸다. 데이타 패킷들 Di은 예를 들어, 수신기내의어떤 액션을 초기화하기 위한 제어 데이타를 포함할 수 있고, 또한, 예를 들어 수신기내에 위치하거나 이 수신기와 연관된 마이크로프로세서에 의해 실행될 어플리케이션 (application)을 형성하는 실행 가능한 코드를 포함할 수 있다.
패킷들의 열의 상부 라인에는, 특정 프로그램의 각각의 성분들이 함께 그룹화되어 도시되어 있다. 그러나, 패킷들의 전체 열로 표시된 바와같이 동일한 프로그램의 패킷들이 반드시 그룹화될 필요는 없다. 또한, 각각의 성분들의 생성에 대한 시퀀스가 어떤 특정한 순서로 될 필요는 없다.
각각의 패킷들은 도 2에 도시된 바와같이 프리픽스(prefix) 및 페이로드(payload)를 포함하도록 배열된다. 본 예의 프리픽스는 5개의 필드를 포함하는 두 개의 8-비트 바이트들을 포함하는데, 상기 5개의 필드 중 4개의 필드(P, BB, CF, CS)는 1-비트 필드들이고, 나머지 한 필드(SCID)는 12-비트 필드이다. SCID 필드는 신호 성분 식별자이다. 필드(CF)는 패킷의 페이로드가 스크램블되는지를 나타내기 위한 플래그를 포함하고, 필드(CS)는 두 개의 대안 언스크램블링 키들(two alternative unscrambling keys) 중 어느 키가 스크램블된 패킷들을 언스크램블하도록 이용되어야 하는지를 나타내는 플래그를 포함한다. 모든 패킷의 프리픽스는 패킷 정렬되어 있고, 그로 인해, 각각의 필드들의 위치는 용이하게 식별될 수 있다.
모든 페이로드내에는 프로그램 성분 특성인 연속 카운트 CC, 모듈로 16 및 TOGGLE 플래그 비트를 포함하는 헤더가 있다. 연속 카운트는 동일한 프로그램 성분의 순차적인 패킷들의 연속적인 넘버링(numbering)이다. TOGGLE 플래그 비트는MPEG 압축된 비디오 성분에서 화상층 시작 코드(picture layer start code)가 발생하면 논리 레벨을 변경하거나 토글하는 1비트 신호이다.
도 3은 인버스 트랜스포트 처리기의 소자들을 포함하는 디지탈 텔레비젼 신호 수신기의 일부를 블럭 형태로 도시한 것이다. 안테나(10)에 의해 검출된 신호는 튜너 검출기(11)에 인가되는데, 이 검출기는 수신된 신호들의 특정 주파수 대역을 추출하고, 베이스밴드 압축된 신호를 2진 포맷으로 제공한다. 주파수 대역은 종래의 방법들에 의해 마이크로프로세서(19)를 통해 사용자에 의해 선택된다. 통상적으로, 방송 디지탈 신호들은, 예를 들어 리드 솔로몬 순방향 에러 보정(FEC) 코딩을 이용하여 에러 엔코딩되었다. 그로 인해, 대역 신호들은 FEC 디코더(12)에 인가될 것이다. FEC 디코더(12)는 수신된 비디오를 동기화하고, 도 1에 도시된 형태의 신호 패킷들의 에러 보정된 스트림을 제공한다. FEC(12)는, 예를 들어 메모리 제어기(17)에 의해, 규칙적인 간격으로 또는 필요에 따라 패킷들을 제공할 수 있다. 어떤 경우든 간에, 패킷 프레밍 또는 동기화 신호는 FEC 회로에 의해 제공되고, 이 신호는 각각의 패킷 정보가 FEC(12)로부터 전송되는 회수를 나타낸다.
검출된 주파수 대역은 다수의 시분할 다중화된 프로그램들을 패킷 형태로 포함할 수 있다. 유용성을 위하여, 단일 프로그램으로부터의 패킷들만이 다른 회로 소자들로 통과되어야만 된다. 본 예에 있어서, 사용자는 선택할 패킷들을 모른다고 가정한다. 이러한 정보는 프로그램 안내(program guide)에 포함되는데, 이 프로그램 안내 자체는 SCID들을 통해 프로그램 신호 성분들을 상관시키는 데이타를 포함하는 프로그램이고, 예를 들어, 가입자 인타이틀먼트들에 관계하는 정보를 포함할수 있다. 프로그램 안내는 각각의 프로그램에 대한 리스트(listing)로, 이 SCID들은 오디오, 비디오, 데이타 등의 각각의 프로그램들의 성분들에 대한 것이다. 프로그램 안내(도 1의 패킷들 D4)에는 고정된 SCID가 할당된다. 수신기에 전원이 인가될 때, 마이크로프로세서(19)는 프로그램 안내와 연관된 SCID를, 한 뱅크의 유사한 프로그램 가능한 SCID 레지스터들(13) 중 하나의 레지스터에 로딩하도록 프로그램된다. FEC(12)로부터의 신호의 각각 검출된 패킷들의 프리픽스부의 SCID 필드들은 다른 SCID 레지스터(14)에 연속적으로 로딩된다. 상기 프로그램 가능한 레지스터들 및 상기 수신된 SCID 레지스터는 비교기 회로(15)의 각각의 입력 포트들에 결합되고, 수신된 SCID는 프로그램 안내 SCID와 비교된다. 패킷용 SCID가 프로그램 안내 SCID와 정합하는 경우에, 비교기(15)는 메모리 제어기(17)를 조절하여, 마이크로프로세서에 의해 이용을 위한 메모리(18)의 미리 결정된 위치에 상기 패킷을 루팅한다. 수신된 SCID가 프로그램 안내 SCID와 정합하지 않는 경우, 대응하는 패킷이 단지 덤핑(dumping)된다.
마이크로프로세서는, 컴퓨터 키보드로서 도시되었지만 종래의 원격 제어기 또는 수신기 프론트 패널 스위치들이 될 수 있는 인터페이스(20)를 통해, 사용자로부터의 프로그래밍 명령을 대기한다. 사용자는 채널 4에 제공된 프로그램(아날로그 TV 시스템들의 자국어로)을 시청하기 위하여 요청할 수 있다. 마이크로프로세서(19)는 채널 4 프로그램 성분들의 각각의 SCID들에 대해 메모리(18)에 로딩되었던 프로그램 안내 리스트를 주사하고, 레지스터들(13)의 뱅크의 프로그램 가능한 레지스터들 중 대응하는 성분 신호 처리 경로들과 연관되는다른 레지스터들 각각에 이들 SCID를 로딩하도록 프로그램된다.
결과적으로, 원하는 프로그램에 대한 오디오, 비디오 또는 데이타 프로그램 성분들의 수신된 패킷들은 오디오(23), 비디오(22) 또는 보조 데이타(21, 24), 신호 처리기들 각각에 루팅되어야만 된다. 데이타는 비교적 일정한 속도로 수신되지만, 신호 처리기들은 통상(예를 들어, 압축 해제의 형태에 따라) 버스트들(bursts)로 입력 데이타를 요구한다. 도 3의 전형적인 시스템은 우선 각각의 패킷들을 공통 메모리(18)의 미리 결정된 메모리 위치들에 루팅한다. 그후에, 각각의 처리기들(21 내지 24)은 메모리(18)로부터 성분 패킷들을 요구한다. 공통 메모리를 통해 성분들을 루팅하는 것은, 원하는 신호 데이타 속도 버퍼링 또는 드로틀링(throttling)의 수단을 제공한다.
오디오, 비디오 및 데이타 패킷들은, 신호 처리기들에 의해 성분 데이타에 대한 용이한 버퍼링된 액세스 할 수 있도록, 각각의 미리 결정된 메모리 위치들로 로딩된다. 각각의 성분 패킷들의 페이로드들이 적절한 메모리 영역들에 로딩되기 위해서, 각각의 SCID 비교기들은 그들 메모리 영역들과 연관된다. 이러한 연관은 메모리 제어기(17)에서 배선에 의해 연결될 수 있거나, 그 연관은 프로그램 가능하게 될 수 있다. 전자의 경우에, 프로그램 가능한 레지스터들(13) 중 특정한 레지스터들에는 항상 오디오, 비디오 및 데이타 SCID들이 각각 할당될 것이다. 후자의 경우에, 오디오, 비디오 및 데이타 SCID들은 프로그램 가능한 레지스터들(13) 중 어느 하나에 로딩될 수 있고, 각각의 SCID들이 프로그램 가능한 레지스터들에 로딩될 때 적절한 연관이 메모리 제어기(17)에 프로그램될 것이다.
정상 상태에 있어서, 프로그램의 SCID들이 프로그램 가능한 레지스터들(13)에 저장된 후에, 수신된 신호 패킷들의 SCID들은 프로그램 가능한 SCID 레지스터들 내의 모든 SCID들과 비교된다. 저장된 오디오, 비디오 또는 데이타 SCID 중 어느 하나와 정합이 이루어진 경우에, 대응하는 패킷 페이로드는 오디오, 비디오 또는 데이타 메모리 영역 또는 블록에 각각 저장될 것이다.
각각의 신호 패킷들은 신호 암호 해독기(16)를 통해 FEC(12)로부터 메모리 제어기(17)로 결합된다. 신호 페이로드들만이 스크램블되고, 패킷 헤더들은 변경 없이 암호 해독기를 통과한다. 패킷이 디스크램블될 것인지 여부는 패킷 프리픽스내의 CF 플래그에 의해 결정되고, 패킷이 어떻게 디스크램블(두 개의 대안 디스크램블링 키들 중 하나)되는지는 CS 플래그에 의해 결정된다. 각각의 패킷에 대해 어떠한 SCID 정합이 이루어지지 않은 경우에, 암호 해독기는 모든 데이타를 통과시키않도록 간단히 디스에이블될 수 있다.
암호 해독기는 스마트 카드 장치(31)에 의해 제공된 암호 해독 키들로 프로그램된다. 스마트 카드는 프로그램 안내의 특정 패킷들내에 포함된 인타이틀먼트 정보에 응답하여 적절한 암호 해독 키들을 생성한다. 본 예의 시스템은 2 레벨의 암호화 또는 프로그램 액세스, 즉 인타이틀먼트 제어 메시지들(ECM들) 및 인타이틀먼트 관리 메시지들(EMM들)을 포함한다. 프로그램 인타이틀먼트 제어 및 관리 정보는 프로그램 안내를 포함하는 패킷 스트림 내에 포함된 특정한 SCID들로 식별될 수 있는 패킷들내에 규칙적으로 전송된다. 이들 패킷들내에 포함된 ECM 정보는 스마트 카드에 의해 사용되어, 암호 해독기에 의해 이용되는 암호 해독 키들을 생성한다.이들 패킷들내에 포함된 EMM 정보는 가입자의 특정 스마트 카드에 의해 사용되어, 가입자가 인타이틀먼트되는 프로그램 자료를 결정한다. 이들 패킷들내의 EMM 인타이틀먼트 정보는 지리적으로 특정될 수 있거나, 또는 그룹에 또는 가입자에 특정될 수 있다. 예를 들면, 본 시스템은 스마트 카드로부터 프로그램 제공자, 예를 들면 위성 방송국으로 요금 정보를 통신시키기 위한 모뎀(도시하지 않음)을 포함할 것이다. 스마트 카드는, 예를 들어 수신기 위치의 지역 코드 및 전화 교환으로 프로그램될 수 있다. EMM은, 스마트 카드에 의해 처리될 때, 특정 영역 코드들로 특정 프로그램들의 수신을 인타이틀 또는 거부하는 데이타를 포함 할 수 있다.
프로그램 제공자는, 예를 들어, 시청당 지불하는 프로그램들(pay-per-view programs)과 같은 매우 짧은 리드 시간(lead time)에 어떤 가입자들에게 인타이틀할 수 있는 능력을 원할 수 있다. 특정 가입자들의 식별은 특정 프로그램의 방송 직전까지 이용되지 못할 수 있다. 이와 같은 짧은 리드 시간으로, 가입자를 토대로 EMM들을 프로그램하는 것은 불가능할 수 있다. 코딩의 다른 층은, EMM 및 ECM 데이타의 수신을 허가/금지하는 조건부 액세스 코드를 각각의 패킷들내에 포함함으로써 인타이틀먼트 정보상에 순간적으로 제공될 수 있고, 이에 의해, 어떤 프로그램들에 대한 실질적으로 순간적인 허가/금지를 가능케 한다.
EMM 및 ECM 인타이틀먼트 데이타를 포함하는 패킷 페이로드들은 특정하게 코딩된 32 비트들의 4개의 그룹들에 배열된 128 비트들의 페이로드 헤더를 포함한다. 그룹들의 각각은 조건부 액세스 코드로 코딩되고, 각각의 조건부 액세스 코드는 다르게 코딩될 수 있다. 각각의 가입자에게는 특정 조건부 액세스 코드가 할당된다.정합된 필터 또는 E-코드 디코더(30)는 128 비트 헤더내의 가입자 특정 비트 패턴을 검출하도록 배열된다. 정합이 검출되면, 디코더는 메모리 제어기(17) 및 스마트 카드(31)와 통신하여, 인타이틀먼트 페이로드의 나머지를 스마트 카드[메모리(18)를 통해]에 활용되도록 한다. 정합이 검출되지 않으면, 페이로드는 특정한 수신기에 의해 수용되지 않는다. 조건부 액세스 코드들은, 정합된 필터(30)가 프로그램 가능하게 된 경우에, 주기적으로 변경될 수 있다. 이들 코드들은 스마트 카드에 의해 주기적으로 제공될 수 있다. 시청자 인타이틀먼트들에 관계된 스마트 카드 동작에 관한 보다 상세한 설명은 "THE SATELLITE BOOK, A COMPLETE GUIDE TO SATELLITE THEORY AND PRACTICE"의 제 25 절을 참조한다.
정합된 필터 또는 E-코드 디코더는, 특정 MPEG 비디오 헤더들을 검출하는 제 2 기능을 수행하도록 배열된다. 이들 헤더는 32비트의 시작 코드들이다(이것은 인타이틀먼트 페이로드들의 헤더들이 32비트 그룹들로 코딩되는 이유이다). 비디오 데이타가 손실된 경우에, MPEG 비디오 디코더는 특정한 데이타 엔트리 지점들에서 비디오 데이타의 압축 해제를 다시 시작할 수 있을 뿐이다. 이들 엔트리 지점들은 MPEG 시작 코드들과 일치한다. 디코더는, 비디오 패킷이 손실된 이후에 비디오 데이타가 메모리로 흐르지 못하게 하고, 디코더(30)에 의해 다음 MPEG 시작 코드가 검출된 이후에만 메모리에 비디오 페이로드 기입을 다시 시작하기 위해, 메모리 제어기(17)와 통신하도록 배열될 수 있다.
도 4는 조건부 액세스 정보 또는 MPEG 시작 코드들을 포함하는 패킷들을 검출하기 위한 전형적인 장치의 예를 도시한 것이다[도 3의 디코더(30)]. 디코더(30)가 인타이틀먼트 페이로드들 또는 MPEG 시작 코드들을 검출하도록 조절되었는지 여부는 현재 수신되는 SCID의 함수이다. 도 4에 있어서, 암호 해독기(16)로부터 제공된 데이타가 8비트 바이트들이고 패킷 정렬된 것이라 가정한다. 즉, 인타이틀먼트 페이로드의 제 1 바이트 또는 MPEG 시작 코드의 제 1 바이트는 특정 바이트 위치, 예를 들면 패킷 페이로드의 시작과 정확하게 정렬되어, 특정 헤더 또는 시작 코드워드들을 검출하기 위하여, 비트/바이트 스트림내의 이들의 위치를 정확하게 알게 된다. 암호 해독기(16)로부터의 데이타는 8 비트 레지스터(250)에 인가되는데, 이 레지스터는 비교기(254)의 각각의 제 1 입력 접속부들에 결합된 8 비트 병렬 출력 포트를 가지며, 상기 비교기는, AND 게이트 및 래치에 결합된 각각의 출력 접속부들을 갖는 예를 들어, 8개의 2-입력 배타 NOR(XNOR)의 회로들의 뱅크로 구성될 수 있다. 래치는 각각의 바이트 간격에서 AND 게이트의 결과들을 래치하도록 배열된 데이타 래치일 수 있다.
32비트 MPEG 시작 코드는 8비트 레지스터 뱅크(265)내에 4 바이트들로서 저장된다. 조건부 액세스 코드들은 16개의 8-비트 레지스터들(251)의 뱅크에 8-비트 바이트들로서 저장된다. 레지스터 뱅크들(251 및 265)의 로딩은 마이크로프로세서(19) 및/또는 스마트카드에 의해 제어된다. 시작 코드 레지스터들(265)은 4 대 1 멀티플렉서(266)에 결합되며, 조건부 액세스 코드 레지스터들은 16 대 1 멀티플렉서(257)에 결합된다. 멀티플렉서들(257 및 266)의 출력 포트들은 2 대 1 멀티플렉서(249)에 결합된다. 멀티플렉서(249)의 각각의 출력 접속부들은 비교기(254)의 각각의 대응하는 제 2 입력 단자들에 결합된다. [멀티플렉서들(249, 257 및 266)의 입력 및 출력 접속부들은 8비트 버스들임을 주목한다]. 레지스터(250)의 각각의 출력 접속부들에 나타나는 각각의 값들이 멀티플렉서(249)의 각각의 출력 접속부들에 의해 나타나는 출력값들과 대응하여 동일한 경우에, 대응하는 데이타 바이트에 대하여 비교기(254) 회로에 의해 참 신호(true signal)가 생성된다.
시작 코드 검출을 위하여, 멀티플렉서(266)는 카운터(258)에 의해 주사되어, 암호 해독기(16)로부터 제 1의 4개의 페이로드 데이타 바이트들의 생성과 동시에 4개의 상이한 레지스터들(265)을 비교기에 순차적으로 결합한다. 대안으로, 조건부 액세스 코드 검출을 위하여, 멀티플렉서(257)는 카운터(258)에 의해 주사되어 레지스터들(265) 중 상이한 레지스터들을 비교기 회로(254)에 순차적으로 결합한다.
비교기 회로의 출력은 누산 및 테스트 회로(255)에 인가된다. 이 회로(255)는 어떤 미리 결정된 수의 바이트 정합 조건들이 생성되었는지를 결정하고, 그 조건들이 생성된 경우에, 검사하의 특정 페이로드의 나머지 부분에서 인타이틀먼트 데이타에 대해 기입 인에이블 신호를 발생한다. 본 시스템에 있어서, 인타이틀먼트 페이로드 헤더는 4개의 32비트 조건부 액세스 코드들로 배열된 128 비트들을 포함한다. 서로 다른 가입자들의 조건부 액세스 필터들(30)은 128 비트들의 서로 다른 바이트 조합들을 찾도록 배열될 것이다. 예를 들어, 한 가입자 장치는 조건부 액세스 코드들의 제1의 4 바이트들을 정합하도록 배열될 수 있다. 다른 가입자 장치는 조건부 액세스 코드들 등의 제 2의 4 바이트들을 정합하도록 배열될 수 있다. 이들 전형적인 경우들 중 어느 경우에서, 회로(255)는 적절한 4개의 연속된 바이트들에대해 정합이 발생하였는지의 여부를 결정할 것이다.
가입자 특정 조건부 액세스 코드들에 대하여 뱅크내 16개의 레지스터들의 사용은 회로 구조를 다소 간단화시킨다. 각각의 가입자가 4 바이트 조건부 액세스 코드를 갖기 때문에, 이 코드는 16개의 레지스터들의 세트에 4번 로딩될 수 있다. 그로 인해, 송신기에서, 방송국은 4바이트들의 4개 그룹들에 대하여, 전송되는 조건부 액세스 코드들의 상대 위치에 대해 염려하지 않아도 된다. 대안의 장치는 가입자 특정 조건부 액세스 코드를 보유하는 4개의 레지스터들의 단일 그룹만을 포함할 수 있으며, 이들 레지스터들은 인타이틀먼트 페이로드 헤더의 128비트들을 통해, 모듈로 4로, 반복적으로 조사될 수 있다.
모든 기능에 대해 232 가능한 인타이틀먼트 코드들 각각을 전송하는 것은 비실용적인데, 이것은 다른 서비스들에 대해 시스템 대역폭을 바람직하지 못하게 한정하고, 또한 너무 많은 시간이 걸리기 때문이다. 이러한 제한은 일부 논리적인 그룹화들에 따라 조건부 액세스 코드를 배열함으로써 다소 경감될 수 있는데, 여기서 그룹화들은 각각의 4 바이트 조건부 액세스 코드들의 3 바이트들로 정의된다. 이러한 방식으로, 그룹내의 모든 가입자들은 4 바이트 조건부 액세스 코드의 1 바이트를 무시하도록 그룹의 각각의 수신기들을 조건 설정함으로써 어드레스될 수 있다. 본 예에 있어서, 각각의 4 바이트 액세스 코드는 256 가입자들을 나타낼 것이다. 필터 조건 설정은 예를 들어, 제 1의 4 바이트 위치들에서 모든 제로들을 전송하고, 이 조건을 검출하도록 조건부 액세스 필터를 배열함으로써, 실행된다. 이 조건이 만족되면, 조건부 액세스 필터는 4 바이트들의 각각의 그룹들의 단지 3 바이트들의 정합을 검출하도록 전기적으로 재구성된다.
제 3 변형안이 모든 가입자들의 조건부 액세스를 허용하도록 제공된다. 이는, 인타이틀먼트 페이로드 헤더를 모두 제로들(또는 모든 1)로 코딩함으로써 실행된다. 그러므로, 조건부 액세스 필터는 모두 제로 검출기(all zero detector)[소자들(261 내지 263)]를 포함하도록 또한 배열된다.
데이타의 각각의 도달 바이트들의 비트들은 8 비트 OR 게이트(263)의 각각의 단자들에 결합된다. 비트들 중 어느 한 비트가 논리 1이면, OR 게이트(263)는 논리 1의 출력을 발생한다. OR 게이트(263)의 출력은 D-형 래치(261)의 데이타-입력 및 Q-출력 단자들에 각각 결합되는 출력 및 제 2 입력을 갖는 2-입력 OR 게이트(262)의 제 1 입력에 결합된다. D-형 래치는 들어오는 데이타 바이트들의 도달과 동시에 타이밍 회로(259)에 의해 클럭된다. 래치가 리셋된 후에 발생하는 어떤 데이타 바이트들에서 어떤 비트가 논리 1이면, 래치(261)는 다음 리셋 펄스까지 Q-출력에서 논리 1을 나타낼 것이다. 래치(261)의 Q-출력은, 래치가 1 출력 레벨을 나타낼 때마다 제로 출력 레벨을 나타내는 인버터에 결합된다. 따라서, 헤더의 128 비트들(16 바이트들)이 레지스터(250)를 통해 통과한 후에, 인버터의 출력이 하이로 되면, 128 비트들은 제로 값으로 된다. 래치는 각각의 새로운 페이로드의 수신에 앞서 리셋된다. 인타이틀먼트 페이로드 헤더의 통과 후에 인버터로부터 하이 출력 레벨의 검출에 응답하여, 회로(255)는 데이타 기입 인에이블 신호를 발생할 것이다.
도 5는 조건부 액세스 필터(30)의 동작에 대한 흐름도이다. 이 프로세스는연관된 SCID의 검출에 의해 시작된다. 일단 적절한 SCID가 검출되면, 페이로드는 필터(30)에 인가된다300. 가입자 특정 조건부 액세스 코드와 헤더의 제1의 4 바이트들의 비교가 행해진다302. 정합이 발생하면, 인타이틀먼트 데이타 기입 인에이블이 발생된다310. 그렇지 않으면, 제1의 4바이트들이 모두 제로들인지 검사된다306. 모두 제로들로 검출되지 않으면, 헤더의 제2의 4 바이트들은 가입자 특정 조건부 액세스 코드와 비교된다308. 이들이 정합하면312, 기입 인에이블이 발생된다310. 그렇지 않으면, 4 바이트들의 제 3 세트는 가입자 특정 조건부 액세스 코드와 비교된다314. 이들이 정합하면316, 기입 인에이블이 발생된다310. 그렇지 않으면, 4 바이트들의 제 4 세트는 가입자 특정 조건부 액세스 코드와 비교된다317. 이들이 정합하면318, 기입 인에이블이 발생된다310. 그렇지 않으면, 헤더의 최종 12 바이트들이 모두 제로인지 검사된다320. 최종 12 바이트들이 모두 제로들로 검출되면, 기입 인에이블이 발생되고310, 그렇지 않으면, 기입 인에이블이 발생되지 않으며, 프로세스는 다음 패킷을 대기한다300. 대안의 장치에 있어서, 단계320에서, 시스템은 헤더의 모든 16 바이트들이 모두 제로들인지 검사하도록 프로그램될 수 있다. 또한, 모두 제로들 이외의 어떤 다른 고정된 패턴, 예를 들어 모두 1, 또는 제로와 1이 교대하는 패턴이 이용될 수 있음을 알 수 있다.
단계306에서, 제1의 4 바이트들이 모두 제로이면, 헤더의 제2의 4바이트들 중 3개가 가입자 특정 조건부 액세스 코드와 비교된다354. 도 4의 장치에 있어서, 4 바이트들의 배타적인 그룹들에 대한 3개의 정합들을 찾도록 소자(255)를 배열함으로써 달성될 수 있다. 4 바이트들 중 3개가 정합하면326, 기입 인에이블이 발생되고322, 그렇지 않으면, 제 3 세트의 4개의 헤더 바이트들 중 3개가 가입자 특정 조건부 액세스 코드와 비교된다330. 4 바이트들 중 3개가 정합하면332, 기입 인에이블이 발생되고322, 그렇지 않으면, 최종 4바이트들 중 3개가 가입자 특정 조건부 액세스 코드와 비교된다336. 이들이 정합하면, 기입 인에이블이 발생되고322, 그렇지 않으면, 모두 제로 조건이 검사된다320.
4 바이트들의 각각의 그룹들 중 단지 2개의 그룹만이 정합되는 단계들324-340과 유사한 검출의 다른 레벨이 포함될 수 있다는 것을 주목한다. 이는, 예를 들어 제 1의 8바이트들을 모두 제로가 되도록 배열하거나, 제 1의 4바이트들을 모두 1이 되도록 배열함으로써, 조절될 수 있다. 본 예에 있어서, 조건부 액세스 코드들에 의해 인에이블되는 각각의 그룹들은 훨씬 크게 된다.
메모리(18)에 인타이틀먼트 페이로드들을 저장하는 것에 관하여, 시스템은 조건부 액세스 코드들에 대해 수신 및 검사될 때, 페이로드 헤더를 메모리에 기입한다. 조건부 액세스 코드가 검출되면, 검출될 기입 인에이블은 메모리 제어로 하여금 페이로드를 계속해서 기입하도록 한다. 역으로, 조건부 액세스 코드가 페이로드의 제 1의 16 바이트들 내에서 검출되지 않은 경우에, 나머지의 페이로드는 메모리에 기입되지 않고, 조건부 액세스 페이로드에 대한 메모리 어드레스는 페이로드 조건부 액세스 헤더의 16 바이트들을 덮어쓰도록 리셋된다.
도 6은 한 번에 32 비트들(4 바이트들)만큼 비교하는 대안의 조건부 액세스 필터이다. 이는 시작 코드의 바이트 위치에 대한 사전 지식 없이 시작 코드들을 검출할 수 있게 한다. 시작 코드는 8-비트 레지스터들(265)에 저장된다. (8비트 레지스터들이 사용되는데, 그 이유는 8비트 μPC 버스가 사용되기 때문이다.) 레지스터들의 출력 포트들은 멀티플렉서(298)의 제 1 세트의 입력들에 결합된다. 가입자 특정 조건부 액세스 코드는, 멀티플렉서(298)의 제 2 세트의 입력들에 결합된 각각의 출력 포트들을 갖는 제 2 레지스터 뱅크(299)에 저장된다. 멀티플렉서(298)는 비교기들(270-273)의 각각의 제 1의 8-비트 입력 포트들에 접속된 한 세트의 출력들을 갖는다. 레지스터들(265 또는 299)의 출력 포트들이 비교기들에 결합되었는지 여부는 μPC에 응답하는 누산 및 테스트 회로(297)에 의해 제어된다.
암호 해독기(16)로부터의 입력 바이트들은 병렬/직렬 레지스터들(274-277)에 결합된다. 각각의 레지스터들(274-277)은 비교기들(270-273)의 제 2의 8-비트 입력 포트들에 각각 결합되는 병렬 출력 포트들을 갖는다. 본 시스템은, 입력 신호의 4개의 연속적인 바이트들이 레지스터들(274-277)에 현재 로딩되도록, 시간이 맞추어 진다. 비교기들의 출력 단자들은 각각의 OR 게이트들(278-281)을 통해 누산 및 테스트 회로(297)에 결합된다. OR 회로들의 제2 입력 단자들은 누산 및 테스트 회로(297)의 각각의 제어 출력 접속부들에 결합된다.
도 4의 장치와 같이, 도 6의 장치는 제 1의 4 바이트들 및 모든 16 바이트들이 모두 제로인 것을 검출하기 위한 모두 제로 검출기(261-263)를 포함한다.
4바이트 조건부 액세스 코드 검출을 위해, 4바이트들의 연속적인 배타적인 그룹들은 레지스터들(274-277)에 로딩되고, 레지스터들(299)에 포함된 가입자 특정 조건부 액세스 코드에 대해 테스트된다. 모든 4개의 비교기들이 정합을 검출하면, AND 게이트(283)는 정합을 표시하는 논리 1을 발생한다. 비교기들 중 하나의 비교기가 정합을 검출하는데 실패하면, AND 게이트는 논리 제로를 발생한다. 4개의 입력 바이트 조건부 액세스 코드 세트들 중 3개를 검출하기 위하여, 누산 및 테스트 회로(297)는 논리 1값을, OR 게이트들에 결합된 제어 라인들 중 하나의 라인에 인가한다. 이것은 상기 OR 게이트의 출력을 논리 1로 되게 하여, 연관된 비교기로부터 정합을 효율적으로 강제한다. 그로 인해, 조건부 액세스 코드 검출은 4 바이트 검출과 같이 연속적인 배타적 4 바이트 그룹들에 대해 수행된다.
시작 코드 검출을 위하여, 모든 OR 게이트들의 제어 라인들은 논리 제로로 유지된다. 입력 바이트들은 레지스터(274-277)의 캐스케이드 접속부(cascade connection)에 순차적으로 인가되고, 레지스터들(265)에 저장된 시작 코드와 정합하기 위한 테스트는 4 입력 바이트들의 연속적인 포괄적 세트 각각에 대해 행해진다.
도7은 도3에 도시된 메모리 제어기(17)에 대한 전형적인 장치를 도시한 것이다. 각각의 프로그램 성분은 메모리(18)의 서로 다른 인접한 블록에 저장된다. 게다가, 마이크로프로세서(19) 또는 스마트 카드(도시하지 않음)에 의해 발생된 데이타와 같은 다른 데이타가 메모리(18)에 저장될 수 있다.
어드레스들은 멀티플렉서(105)에 의해 메모리(18)에 인가되고, 입력 데이타는 멀티플렉서(99)에 의해 메모리(18)에 인가된다. 메모리 관리 회로로부터의 출력 데이타는 다른 멀티플렉서(104)에 의해 신호 처리기들에 제공된다. 멀티플렉서(104)에 의해 제공된 출력 데이타는 마이크로프로세서(19), 메모리(18) 또는 멀티플렉서(99)로부터 직접 유도된다. 프로그램 데이타는 표준 화상 해상도및 품질이고, 특정 데이타 속도로 발생하는 것으로 가정한다. 한편, 상기 수신기에 의해 제공될 수 있는 고품위 텔레비전 신호, HDTV는 상당히 높은 데이타 속도로 발생한다. 실질적으로, FEC에 의해 제공된 모든 데이타는, 멀티플렉서(99)에서 멀티플렉서(104)로 직접 루팅될 수 있는 보다 높은 속도의 HDTV 신호를 제외하고, 멀티플렉서(99) 및 메모리 I/O 회로(102)를 경유하여 메모리(18)를 통해 루팅될 것이다. 데이타는 암호 해독기(16), 스마트 카드 회로, 마이크로프로세서(19) 및 매체 에러 코드들의 소스(100)로부터 멀티플렉서(99)에 제공된다. 본 명세서에 사용된 용어 "매체 에러 코드들(media error codes)"는, 데이타 스트림 내에 삽입될 특수 코드워드들을 의미하는 것으로, 각각의 신호 처리기(압축 해제기)를 조절하여 시작 코드와 같은 미리 결정된 코드 워드를 검출할 때까지 처리를 중지하고, 그후에, 예를 들어 시작 코드에 따라 처리를 다시 시작하도록 하기 위한 것이다.
메모리 어드레스들은 프로그램 어드레싱 회로(79-97)로부터, 마이크로프로세서(19)로부터, 스마트 카드 장치(31)로부터, 그리고 보조 패킷 어드레스 카운터(78)로부터 멀티플렉서(105)에 제공된다. 어떤 특정 시간 구간에서 특정 어드레스의 선택은 직접 메모리 액세스(DMA) 회로(98)에 의해 제어된다. 비교기(15)로부터의 SCID 제어 신호들과 각각의 신호 처리기들로부터의 "요구된 데이타(data needed)" 신호들이 DMA(98)에 인가되고, 이에 응답하여, 메모리 액세스 경쟁(memory access contention)이 중재된다. DMA(98)는 서비스 포인터 제어기(93)와 협동하여 각각의 프로그램 신호 성분들에 대해 적절한 판독 또는 기입 어드레스들을 제공한다.
여러 신호 성분 메모리 블록들을 위한 각각의 어드레스들은 4 그룹의 프로그램 성분 또는 서비스 포인터 레지스터들(83, 87, 88 및 92)에 의해 발생된다. 각각의 신호 성분들이 저장되는 메모리의 각각의 블록들에 대한 시작 포인터들은 각각의 신호 성분들에 대하여 레지스터들에 포함된다. 시작 포인터들은 고정된 값들이 될 수 있거나, 마이크로프로세서(19)에서 종래의 메모리 관리 방법들에 의해 계산될 수 있다.
각각의 블록들의 최종 어드레스에 대한 포인터들은 서비스 레지스터들(88)의 뱅크에 저장되는데, 하나의 포인터는 각각의 포텐셜 프로그램 성분을 위한 것이다. 시작 어드레스들과 유사하게, 종료 또는 최종 어드레스들은 고정된 값들이 될 수 있거나, 마이크로프로세서(19)에 의해 제공된 계산된 값들이 될 수 있다. 시작 및 종료 포인터들에 대해 계산된 값들을 사용하는 것이 바람직한데, 그 이유는 메모리를 덜 차지하면서 보다 다용도의 시스템을 제공하기 때문이다.
메모리 기입 포인터 또는 헤드 포인터들은 가산기(80) 및 서비스 헤드 레지스터들(83)에 의해 발생된다. 각각의 포텐셜 프로그램 성분을 위한 서비스 헤드 레지스터가 존재한다. 기입 또는 헤드 포인터 값은 레지스터(83)내에 저장되며, 메모리 기입 사이클 동안 어드레스 멀티플렉서(105)에 제공된다. 헤드 포인터는 또한 가산기(80)에 결합되는데, 여기서, 헤드 포인트는 1 단위 씩 증분되고, 증분된 포인터는 다음 기입 사이클 동안 적절한 레지스터(83)에 저장된다. 레지스터(83)는 현재 서비스되는 적절한 프로그램 성분을 위하여 서비스 포인터 제어기(93)에 의해 선택된다.
본 예에 있어서, 시작 및 종료 포인터들은 16-비트 포인터들로 가정한다. 레지스터들(83)은 16 비트 기입 또는 헤드 포인터들을 제공한다. 16 비트 포인터들은 레지스터들(87 및 88)에 시작 및 종료 포인터들을 로딩하기 위한 16-비트 또는 8-비트 버스들의 사용을 용이하게 하기 위해 선택된다. 다른 한편, 메모리(18)는 18-비트 어드레스들을 갖는다. 18-비트 기입 어드레스들은 시작 포인터들의 2개의 최상위 비트들을 16-비트 헤드 포인터들에 연결함으로써 형성되며, 이 시작 포인터 비트들은 결합된 18-비트 기입 어드레스의 최상위 비트 위치들에 존재한다. 시작 포인터들은 각각의 레지스터들(87)에 의해 서비스 포인터 제어기(93)에 제공된다. 서비스 포인터 제어기는 레지스터들(87)내에 저장된 시작 포인트들로부터 상위의 시작 포인터 비트들을 분석(parse)하고, 이들 비트들을 16-비트 헤드 포인터 버스와 연관시킨다. 이는, 도 8에서 굵은 화살표들로 표시한 것으로, 멀티플렉서(85)로 빠져나가는 헤드 포인터 버스와 조합된 것으로 도시된 버스(96)로 도시되어 있다.
도 8에 있어서, 박스들의 위, 중간 및 바닥 행들은 시작 포인터, 어드레스 및 헤드 또는 테일 포인터(tail pointer)의 비트들을 각각 나타낸다. 보다 큰 번호가 매겨진 박스들은 보다 상위인 비트 위치들을 나타낸다. 화살표들은 시작 또는 헤드/테일 포인터들의 비트 위치들로부터 어드레스의 각각의 비트들이 유도되는 것을 나타낸다. 이러한 유도에 있어서, 굵은 화살표들은 정상 상태 동작을 나타낸다.
유사하게, 메모리 판독 포인터들 또는 테일 포인터들은 가산기(79) 및 서비스 테일 레지스터들(92)에 의해 발생된다. 각각의 포텐셜 프로그램 성분을 위한 서비스 테일 레지스터가 존재한다. 판독 또는 테일 포인터 값은 레지스터(92)에 저장되고, 메모리 판독 사이클 동안 어드레스 멀티플렉서(105)에 제공된다. 테일 포인터는 가산기(79)에 또한 결합되고, 1 단위 씩 증분되며, 증분된 포인터는 다음의 판독 사이클 동안 적절한 레지스터(92)에 저장된다. 레지스터들(92)은 현재 서비스되는 적절한 프로그램 성분을 위하여 서비스 포인터 제어기(93)에 의해 선택된다.
레지스터들(92)은 16 비트 테일 포인터들을 제공한다. 18-비트 판독 어드레스들은 시작 포인터들의 2개의 최상위 비트들을 16-비트 테일 포인터들에 연결함으로써 형성되는데, 이 시작 포인터 비트들은 결합된 18-비트 기입 어드레스의 최상위 비트 위치들 내에 존재한다. 서비스 포인터 제어기는 레지스터들(87)내에 저장된 시작 포인터들로부터 상위의 시작 포인터 비트들을 분석하고, 이들 비트들을 16비트 테일 포인터 버스와 연관시킨다. 이는 멀티플렉서(90)로 빠져나가는 테일 포인터 버스와 조합되어 도시된 버스(94)로 도시되어 있다.
데이타는 계산된 어드레스에서 메모리(18)에 저장된다. 한 바이트의 데이타를 저장한 후에, 헤드 포인터는 1 씩 증분되고, 이 프로그램 성분에 대한 종료 포인터와 비교되며, 이들이 동일하면, 헤드 포인터의 보다 상위의 비트들은 시작 포인터의 보다 하위의 14 비트로 대체되고, 제로들은 이 어드레스의 헤드 포인터 부분의 보다 하위의 2비트 위치들에 배치된다. 이는 시작 포인터들과 어드레스 사이의 해칭된 화살표와 관련하여 도 8에 도시되어 있다. 이 동작은 서비스 포인터 제어기(93)에서 멀티플렉서(85)로부터의 헤드 포인터 버스로 포인팅하는 화살표(97)로 도시된다. 보다 하위의 14 시작 포인터 비트들의 인가(application)는 헤드 포인터 비트를 무시한다고 가정한다. 1 기입 사이클 동안 어드레스에서 헤드 포인터비트들을 하위의 시작 포인터 비트로 대체함으로서, 메모리는 상위의 두 개의 시작 포인터 비트들로 지정된 메모리 블록을 통해 스크롤(scroll)하고, 그로 인해, 각각의 패킷의 시작에서 기입 어드레스들을 한 블록 내의 고유의 메모리 위치에 재프로그램하는 것을 방지한다.
헤드 포인터가 테일 포인터[메모리(18)로부터 데이타를 판독하는 위치를 나타내기 위해 이용]와 항상 동일하면, 마이크로프로세서의 인터럽트 섹션으로 한 신호가 전송되어, 헤드-테일 크래쉬(head-tail crash)가 발생되었음을 나타낸다. 이 프로그램 채널로부터 메모리(18)에 더 기입하는 것은 마이크로프로세서가 채널을 다시 인에이블 할때까지 디스에이블된다. 이 경우는 매우 드문 것으로, 정상적인 동작에서는 발생하지 않는다.
데이타는 가산기(79) 및 레지스터들(92)에 의해 계산된 어드레스들에서, 각각의 신호 처리기들의 요청으로 메모리(18)로부터 데이타가 검색된다. 1 바이트의 저장된 데이타를 판독한 후에, 테일 포인터는 1 단위 씩 증분되어 서비스 포인터 제어기(93)에서 논리 채널에 대한 종료 포인터와 비교된다. 테일 및 종료 포인터들이 동일하면, 테일 포인터의 상위 비트들은 시작 포인터의 하위 14 비트들로 대체되고, 제로들은 어드레스의 테일 포인터 부분의 하위의 2개의 비트 위치들에 배치된다. 이는, 제어기(93)로부터 나와서 멀티플렉서(90)로부터의 테일 포인터 버스에 포인팅하는 화살표(95)로 도시된다. 테일 포인터가 현재 헤드 포인터와 동일하다면, 각각의 메모리 블록은 비어있는 것으로 정의되고, 보다 많은 데이타가 이 프로그램 채널에 대한 FEC로부터 수신될 때까지는 더 이상의 바이트가 연관된 신호 처리기로 전송되지 않을 것이다. 기입 또는 판독 어드레스 각각의 헤드 또는 테일 포인터 부분들을 시작 포인터의 하위의 14 비트로 실제적으로 대체하는 것은 적절한 멀티플렉싱에 의해, 또는 3 상태 상호 접속들의 사용에 의해 성취될 수 있다.
메모리 판독/기입 제어는 서비스 포인터 제어기 및 직접 메모리 액세스, 즉 DMA 소자들(93 및 94)에 의해 수행된다. DMA는 판독 및 기입 사이클들을 스케쥴하도록 프로그램된다. 스케쥴링은 FEC(12)가 메모리에 기입될 데이타를 제공하는지 여부에 의존한다. FEC 데이타 기입 동작들은 어떠한 인입 신호 성분 데이타도 손실하지 않도록 보다 우선하여 실행된다. 도 7에 도시된 전형적인 장치에 있어서, 메모리를 액세스할 수 있는 4가지 형태들이 있다. 이들은 스마트 카드, FEC(12)[보다 정확하게는 암호 해독기(16)], 마이크로프로세서(19) 및 오디오 및 비디오 처리기들과 같은 응용 디바이스들이 있다. 메모리 경쟁은 다음과 같은 방식으로 취급된다. DMA는, 상기 열거한 여러 처리 소자들로부터의 데이타 요청에 응답하여, 각각의 프로그램 성분들을 위한 메모리 블록들을 할당한다. 메모리에 대한 액세스는 95nS 시간 슬롯들내에 제공되는데, 이 동안에는 1 바이트의 데이타가 메모리(18)로부터 판독되거나 그 메모리에 기입된다. "데이타를 제공하는 FEC(FEC Providing Data)", 또는 "데이타를 제공하지 않는 FEC(FEC Not Providing Data)"로 각각 정의된 두 개의 주요한 액세스 할당 모드가 있다. 이들 모드들 각각에 대해서, 시간 슬롯들이 할당되고, 다음과 같은 우선 순위화 되는데, 최대 FEC 데이타 속도를 5M 바이트/초, 또는 각각의 200nS당 1 바이트라고 가정한다. 이들은:
데이타를 제공하는 FEC
1) FEC 데이타 기입;
2) 응용 디바이스 판독/마이크로프로세서 판독/기입;
3) FEC 데이타 기입;
4) 마이크로프로세서 판독/기입.
데이타를 제공하지 않는 FEC
1) 스마트 카드 판독/기입;
2) 응용 디바이스 판독/마이크로프로세서 판독/기입;
3) 스마트 카드 판독/기입;
4) 마이크로프로세서 판독/기입.
FEC 데이타 기입은 지연될 수 없기 때문에, FEC(보다 정확하게는 암호 해독기)는, 데이타를 제공할 때 각각의 200 nS 간격 동안 메모리 액세스를 보증해야 된다. 교번 시간 슬롯들은 응용 디바이스들 및 마이크로프로세서에 의해 공유된다. 요청하는 디바이스들에 이용 가능한 데이타가 존재하지 않을 때, 마이크로프로세서는 응용 시간 슬롯들을 사용한다.
제어기(93)는 SCID 검출기와 통신하여 메모리 기입 동작들에 대한 액세스를 위해 각각의 시작, 헤드 및 종료 포인터 레지스터들 중 어느 것을 결정한다. 제어기(93)는 DMA와 통신하여 메모리 판독 동작들에 대한 액세스를 위해 시작, 종료 및 테일 레지스터들 중 어느 것을 결정한다. DMA(98)는 멀티플렉서들(99, 104 및 105)에 의해 대응하는 어드레스들 및 데이타의 선택을 제어한다.
도 9는 DMA(98)의 메모리 액세스 프로세스의 전형적인 흐름도를 도시한 것이다. DMA는 SCID들의 검출을 통해, 수신된 패킷의 검출 또는 비검출에 응답한다200. SCID가 메모리에 기입될 암호 해독기(16)로부터의 데이타의 존재를 나타내는 것으로 검출되면, 암호 해독기로부터의 1 바이트의 프로그램 데이타는 버퍼 메모리(18)에 기입된다201. 기입되는 메모리의 블록은 현재의 SCID에 응답하여 처리기(93)에 의해 결정된다. 다음에, DMA는 스마트 카드 및 μPC를 포함하는 프로그램 성분 처리기들 중 어떤 처리기가 메모리(18)에 대한 데이타 또는 판독/기입(R/W) 액세스를 요청하는지를 결정한다202. 어떤 데이타 요청도 DMA에 대해 실행되지 않으면, 프로세스는 단계200로 복귀한다. 데이타 R/W 요청이 실행되면, DMA는 요청 우선 순위를 결정한다203. 이는 종래의 인터럽트 루틴에 의해서, 또는 대안적으로, 데이타를 요청하는 프로그램 처리기들의 임의의 순서로 순차적인 한 바이트의 서비스에 의해 달성될 것이다. 예를 들어, 액세스 우선 순위의 임의의 순서가 비디오, 오디오 I, 오디오 II, 스마트 카드 및 μPC라고 가정한다. 또한, 단지 비디오, 오디도 II 및 μPC만이 메모리 액세스를 요청한다고 가정한다. 단계203의 현재 동작 동안, 한 바이트의 비디오가 메모리로부터 판독될 것이다. 단계203의 다음 동작 동안, 한 바이트의 오디오 II는 메모리로부터 판독될 것이며, 다음에 이어서 발생하는 단계203의 동작 동안, 한 바이트의 μPC 데이타는 메모리(18) 등에 기입 또는 그 메모리로로부터 판독될 것이다. 스마트 카드 및 μPC 액세스를 위한 어드레스들은 스마트 카드 및 μPC 각각에 의해 제공되지만, 비디오, 오디오 및 프로그램 가이드를 위한 어드레스들은 어드레스 포인터 장치(80-93)으로부터 이용될 수 있음을 주목한다.
일단, 우선 순위 액세스가 설정되면203, 필요한 프로그램 처리기에는메모리(18)에 기입 또는 그 메모리로부터 판독된 한 바이트의 데이타가 서비스된다204. 다음에, 암호 해독기(16)로부터의 한 바이트의 데이타가 메모리에 기입된다205. μPC가 액세스를 요청하고 있는지 여부를 결정하는 검사가 행해진다206. μPC가 액세스를 요청하면, 1 바이트의 데이타가 서비스된다207. μPC가 액세스를 요청하지 않으면, 프로세스는 단계202로 점프하여 프로그램 처리기들 중 어떤 처리기가 액세스를 요청하고 있는지 여부를 결정한다. 이 방식으로, 인입 데이타는 모든 다른 메모리 액세스 기간에 액세스되도록 항상 보장되며, 중재 메모리 액세스 기간들은 프로그램 처리기들 사이에 확산된다.
데이타가 암호 해독기(16)로부터 현재 이용되지 않으면, 즉, SCID가 현재 검출되지 않으면, 프로세스208-216가 이어진다. 우선, 스마트 카드가 검사되어208, 메모리 액세스를 요청하고 있는지 여부를 결정한다. 그렇다면, 1 바이트의 메모리 액세스가 제공되며209, 그렇지 않다면, 프로그램 처리기들 중 어떤 처리기가 메모리 액세스를 요청하고 있는지를 결정하는 검사가 행해진다210. 데이타 R/W 요청이 행해지면, DMA는 요청의 우선 순위를 결정한다211. 적절한 처리기에는 1 바이트의 메모리 판독 또는 기입 액세스가 서비스된다. 데이타 R/W 요청이 프로그램 처리기들에 의해 행해지지 않으면, 이 프로세스는 단계203로 점프하는데, 여기서는 스마트 카드가 메모리 액세스를 요청하는지를 결정하는 테스트가 수행된다. 그렇다면, 1 바이트의 메모리 액세스가 서비스되고216, 그렇지 않다면, 프로세스는 단계200로 점프한다.
본 예에 있어서, "데이타를 제공하지 않는 FEC(FEC Not Providing Data)" 모드일 때, 스마트 카드에는 모든 다른 프로그램 처리기들에 대해 2 대 1의 액세스 우선(two-to-one access precedence)이 제공된다는 것을 인지해야 한다. 이러한 우선 순위는 DMA 장치 내의 프로그램 가능한 상태 머신으로 프로그램되며, μPC에 의해 변경된다. 서두에 언급한 바와같이, 본 시스템은 상호 작용 서비스들을 제공하기 위해 의도되고, μPC(19)는 적어도 부분적으로 상호 작용 동작을 수행하도록 상호 작용 데이타에 응답할 것이다. 이러한 역할에 있어서, μPC(19)는 응용 저장 및 작업 메모리용으로 메모리(18)를 사용할 것이다. 이들의 예들에 있어서, 시스템 운영자는 μPC에 보다 많은 회수의 메모리 액세스를 제공하도록 메모리 액세스 우선 순위를 변경할 수 있다. 메모리 액세스 우선 순위를 재프로그램하는 것은 상호 작용 응용 명령들의 서브세트로서 포함될 수 있다.
패킷들이 손실되었을 때 비디오 성분 신호 스트림에 매체 에러 코드들을 삽입하여, 특정 신호 엔트리 포인트가 데이타 스트림에서 발생할 때까지 압축 해제를 중지시키도록 비디오 신호 압축 해제기를 조절하는 이점이 있다. 비디오 패킷 어디에서 다음의 엔트리 포인트가 발생할지를 예측한다는 것은 비실용적이다. 가능한 고속으로 다음의 엔트리 포인트를 발견하기 위하여, 패킷이 손실되었다는 것을 검출한 후에 제 1 비디오 패킷의 시작에서 매체 에러 코드를 포함하는 것이 필요하다. 도 7의 회로는 모든 비디오 패킷의 시작에서 매체 에러 코드를 배치하고, 선행하는 어떠한 패킷도 손실되지 않은 경우 각각의 패킷들에서 매체 에러 코드를 삭제한다. 매체 에러 코드는, 암호 해독기로부터 도달하는 비디오 페이로드에 앞서 M 기입 사이클들 동안 메모리(18)에 기입함으로써, 현재의 비디오 패킷 페이로드용으로 보유된 제 1의 M 메모리 어드레스 위치들에 삽입된다. 동시에, 멀티플렉서(99)는 DMA(98)에 의해서 조절되어, 소스(100)로부터 메모리(18) I/O에 매체 에러 코드를 인가한다. M은 단지 매체 에러 코드를 저장하는데 필요한 메모리 장소들의 정수이다. 메모리가 8-비트 바이트들을 저장하고, 매체 에러 코드가 32비트라고 가정하면, M은 4와 같게 될 것이다.
메모리에 매체 에러 코드를 로딩하기 위한 어드레스들은 멀티플렉서(82) 및 멀티플렉서(85)를 통해 각각의 비디오 성분 서비스 레지스터(83)에 의해 제공된다. 메모리 장소들에 매체 에러 코드를 로딩(그렇지 않으면, 비디오 성분 데이타가 로딩)하기 위한 포인터 레지스터(83)로부터 제공된 제 1의 M개의 어드레스들은 통상적으로 비디오 헤드 포인터에 의해 생성되는 다음의 M개의 순차적인 어드레스들이 될 것이라는 것을 알 수 있을 것이다. 이들 동일한 어드레스들은 M-스테이지 지연 소자(84)에 결합되어, 매체 에러 코드의 최종 바이트가 메모리(18)에 저장된 이후에 바로, M개의 어드레스들 중 제1의 어드레스는 지연 소자(84)의 출력에서 이용될 수 있도록 한다.
메모리에 매체 에러 코드를 로딩하는 타이밍은 손실된 패킷의 결정과 일치한다. 패킷 에러 또는 손실 검출은, 현재의 패킷의 CC 및 HD 데이타에 응답하는 에러 검출기(101)에 의해 수행된다.
패킷 상실이 검출되면, 현재 패킷의 비디오 성분은, 다음 또는 (M+1)번째 어드레스 장소에서 시작하는 메모리(18)에 저장된다. 이는 적절한 레지스터(83)로부터 지연되지 않은 헤드 포인터들을 계속 통과시키도록 멀티플렉서(85)를 조절함으로써 달성된다. 대안으로, 패킷 손실이 검출되지 않으면, 현재 패킷의 비디오 성분의 제 1의 M 바이트들은 매체 에러 코드가 바로 이전에 저장되었던 메모리 장소들에 저장된다.
패킷 에러 또는 손실 검출은 현재의 패킷의 CC 및 HD 데이타에 응답하는 에러 검출기(101)에 의해 수행된다. 검출기(101)는 1 단위 씩 이전 패킷의 CC와 다른지를 결정하기 위해 현재의 패킷에서 연속성 카운트 CC를 검사한다. 부가적으로, 현재 패킷의 TOGGLE 비트가 각각의 비디오 프레임에 대한 적절한 상태를 나타내는지를 결정하기 위해 검사된다. CC 값이 정확하지 않다면, 토글 비트의 상태는 검사된다. CC 및 TOGGLE 비트 중 하나 또는 이들 모두가 에러 상태인지에 따라, 제 1 또는 제 2 모드의 에러 정정이 각각 실행된다. CC 및 TOGGLE 비트 모두 에러가 있는 것으로 시작되는 제 2 모드에 있어서, 시스템은 화상층 헤더를 포함하는 패킷으로 리셋하도록 조절된다. 단지 CC만이 에러가 있는 경우의 제 1 모드에 있어서, 시스템은 슬라이스층 헤드를 포함하는 패킷으로 리셋하도록 조절된다. (슬라이스층은 프레임내의 압축된 데이타의 서브셋트이다.) 제 1 및 제 2 모드 모두에 있어서, 메모리에 기입된 매체 에러 코드는 각각의 페이로드에 보유되어 압축 해제기에 정정 동작을 실행할 것을 알려준다.
SCID 검출기, 암호 해독기, 어드레싱 회로, 조건부 액세스 필터 및 스마트 카드 인터페이스가 단일의 집적 회로에 모두 포함되도록 시스템을 분할하는 것이 특히 효율적이라는 것이 발견되었다. 이는 중요한 타이밍 제한을 초래할 수 있는 외부 경로의 수를 제한한다.
본 발명에 따른 패킷화된 트랜스포트 스트림을 처리하기 위한 방법 및 장치는, 선택된 프로그램과 연관된 트랜스포트 패킷들을 식별하는 패킷 식별자를 결정하는 단계와, 상기 패킷 식별자에 응답하여 트랜스포트 패킷들의 원하는 시퀀스를 식별 및 포착하기 위해 패킷화된 트랜스포트 스트림을 분석하는 단계를 포함하고, 또한, 카운터부를 검출하고, 트랜스포트 패킷들의 원하는 시퀀스가 상기 카운터부에 응답하여 수신되었는지를 결정하고, 1 비트 토글부(one bit toggle portion)를 검출하고, 상기 1 비트 토글부에 응답하여 상기 연관된 트랜스포트 패킷에 에러가 존재하는지를 결정하는 단계들을 더 포함한다.

Claims (2)

  1. 패킷화된 트랜스포트 스트림을 처리하기 위한 방법으로서,
    다수의 트랜스포트 패킷들을 구비하는 패킷화된 트랜스포트 스트림을 수신하는 단계와,
    선택된 프로그램과 연관된 트랜스포트 패킷들을 식별하는 패킷 식별자를 결정하는 단계와,
    상기 패킷 식별자에 응답하여 트랜스포트 패킷들의 원하는 시퀀스를 식별 및 포착하기 위해 상기 패킷화된 트랜스포트 스트림을 분석하는 단계와,
    상기 트랜스포트 패킷들 각각에서, 상기 연관된 트랜스포트 패킷의 순차적인 순서화(ordering)를 나타내는 카운트 정보를 제공하는 카운터부의 존재를 검출하는 단계로서, 상기 카운터부는 이미 결정된 수의 비트들을 갖는 필드를 구비하고, 트랜스포트 패킷들의 상기 시퀀스내 연속된 트랜스포트 패킷 각각과 함께 순차적으로 증가되고, 상기 이미 결정된 수의 비트들과 연관된 최대 값 이후에 제로로 하는(wraps around), 상기 검출 단계와,
    트랜스포트 패킷들들의 상기 수신된 순차와 연관된 카운터부들의 시퀀스 응답하여 원하는 트랜스포트 패킷들의 시퀀스가 수신되었는지 여부를 결정하는 단계와,
    상기 트랜스포트 패킷들 각각에서, 상기 연관된 트랜스포트 패킷의 에러를 나타내는 정보를 제공하는 1 비트 토글부(one bit toggle portion)의 존재를 검출하는 단계와,
    상기 1 비트 토글부에 응답하여 상기 연관된 트랜스포트 패킷에 에러가 존재하는지를 결정하는 단계를 포함하는 패킷화 트랜스포트 스트림 처리 방법.
  2. 패킷화된 트랜스포트 스트림을 처리하기 위한 장치로서,
    다수의 트랜스포트 패킷들을 구비하는 패킷화된 트랜스포트 스트림을 수신하는 신호 입력과,
    선택된 패킷 식별자를, 특정 트랜스포트 스트림을 선택하기 위한 사용자 명령에 응답하여 수신 및 저장하는 레지스터와,
    상기 신호 입력에 수신된 상기 트랜스포트 패킷들에 포함된 패킷 식별자들과 상기 선택된 패킷 식별자를 비교하고, 트랜스포트 패킷들의 시퀀스를 선택하는 비교기로서, 상기 선택된 시퀀스내 각각의 트랜스포트 패킷은 상기 선택된 패킷 식별자에 대응하는 패킷 식별자를 포함하는, 상기 비교기와,
    상기 선택된 트랜스포트 패킷들 각각에서, 연관된 트랜스포트 패킷의 순차적인 순서화(ordering)를 나타내는 카운터 정보를 제공하는 카운터부를 검사하고, 상기 카운터부는 이미 결정된 수의 비트들을 갖는 필드를 구비하고, 트랜스포트 패킷들의 상기 시퀀스내 연속된 트랜스포트 패킷 각각과 함께 순차적으로 증가되고, 상기 이미 결정된 수의 비트들과 연관된 최대 값 이후에 제로로 되며(wraps around), 트랜스포트 패킷들의 상기 선택된 시퀀스와 연관된 카운터부들의 시퀀스에 응답하여 트랜스포트 패킷들의 원하는 시퀀스가 수신되었는지를 결정하는 검출기로서, 상기 선택된 트랜스포트 패킷들 각각에서, 상기 연관된 트랜스포트 패킷의 에러를 나타내는 정보를 제공하는 1 비트 토글부를 더 검사하고, 상기 1 비트 토글부에 응답하여 상기 연관된 트랜스포트 패킷에 에러가 존재하는지를 결정하는 상기 검출기와,
    출력 신호를 발생하도록 트랜스포트 패킷들의 상기 선택된 시퀀스를 처리하는 신호 처리기를 포함하는 패킷화 트랜스포트 스트림 처리 장치.
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