JPH09512675A

JPH09512675A - 条件付きアクセス情報アレンジメント

Info

Publication number: JPH09512675A
Application number: JP7527635A
Authority: JP
Inventors: テイマー，グレゴリー，ジョージ; デイス，マイケル，スコット; チャネイ，ジョン，ウイリアム; ヘイリー，ジェイムズ，エドウィン
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1994-04-22
Filing date: 1995-03-15
Publication date: 1997-12-16
Anticipated expiration: 2024-08-19
Also published as: JP2011101442A; CN1167405A; EP0756801A1; ES2123243T3; US6671881B1; MY113950A; JP5574463B2; JP2014039325A; DE69505369D1; JP4475475B2; JP2010063149A; JP5441134B2; US20030005434A1; JP4953262B2; CA2188127A1; JP4404271B2; CN1110200C; JP2014045502A; JP2010035204A; CN1447600A

Abstract

(57)【要約】伝送された権利付与制御情報を処理するための受信機の中の装置は、条件付きアクセス・ペイロード・ヘッダと残りの権利付与データのペイロードを含むペイロードを有する信号パケットを選択するパケット・トランスポート・プロセッサ（１３〜１５，１９）を含んでいる。それぞれのペイロード・ヘッダは、それぞれの受信機が権利付与データを処理することを可能または不能にするように符号化されるバイトのグループを含んでいる。加入者固有の条件付きアクセス・コードワードで予めプログラムされた条件付きアクセス・フィルタ（３０）は、加入者固有の条件付きアクセス・コードワードと一致させるために条件付きアクセス・ヘッダのそれぞれのバイトのグルーピングを検査する。一致が生じる場合だけ、プロセッサは権利付与データを処理することが許可される（１７，１８，２１〜２４）。その後、権利付与は伝送信号の暗号解読（１６）部のための暗号解読キーを生成する（３１）ために利用される。

Description

【発明の詳細な説明】条件付きアクセス情報アレンジメント本発明は、パケット・ビデオ信号からプログラム成分データのパケットを処理するための装置、特に、加入者が権利付与(entitlement)情報のための条件付きアクセスを有するパケット・ペイロード(payload)を検出する回路に関するものである。この検出する回路は、例えば、米国特許第５，１６８，３５６号および米国特許第５，２８９，２７６号から公知であり、エラー保護／訂正の対策(measure) をもたらすそれぞれのパケットと共にパケットで圧縮ビデオ信号を伝送することは有利なことである。前述の特許のシステムは、それぞれの伝送チャネルから、複数のプログラム成分を持つとはいえ単一のテレビジョン・プログラムを伝送し、処理する。これらのシステムは、再生のためにビデオ成分を条件付けるようにさらに処理するために、それぞれのプログラムのビデオ信号成分を抽出するように、逆トランスポート(inverse transport)・プロセッサを利用する。それは、例えば、伝送されたテレビジョン信号の受け取りは、信号を暗号化することによって特定の加入者に限定されるという、英国のウイルトシヤー州、クリックレード、ピッツフィールド１７(Wilts，Cricklade，17 Pittfield)のスフィスト・テレビジョン出版物(Swift Television Publications)、サテライト・ブック(SATELLITE BOOK)、「衛星テレビ理論と実践の完全ガイド(A COMPLETE GU IDE TO SATELLITE TV THEORY AND PRACTICE)」から公知である。この限定は、異なる権利付与データ(entitlement data)を周期的に伝送することによって、放送会社の意向で変えることができる。この権利付与データは、それぞれの受像機の中にあるスマート・カードによって処理され、関連プログラム・アテリアルを再生する資格が与えられたこれらの受像機内だけの暗号解読デバイスによる使用のために暗号解読キーを生成する。前述のタイプのパケット・ビデオ・システムでは、権利付与データは、スマート・カード回路によって容易にアクセスするためにそのようなデータを含むものとして認識できる、特定のパケット内に含むことができる。北アメリカ向けの直接放送衛星システムのような広域放送システムは、多数の加入者を有する。この数は、直ちに特定の受信者の権利付与データを変えることを不可能にするほど、多数である。例えば、放送会社は、スポーツ試合の切符が売り切れていない場合、スポーツ・スタジアムがあるエリアのテレビ放送を停止する必要があることを考えてみよう。この情報は、試合の直前まで入手できないこともある。もちろん、放送会社は、ローカル区域のテレビ放送を停止することの決定を行う前に、最後の可能な瞬間まで待つことを望むであろう。本発明は、ある方法および装置を提供し、それによって権利付与データは、直ぐさまプログラム・マテリアルを受信するための権利付与の否定を与えるように層化(layered )されている。本発明は、層化された権利付与データ(layered entitlement data)の送受信のためのシステム／方法である。受像機の実施例は、条件付きアクセス・ペイロード・ヘッダと残りの権利付与データのペイロードとを含むペイロードを有するパケットを選択するために、パケット・トランスポート・プロセッサを含む。それぞれのペイロード・ヘッダは、その権利付与データを処理することに基づいてそれぞれの受像機を許可または不許可にするように符号化されている、バイトのグループを含んでいる。加入者の特定の条件付きアクセス・コードワードで予めプログラム化された条件付きアクセス・フィルタ(conditional access filter)は、加入者の特定（固有）の条件付きアクセス・コードワードと一致させるために条件付きアクセスヘッダのそれぞれのバイトのグルーピングを検査する。一致が生じる場合だけ、プロセッサは権利付与データを処理することが許可される。図面の簡単な説明本発明は、図面を参照して説明される。ここで、図１は、時分割多重化パケット・テレビジョン信号の図式表現である。図２は、それぞれの信号パケットの図式表現である。図３は、本発明を実施する多重化成分信号(multiplexed component signals) のパケットの選択および処理のための受像機を示すブロック図である。図４は、条件付きアクセス・フィルタ／開始コード検出器のブロック図である。図５は、条件付きアクセス・フィルタの動作を示すフローチャートである。図６は、他の条件付きアクセス・フィルタのブロック図である。図７は、図３に示した要素１７のために実施できる典型的なメモリ管理回路のブロック図である。図８は、サービス・チャネル・データのためのメモリ・アドレス構成を示す図式表現である。図９は、メモリ・アドレス制御の動作を示すフローチャートである。図１は、複数の異なるテレビジョンまたはインタアクティブ・テレビジョン・プログラムの成分を含む信号パケットを表す一連のボックスからなる、パケット信号ストリームを示している。これらのプログラム成分は圧縮データで形成されていると仮定され、それ自体で、それぞれの画像のためのビデオ量は可変である。パケットは一定長である。同じ添字を有する文字のパケットは単一プログラムの成分を表している。例えば、Ｖ_i、Ａ_i、Ｄ_iは、ビデオ、オーディオおよびデータ・パケットを表し、Ｖ₁、Ａ₁、Ｄ₁と呼ばれているパケットは、プログラム１のためのビデオ、オーディオおよびデータ成分を表し、Ｖ₃、Ａ₃₁、Ａ₃₂、Ｄ₃ は、プログラム３のビデオ、オーディオ１、オーディオ２およびデータ成分を表している。データ・パケット(data packets)Ｄ_iは、例えば、受像機内の所定の動作を開始するための制御データを含むことができる。あるいは、それらは、例えば、受像機内に置かれまたは受像機に関連したマイクロプロセッサによって実行されるアプリケーションを形成する実行可能なコードを含むことができる。パケットのストリングの上部の行では、特定のプログラムのそれぞれの成分が一緒にグループ化して示されている。しかしながら、パケットの全ストリングにより示されているように、同一のプログラムからのパケットはグループ化する必要性がない。それぞれの成分の発生のシーケンスに対するいかなる特定の順序もまたない。それぞれのパケットは、図２に示されるようなプレフィックスおよびペイロードを含むように配置されている。本例のプレフィックスは、４つ（Ｐ，ＢＢ，ＣＦ，ＣＳ）が１ビットフィールドで、１つ（ＳＣＩＤ）が１２ビットフィールドである５つのフィールドを含む、２つの８ビット・バイトを含む。ＳＣＩＤフィールドは信号成分識別子(signal component idertifier)である。フィールドＣＦは、パケットのペイロードが暗号化されるかどうかを指示するためのフラグを含み、フィールドＣＳは、２つの代替暗号解読キーのどれが暗号化パケットを暗号解読するために利用されるべきかを示すフラグを含んでいる。あらゆるパケットのプレフィックスはパケット整列され、したがってそれぞれのフィールドのロケーションは容易に識別できる。それぞれのペイロードの中には、プログラム成分に特有である継続計数(conti nnity count)ＣＣ、モジュロ１６、およびＴＯＧＧＬＥフラグビットを含むヘッダがある。継続計数は、単に、同一プログラム成分の逐次パケットの連続番号である。ＴＯＧＧＬＥフラグビットは、論理レベルを変えるか、または、ＭＰＥＧ圧縮ビデオ成分のうちの画像層開始コードの発生に基づいてトグルする１ビット信号である。図３は、逆トランスポート(inverse transport)・プロセッサの要素を含むディジタル・テレビジョン信号受像機の一部をブロック形式で示している。信号は、アンテナ１０によって検出され、受信信号の特定の帯域を抽出し、２進形式のベースバンド圧縮信号を供給するチューナ検出器１１に印加される。周波数帯域は、従来方法によってマイクロプロセッサ１９を通してユーザによって選択される。通常、放送ディジタル信号は、例えばリード・ソロモン・フォーワード・誤り訂正（ＦＥＣ）符号により誤り符号化されている。かくして、ベースバンド信号は、ＦＥＣデコーダ１２に印加される。ＦＥＣデコーダ１２は、受信ビデオを同期化し、図１に示された形式を有する信号パケットの誤り訂正済みストリームを供給する。ＦＥＣ１２は、規則的な間隔で、あるいは、例えばメモリ・コントローラ１７の要求に応じてパケットを供給する。どちらの場合も、パケット・フレーミングまたは同期信号がＦＥＣ回路から供給される。これは、それぞれのパケット情報がＦＥＣ１２からの転送される回数を示す。検出周波数帯域は、パケット形式の複数の時分割多重化プログラムを含むことができる。有用であるために、単一プログラムからのパケットだけは他の回路要素に送られるべきである。本例では、ユーザはどのパケットを選択したらいいかを知らないものと仮定する。この情報は、プログラム・ガイドに含まれる。プログラム・ガイドは、それ自体、ＳＣＩＤによってプログラム信号成分に関連したデータからなるプログラムであり、例えば、加入者の権利付与に関連している情報を含むことができる。このプログラム・ガイドは、それぞれのプログラムのオーディオ、ビデオ、データ等成分のためのＳＣＩＤの各プログラムに対するリストである。プログラム・ガイド（図１のパケットＤ4）は、固定ＳＣＩＤに割り当てられる。電力が受像機に供給されると、マイクロプロセッサ１９は、プログラムガイドに関連したＳＣＩＤを、類似したプログラマブルＳＣＩＤレジスタ１３のバンクの１つにロードするようにプログラムされる。ＦＥＣ１２からの信号のそれぞれの検出パケットのプレフィックス部のＳＣＩＤフィールドは、他のＳＣＩＤレジスタ１４に連続的にロードされる。プログラマブルレジスタおよび受信ＳＣＩＤレジスタは、比較器回路１５のそれぞれの入力ポートに結合され、受信ＳＣＩＤはプログラム・ガイドＳＣＩＤと比較される。パケットのためのＳＣＩＤがプログラム・ガイドＳＣＩＤに一致するならば、比較器１５は、マイクロプロセッサによる使用のためにメモリ１８内の所定のロケーションにそのパケットを経路選択するようにメモリ・コントローラ１７を条件付ける。受信ＳＣＩＤがプログラム・ガイドＳＣＩＤに一致しないならば、対応するパケットは単にダンプされる。コンピュータ・キーボードとして示されているが、従来の遠隔制御装置、または受像機フロントパネル・スイッチであってもよいインターフェース２０を介して、マイクロプロセッサは、ユーザからのプログラミング・コマンドを待機する。ユーザは、チャンネル４（アナログテレビシステムの用語）に供給されたプログラムを見る要求を出すことができる。マイクロプロセッサ１９は、チャンネル４のプログラム成分のそれぞれのＳＣＩＤのためにメモリ１８にロードされたプログラム・ガイドを走査し、対応する成分信号処理経路に関連するレジスタ・バンク１３のプログラマブルレジスタの中のそれぞれの他のレジスタにこれらのＳＣＩＤをロードするようにプログラムされる。所望のプログラムのためのオーディオ、ビデオ、またはデータプログラムの受信パケットは、最終的に、それぞれのオーディオ・プロセッサ２３、ビデオ・プロセッサ２２、または補助データ・プロセッサ２１、（２４）信号プロセッサのそれぞれに経路選択されなけれならない。データは、比較的定速度で受信されるが、信号プロセッサは、公称的には、バースト状の入力データを必要とする（例えば、それぞれの伸長形式による）。図３に示した典型的なシステムは、最初に、それぞれのパケットを共通メモリ１８内の所定メモリ・ロケーションに経路選択する。その後、それぞれのプロセッサ２１〜２４はメモリ１８からの成分パケットを要求する。共通メモリを通して成分の経路選択をすることによって、所望の信号データ速度バッファリングまたはスロットリングの対策が実現できる。オーディオ・パケット、ビデオ・パケットおよびデータ・パケットは、それぞれの所定のメモリ・ロケーションにロードされ、成分データへのバッファ・アクセスに便利な信号プロセッサを使用可能にする。それぞれの成分パケットのペイロードは適当なメモリ領域にロードされるように、それぞれのＳＣＩＤ比較器はこれらのメモリ領域に関連している。この関連(association)は、メモリ・コントローラ１７において実配線されるか、または、この関連はプログラマブルであってもよい。前者の場合、プログラマブルレジスタ１３の中の特定のレジスタは、常にオーディオ、ビデオおよびデータＳＣＩＤにそれぞれ割り当てられる。後者の場合、オーディオ、ビデオおよびデータＳＣＩＤはプログラマブル・レジスタ１３のいずれかにロードされることができる。そして、それぞれのＳＣＩＤがプログラマブル・レジスタにロードされるとき、適当な関連はメモリ・コントローラ１７においてプログラムされる。定常状態では、プログラムＳＣＩＤがプログラマブル・レジスタ１３に記憶された後、受信信号パケットのＳＣＩＤは、プログラマブルＳＣＩＤレジスタ内のＳＣＩＤの全てと比較される。一致が、記憶されたオーディオ、ビデオ、またはデータＳＣＩＤのいずれかとなされるならば、対応するパケット・ペイロードは、オーディオ、ビデオまたはデータ・メモリ領域またはメモリブロックにそれぞれ記憶される。それぞれの信号パケットは、信号暗号解読器１６を介してＦＥＣ１２からメモリ・コントローラ１７に結合される。信号ペイロードだけが暗号化され、パケット・ヘッダは、変更されない暗号解読器によって通過される。パケットが暗号解読されるべきか否かは、パケット・プレフィックスのＣＦフラグによって決定され、いかにパケットが暗号解読されるべきか（２つの代替の暗号解読キーのうちの１つ）はＣＳフラグによって決定される。それぞれのパケットに対していかなるＳＣＩＤ一致もないならば、暗号解読器は単にいかなるデータの通過も不能にする。暗号解読器(decryptor)は、スマート・カード装置３１によって提供される暗号解読キー(decryption keys)によってプログラムされる。このスマート・カードは、プログラム・ガイドの特定のパケットに含まれた権利付与情報に応答して、適当な暗号解読キーを生成する。本例のシステムは、２つのレベルの暗号(enc ryption)またはプログラム・アクセス、すなわち権利付与制御メッセージＥＣＭおよび権利付与管理メッセージＥＭＭを取り入れる。プログラム権利付与制御および管理情報は、プログラム・ガイドを含むパケット・ストリームに含まれる特定のＳＣＩＤと共に識別できるパケットで規則的に伝送される。これらのパケットの中に含まれるＥＣＭ情報は、スマート・カードで使用されて、暗号解読器(d ecryptor)によって使用される暗号解読キー(decryption keys)を生成する。これらのパケットの中に含まれるＥＭＭ情報は、加入者固有のスマート・カードで使用されて、加入者が権利付与されるプログラム・マテリアルを決定する。これらのパケット内のＥＭＭ権利付与情報は、地理的に特有に、またグループ特有に、あるいは加入者特有にされることができる。例えば、本システムは、スマート・カードから課金情報(blling information)をプログラム・プロバイダ、例えば、衛星放送会社に知らせるためのモデム（図示せず）を含む。スマート・カードは、例えば、受像機ロケーションのエリア・コードおよび電話交換局と共にプログラムされることができる。ＥＭＭは、スマート・カードで処理されるとき、特定のエリア・コードにおける特定のプログラムの受信の権利があるかまたはこのプログラムの受信を否定するデータを含んでいる。プログラム・プロバイダは、例えば、見る度に支払う(pay-per-view)プログラムに関する限り、非常に短いリード・タイム(lead time)である加入者に権利を付与する能力を要求する。特定の加入者の識別は、特定のプログラムの放送直前まで不能になることがある。このような短いリード・タイムの場合、加入者に基づいてＥＭＭをプログラムすることができないこともある。他の符号化層は条件付きアクセス・コードを含むことによって権利付与情報に直ちに加えられ、それぞれのパケット内のＥＭＭおよびＥＣＭデータの受信を許可／禁止し、それによって、いくつかのプログラムに対してほぼ瞬間の許可／禁止を可能にする。ＥＭＭおよびＥＣＭ権利付与データを含むパケット・ペイロードは、特別に符号化された４つの３２ビットのグループに配置された１２８ビットのペイロード・ヘッダを含んでいる。各グループは条件付きアクセス・コードで符号化され、各条件付きアクセス・コードは異なって符号化されることができる。各加入者は特定の条件付きアクセス・コードに割り当てられる。一致フィルタ(matched fil ter)、すなわちＥコード・デコーダ３０は、１２８ビットヘッダ内の加入者固有のビット・パターンを検出するように構成されている。一致が検出されるならば、デコーダはメモリ・コントローラ１７およびスマート・カード３１と通信し、権利付与ペイロードの残りがスマート・カードに利用されるようにする（メモリ１８を介して）。一致が検出されないならば、ペイロードは特定の受像機によって受容されない。一致フィルタ３０がプログラマブルされるならば、条件付きアクセス・コードは、周期的に変えることができる。これらのコードはスマート・カードによって周期的に供給されることができる。視聴者の権利付与に関連したスマート・カードの動作に関するより特定の詳細に関しては、サテライト・ブック(SATELLITE BOOK)、「衛星テレビ理論と実践の完全ガイド(A COMPLETE GUIDE TO SATELLITE TV THEORY AND PRACTICE)」の第２５節に述べられている。一致フィルタ、すなわちＥコードデコーダは、特定のＭＰＥＧビデオ・ヘッダを検出するという第２の機能を実行するように構成されている。これらのヘッダは３２ビット開始コードである（そのことが権利付与ペイロードのヘッダが３２ビット・グループで符号化される理由である）。ビデオ・データが消失されるならば、ＭＰＥＧビデオ・デコーダは特定のデータ・エントリ・ポイントでビデオ・データの伸長だけを再開始できる。これらのエントリ・ポイントは、ＭＰＥＧ開始コードと一致する。デコーダは、ビデオ・パケットの消失後にメモリへのビデオ・データの流れを禁止し、次のＭＰＥＧ開始コードがデコーダ３０によって検出された後だけメモリへのビデオ・ペイロードの書き込みを再開するように、メモリ・コントローラ１７と通信するように構成されている。図４は、条件付きアクセス情報またはＭＰＥＧ開始コードを含むパケットを検出するための典型的な装置（図３のデコーダ３０）を示している。デコーダ３０が権利付与ペイロードまたはＭＰＥＧ開始コードを検出するように条件付けられるかどうかは、現在受信されているＳＣＩＤの機能による。図４では、暗号解読器(decryptor)１６から供給されたデータは８ビット・バイトであり、パケット整列されていると仮定される。すなわち、権利付与ペイロードの第１バイトまたはＭＰＥＧ開始コードの第１バイトは、特定のヘッダまたは開始コードワードを検出する場合、ビット／バイト・ストリームにおけるその位置は正確に既知であるので、特定のバイト位置、例えば、パケット・ペイロードの開始と正確に整列されている。暗号解読器１６からのデータは、比較器２５４のそれぞれの第１の入力接続部に結合された８ビット並列出力ポートを有する８ビットレジスタ２５０に印加される。この比較器２５４は、例えば、アンド・ゲートおよびラッチに結合されたそれぞれの出力接続部を有する８つの２入力型排他的ノア（ＸＮＯＲ）回路のバンクで構成することができる。このラッチは、各バイト間隔でアンド・ゲートの結果をラッチするように構成されているデータラッチであってもよい。３２ビットＭＰＥＧ開始コードは、８ビット・レジスタ・バンク２６５内に４バイトとして記憶される。条件付きアクセス・コードは１６の８ビット・レジスタ・バンク２５７内に８ビット・バイトとして記憶される。レジスタバンク２５１および２６５のロードは、マイクロプロセッサ１９および／またはスマート・カードによって制御される。開始コード・レジスタ２６５は、４：１のマルチプレクサ２６６に結合され、条件付きアクセス・コード・レジスタは１６：１のマルチプレクサ２５７に結合されている。マルチプレクサ２５７，２６６の出力ポートは、２：１のマルチプレクサ２４９に結合されている。マルチプレクサ２４９のそれぞれの出力接続部は比較器２５４のそれぞれの対応する第２の入力端子に結合されている。（マルチプレクサ２４９，２５７および２６６の入出力接続部は８ビットバスであることに注目）。レジスタ２５０のそれぞれの出力接続部に示されたそれぞれの値が対応してマルチプレクサ２４９のそれぞれの出力接続部に示された出力値と同じであるならば、真の信号は対応するデータバイトのための比較器回路２５４によって発生される。開始コードを検出するために、マルチプレクサ２６６は、カウンタ２５８によって走査され、暗号解読器１６からの最初の４つのペイロード・データ・バイトの発生と同期して４つの異なるレジスタ２６５を比較器に逐次結合する。一方、条件付きアクセス・コードを検出するために、マルチプレクサ２５７は、カウンタ２５８によって走査され、レジスタ２６５のうちの異なる一つを比較器回路２５４に逐次結合する。比較器回路の出力は、累算・テスト回路２５５に印加されている。回路２５５は、所定数のバイト一致条件のいずれかが発生したかどうかを決定し、発生したならば、検査中の特定ペイロードの残りの部分の権利付与データのための書き込みイネーブル信号を発生する。本システムでは、権利付与ペイロード・ヘッダは、４つの３２ビット条件付きコードに配列された１２８ビットを含む。異なった加入者の条件付きアクセス・フィルタ３０は、１２８ビットのバイトの異なった組み合わせを探すように構成される。例えば、ある加入者装置は条件付きアクセス・コードのうちの最初の４バイトに一致するように構成することができる。他の加入者装置は、条件付きアクセス・コードの第２番目の４バイトに一致するように構成する、などが可能である。これらの典型的な状況のいずれにおいて、回路２５５は、適当な４つの連続的なバイトに対する一致が発生されたどうかを決定する。加入者固有の条件付きアクセス・コードに対してバンク内の１６のレジスタの使用は回路構造を多少簡単にする。各加入者は４バイトの条件付きアクセス・コードを有しているので、このコードを１６のレジスタ・セット内に４回ロードすることができる。したがって、送信機では、放送会社は、送信される条件付きアクセス・コードのうちの４バイトの４つのグループに対する相対ロケーションにかかわる必要がない。代替装置は、加入者固有の条件付きアクセス・コードを保持するように単一グループの４つのレジスタのみを組み込むことができ、これらのレジスタを１２８ビットの権利付与ペイロード・ヘッダによってモジュロ４を反復して走査することができる。このことは、好ましくないことには他のサービスのシステム帯域を制限し、あまりにも多くの時間がかかるだけであるので、あらゆる機能に対する２³²の可能な権利付与コードのそれぞれを送信することは実用的でない。グルーピングがそれぞれの４バイトの条件付きアクセス・コードの中の３バイトで規定されるこの制限は、いくつかの論理グルーピングにより条件付きアクセス・コードを配列することによって多少解決することができる。このように、グループの全ての加入者は、４バイトの条件付きコードの中の１バイトを無視するためにそれぞれのグループの受像機を条件付けることによってアドレス指定することができる。本例では、各４バイト・アクセス・コードは２５６の加入者を表す。フィルタ条件付けは、例えば、最初の４バイト位置の全ての０を送信し、この条件を検出するように条件付きアクセス・フィルタを構成することによって行われる。この条件が満たされるならば、条件付きアクセス・フィルタは、それぞれの４バイトのグループの３バイトだけの一致を検出するように電気的に再構成される。第３の変更例は、全ての加入者の条件付きアクセスを許可するために提供される。これは、全て０（または全て１）で権利付与ペイロードを符号化することによって行われる。したがって、条件付きアクセス・フィルタは、オール・ゼロ検出器（要素２６１〜２６３）も含むように構成される。データのそれぞれの到達バイトのビットは８ビット・オア・ゲート２６３のそれぞれの端子に結合される。このビットの中のいずれかのビットが論理１であるならば、オア・ゲート２６３は論理１出力を発生する。オアゲート２６３の出力は、Ｄ形ラッチ２６１のデータ入力端子およびＱ出力端子にそれぞれ結合された出力および第２の入力を有する２入力オア・ゲート２６２の一方の入力に結合されている。Ｄ形ラッチは入来データバイトの到達と同期してタイミング回路２５９によってクロックされる。ラッチがリセットされた後、発生するデータバイトのいずれのいかなるビットも論理１であるならば、ラッチ２６１は、次のリセットパルスまでそのＱ出力で論理１を示す。ラッチ２６１のＱ出力は、ラッチが１出力レベルを示すときは常に、０出力レベルを示すインバータに結合されている。このように、その後、１２８ビット（１６バイト）のヘッダがレジスタ２５０を通過されるならば、インバータの出力はハイで、１２８ビットは０値付けられる。ラッチは、各新しいペイロードの受信よりも前にリセットされる。権利付与ペイロード・ヘッダの通過後、インバータからのハイ出力レベルの検出に応答して、回路２５５はデータ書き込みイネーブル信号を発生する。図５は、条件付きアクセス・フィルタ３０の動作を示すフローチャートである。この処理は関連したＳＣＩＤの検出によって開始される。一旦適当なＳＣＩＤが検出されると、ペイロードはフィルタ３０に印加される｛３００｝。比較｛３０２｝が、ヘッダの最初の４バイトと加入者固有の条件付きアクセス・コードとの間で行われる。一致が生じるならば、権利付与データ書き込みイネーブルが発生される｛３１０｝。一致が生じないならば、最初の４バイトが全０に対して検査される｛３０６｝。全０が検出されないならば、ヘッダの第２番目の４バイトは加入者固有の条件付きアクセス・コードと比較される｛３０８｝。これらが一致するならば｛３１２｝、書き込みイネーブルが発生される｛３１０｝。一致しないならば、第３番目の４バイト・セットは加入者固有の条件付きアクセス・コードと比較される｛３１４｝。これが一致するならば｛３１６｝、書き込みイネーブルが発生される｛３１０｝。一致しないならば、第４番目の４バイト・セットが加入者固有の条件付きアクセス・コードと比較される｛３１７｝。これらが一致するならば｛３１８｝、書き込みイネーブルは発生される｛３１０｝。一致しないならば、ヘッダの最後の１２バイトが、全０に対して検査される｛３２０｝。全０が最後の１２バイトで検出されるならば、書き込みイネーブルが発生され｛３１０｝、検出されないならば、処理は次のパケットを待つ｛３００｝。代替装置では、ステップ｛３２０｝で、本システムはヘッダの全１６バイトの全０を探すようにプログラムすることができる。ある種の他の固定パターンが、全て１または例えば、０と１とが交互に現れるパターンのような全て０以外を利用してもよいことを理解すべきである。ステップ｛３０６｝で、最初の４バイトが全て０であるならば、ヘッダの第２番目の４バイトのうちの３つが加入者固有の条件付きアクセス・コードと比較される｛３５４｝。図４の装置では、このことは、唯一の４バイトのグループに対する３つの一致を探すように要素２５５を構成することによって達成される。４バイトのうちの３つが一致するならば｛３２６｝、書き込みイネーブルが発生され｛３２２｝、一致しないならば、４ヘッダ・バイトのうちの第３のセットのうちの３つが加入者固有の条件付きアクセス・コードと比較される｛３３０｝。４バイトのうちの３つが一致するならば｛３３２｝、書き込みイネーブル信号が発生され｛３２２｝、一致しないならば、最後の４バイトのうちの３つが加入者固有の条件付きアクセス・コードと比較される｛３３６｝。これらが一致するならば、書き込みイネーブル信号が発生され｛３２２｝、一致しないならば全０条件が検査される｛３２０｝。４バイトのそれぞれのグループのうちの２つだけが一致される場合、他の検出レベルはステップ｛３２４〜３４０｝と同様に組み入れることができることに注目すべきである。このことは、例えば、最初の８バイトを、全て０であるかまたは最初の４ビットを全て１ビットであるように配列することによって条件付けることができる。この場合、条件付けアクセス・コードによって使用可能にされるそれぞれのグループはずっと大きくなる。メモリに権利付与ペイロードを記憶することに関しては、本システムは、条件付きアクセス・コードを受信し、検査するとき、ペイロード・ヘッダをメモリに書き込む。条件付きアクセス・コードが検出されるならば、検出される書き込みイネーブルは、メモリ制御がペイロードの書き込みを継続することを可能にするだけである。反対に、条件付きアクセス・コードがペイロードの最初の１６バイトで検出されない場合、ペイロードの残りはメモリに書き込まれなく、条件付きアクセス・ペイロードに対するメモリ・アドレスはペイロード条件付きアクセス・ヘッダの中の１６バイトを上書きするためにリセットされる。図６は、１度に３２ビット（４バイト）と同じぐらい多数と比較する他の条件付きアクセス・フィルタである。これは、開始コードのバイト位置を予め知らないで開始コードの検出を可能にする。開始コードは、８ビットレジスタに記憶される（８ビットのμＰＣバスが使用されるために８ビットレジスタが使用される）。レジスタの出力ポートはマルチプレクサ２９８の第１の入力セットに結合されている。加入者固有の条件付きアクセス・コードは、マルチプレクサ２９８のための第２の入力セットに結合されたそれぞれの出力ポートを有する第２のレジスタ・バンク２９９に記憶される。マルチプレクサ２９８は、比較器２７０〜２７３のそれぞれの第１の８ビット入力ポートに接続された出力セットを有する。レジスタ２６５または２９９が比較器に結合されるかどうかは、μＰＣに応答する累算・テスト回路２９７によって制御される。暗号解読器１６からの入力バイトは並列／直列レジスタ２４７〜２７７に結合される。それぞれのレジスタ２７４〜２７７は、比較器２７０〜２７３の第２の８ビット入力ポートにそれぞれ結合された並列出力ポートを有する。本システムは、入力信号の４つの連続バイトがレジスタ２４７〜２７７に現在ロードされるように調時(timed)される。比較器の出力端子は、それぞれのオア・ゲート２７８〜２８１を介して累算・テスト回路２９７に結合されている。オア回路の第２の入力端子は、累算・テスト回路２９７のそれぞれの制御出力接続部に結合されている。図４の装置のように、図６の装置は、最初の４バイトおよび１６バイト全てで全０を検出するオール・ゼロ検出器を含んでいる。４バイトの条件付きアクセス・コードを検出するために、連続する唯一の４バイトのグループがレジスタ２４７〜２７７にロードされ、レジスタ２９９に含まれる加入者固有のアクセス・コードと対照してテストされる。全て４つの比較器が一致を検出するならば、アンド・ゲート２８３は一致を示す論理１を発生する。比較器の中の１つが一致を検出することができないならば、アンド・ゲートは論理０を発生する。４者択３の入力バイト条件付きアクセス・コード・セットを検出するために、累算・テスト回路２９７は、オア・ゲートに結合された制御線の中の１つに論理１値を印加する。これは、このオアゲートの出力を強制的に論理１にさせ、当然有効的に関連した比較器からの一致となる。したがって、条件付きアクセス・コード検出は、４バイト検出の場合のように、連続する唯一の４バイトのグループで実行される。開始コードを検出するために、オアゲートの全ての制御線は論理０に保持されている。入力バイトは縦続接続のレジスタ２４７〜２７７に逐次印加され、レジスタ２６５に記憶された開始コードとの一致に対するテストは各々の連続する包括的な４入力バイト・セットで行われる。図７は、図３に示されたメモリ・コントローラ１７のための典型的な装置を示している。各プログラム成分はメモリ１８の異なる隣接ブロックに記憶される。さらに、マイクロプロセッサ１９またはスマート・カード（図示せず）によって発生されたデータのような他のデータはメモリ１８に記憶されることができる。アドレスは、マルチプレクサ１０５によって印加され、入力データはマルチプレクサ９９によってメモリ１８に印加される。メモリ管理回路からの出力データは、他のマルチプレクサ１０４によって信号プロセッサに供給される。マルチプレクサ１０４に供給された出力データは、マイクロプロセッサ１９、メモリ１８からまたはマルチプレクサ９９から直接得られる。プログラムデータは、標準の画像解像度および画質のものであり、特定のデータ速度で生じるものと仮定される。一方、本受像機で供給することができる高画質テレビジョン信号ＨＤＴＶは、非常に高速なデータ速度で生じる。実際には、ＦＥＣで供給された全てのデータは、マルチプレクサ９９からマルチプレクサ１０４に直接経路選択することができるより高速のＨＤＴＶ信号を除いては、マルチプレクサ９９およびメモリＩ／Ｏ回路１０２を介してメモリ１８を通って経路選択される。データは、暗号解読器１６と、スマート・カード回路と、マイクロプロセッサ１９と、メディア・エラー・コード源１００とからマルチプレクサ９９に供給される。ここで使用されるような用語”メディア・エラー・コード”は、開始コードのような所定のコード・ワードの検出まで処理を中断し、次に例えば開始コードにより処理を再開するようにそれぞれの信号プロセッサ（伸長器）を条件付けるようにデータ・ストリームに挿入される特別のコード・ワードを意味する。メモリ・アドレスは、プログラムアドレス指定回路７９〜９７から、マイクロプロセッサ１９から、スマート・カード装置３１からおよび補助パケット・アドレス・カウンタ７８からマルチプレクサ１０５に供給される。いかなる特定の時限でも特定のアドレスの選択は直接メモリ・アクセスＤＭＡ回路９８によって制御される。比較器１５からのＳＣＩＤ制御信号およびそれぞれの信号プロセッサからの”必要データ(data needed)”信号は、ＤＭＡ９８に印加され、それに応答して、メモリ・アクセス競合(memory access contention)が調停される。ＤＭＡ９８は、それぞれのプログラム信号成分に対する適当な読み出しまたは書き込みアドレスを供給するようにサービス・ポインタ・コントローラ９３と協働する。いろいろな信号成分のメモリブロックに対するそれぞれのアドレスは、４つのプログラム成分のグループ、すなわちサービス・ポインタ・レジスタ８３，８７，８８および９２によって発生される。それぞれの信号成分が記憶されるそれぞれのメモリのブロックに対する開始ポインタはそれぞれの信号成分のためのレジスタ８７に含まれている。開始ポインタは、固定値であってもよいし、またはマイクロプロセッサ１９において従来のメモリ管理法で計算されてもよい。それぞれのブロックの最後のアドレスに対するポインタは、各潜在的プログラムに対して１つサービス・レジスタ・バンク８８に記憶されている。開始アドレスと同様に、終了、すなわち最後のアドレスは固定値であってもよいし、またはマイクロプロセッサ１９によって供給された値で計算されてもよい。開始ポインタおよび終了ポインタに対して計算値を使用することは、より少ないメモリを有するより用途の広いシステムを提供するので、好ましいことである。メモリ書き込みポインタ、すなわちヘッド・ポインタは、加算器８０およびサービス・ヘッド・レジスタ８３によって発生される。各潜在的プログラム成分に対してサービス・ヘッド・レジスタがある。書き込みポインタ値、すなわち、ヘッドポインタ値はレジスタ８３に記憶され、メモリ書き込みサイクル中、アドレスマルチプレクサ１０５に供給される。１単位だけ増分されるヘッドポインタは、加算器８０にも結合され、増分されたポインタは、次の書き込みサイクルの間、適当なレジスタ８３に記憶されている。現在サービスされている適当なプログラム成分に対するレジスタ８３がサービス・ポインタ・コントローラ９３によって選択される。本例では、開始ポインタおよび終了ポインタは１６ビット・ポインタであると仮定される。レジスタ８３は、１６ビットの書き込みポインタ、すなわちヘッドポインタである。１６ビット・ポインタは、レジスタ８７および８８に開始ポインタおよび終了ポインタをロードするための１６ビット・バスまたは８ビット・バスの使用を容易にするために選択されている。一方、メモリ１８は１８ビット・アドレスを有する。１８ビットの書き込みアドレスは、結合された１８ビットの書き込みアドレスの最上位のビット位置に開始ポインタ・ビットを有する１６ビットのヘッド・ポインタに開始ポインタの最上位の２ビットを連結することによって形成される。開始ポインタは、それぞれのレジスタ８７によってサービス・ポインタ・コントローラ９３に供給される。サービス・ポインタ・コントローラは、レジスタ８７に記憶された開始ポインタからより上位の(more significan t)開始ポインタ・ビットを解析(parse)し、これらのビットを１６ビットのヘッド・ポインタ・バスに関連付ける。このことは、マルチプレクサ８５を出るヘッド・ポインタ・バスと結合されていることが示されるバス９６によって、かつ、図８の太い矢印によって示されている。図８では、ボックスの最上部、中間および最下部の行は、開始ポインタ、アドレスおよびヘッドまたはテール・ポインタのビットをそれぞれ表している。より高位に番号付けられているボックスはより上位のビット位置(more significant bit position)を表している。矢印は、それぞれのアドレスのビットが開始ポインタまたはヘッド／テール・ポインタのどのビット位置から得られるかを示している。本展開(derivation)において、太い矢印は定常動作を表している。同様に、メモリ読み出しポインタまたはテール・ポインタは、加算器７９およびサービス・テール・レジスタ９２によって発生される。各潜在的なプログラム成分に対してサービス・テール・レジスタがある。読み出しまたはテールポインタ値はレジスタ９２に記憶され、メモリ読み出しサイクル中にアドレス・マルチプレクサ１０５に供給される。１単位だけ増分されるテール・ポインタは、加算器７９にも結合され、増分されたポインタは次の読み出しサイクルの間、適当なレジスタ９２に記憶される。レジスタ９２は、現在サービスされている適当なプログラム成分のためのサービス・ポインタ・コントローラ９３によって選択される。レジスタ９２は１６ビットのテール・ポインタを供給する。１８ビットの読み出しアドレスは、結合された１８ビットの書き込みアドレスの最上位のビット位置に開始ポインタ・ビットを有する１６ビットのテール・ポインタに開始ポインタの最上位の２ビットを連結することによって形成される。サービス・ポインタ・コントローラは、レジスタ８７に記憶された開始ポインタからより上位の開始ポインタ・ビットを解析し、これらのビットを１６ビットのヘッド・ポインタ・バスに関連付ける。このことは、マルチプレクサ９０を出るテール・ポインタ・バスと結合されているバス９４によって示されている。データは計算されたアドレスでメモリ１８に記憶されている。１バイトのデータを記憶した後、ヘッド・ポインタは、１だけ増分され、このプログラム成分のための終了ポインタと比較され、これらが等しいならば、ヘッド・ポインタのもっと有意なビットが開始ポインタの下位１４ビットと取り換えられ、０がアドレスのヘッド・ポインタ部の下位２ビット位置に置かれる。このことは、開始ポインタとアドレスとの間のハッチされた矢印に関して図８に示されている。この動作は、サービス・ポインタ・コントローラ９３からマルチプレクサ８５からのヘッド・ポインタ・バスを指示する矢印９７によって示される。下位１４の開始ポインタ・ビットの印加によって、ヘッド・ポインタ・ビットを無効にする(overr ide)と仮定する。この１書き込みサイクルの間、ヘッド・ポインタ・ビットをアドレスの下位開始ポインタ・ビットと取り換えることによって、メモリは、上位の２開始ポインタ・ビットで指定されたメモリ・ブロックを通してスクロールし、したがって、ブロック内の独自のメモリ・ロケーションのための各パケットの開始での書き込みアドレスの再プログラミングを不要にする。ヘッド・ポインタが常にテール・ポインタ（メモリ１８からデータをどこに読み出すかを指示するために使用される）に等しいならば、ヘッド・テール・クラッシュが発生したことを示す信号がマイクロプロセッサの割り込み部に送られる。このプログラム・チャネルからメモリ１８にさらに書き込むことは、マイクロプロセッサがチャネルを再使用可能にするまで、不能にされる。この場合は非常にまれであり、通常動作中、発生すべきでない。データは、加算器７９およびレジスタ９２によって計算されたアドレスに従って、それぞれの信号プロセッサの要求でメモリ１８から検索される。１バイトの記憶データを読み出した後、テール・ポインタは、１単位だけ増分され、サービス・ポインタ・コントローラ９３においてこの論理チャネルのためのエンド・ポインタと比較される。テール・ポインタおよびエンド・ポインタが等しいならば、テール・ポインタのより上位のビットは下位の１４ビットの開始ポインタと取り換えられ、０がアドレスのテール・ポインタ部の下位の２ビット位置に置かれる。これは、コントローラ９３から出て、マルチプレクサ９０からのテール・ポインタ・バスを指示する矢印９５によって示されている。いま、テール・ポインタがヘッド・ポインタに等しいならば、それぞれのメモリ・ブロックは空として規定される。そして、より多くのデータがこのプログラムチャネルのためにＦＥＣから受信されるまで、これ以上のバイトは関連する信号プロセッサに送られない。それぞれの書き込みアドレスまたは読み出しアドレスのヘッド・ポインタ部またはテール・ポインタ部をスタート・ポインタの下位１４ビットで実際に置き換えることは、適当な多重化または３状態の相互接続の使用によって達成される。メモリ読み出し／書き込み制御は、サービス・ポインタ・コントローラおよび直接メモリ・アクセスＤＭＡ、要素９３および９４によって実行される。ＤＭＡは読み出しサイクルおよび書き込みサイクルをスケジュールするようにプログラムされる。スケジューリングは、ＦＥＣ１２がメモリに書き込まれるデータを供給しているか否かによる。いかなる入来信号成分データが消失されないようにＦＥＣデータ書き込み動作が優先する。図７に示された典型的な装置では、メモリをアクセスできる４つの種類の装置がある。これらは、スマート・カード、ＦＥＣ（より正確には、暗号解読器１６）、マイクロプロセッサ１９およびオーディオ・プロセッサおよびビデオ・プロセッサのようなアプリケーション・デバイスである。記憶域争奪(memory contention)は下記のように処理される。上記の様々な処理要素からのデータ要求に応答して、ＤＭＡは、それぞれのプログラム成分に対するメモリのブロックを割り当てる。メモリへのアクセスは、その間に１バイトのデータがメモリ１８から読み出されるかまたはメモリ１８に書き込まれる９５ｎＳタイム・スロットで実現できる。“ＦＥＣがデータを供給していること”または”ＦＥＣがデータを供給していないこと”のそれぞれで規定される２つの主要なアクセス割り当て(access allocation)モードがある。これらのモードの各々に関して、最大５Ｍバイト／秒のＦＥＣデータ速度、すなわち各２００ｎＳに対して１バイトと仮定すると、タイム・スロットは下記のように割り当てられ、優先順位が付けられる。これらは、ＦＥＣがデータを供給している場合１）ＦＥＣデータ書き込み；２）アプリケーション・デバイス読み出し／マイクロプロセッサ読み出し／書き込み；３）ＦＥＣデータ書き込み；４）マイクロプロセッサ読み出し／書き込み；およびＦＥＣがデータ供給していない場合１）スマート・カード読み出し／書き込み；２）アプリケーション・デバイス置読み出し／マイクロプロセッサ読み出し／書き込み；３）スマート・カード読み出し／書き込み；４）マイクロプロセッサ読み出し／書き込み。である。ＦＥＣデータ書き込みは延期することができないために、ＦＥＣ（すなわち、より正確には暗号解読器）は、データを提供している場合、各２００ｎＳ期間中メモリ・アクセスを保証しなければならない。交互のタイム・スロットがアプリケーション・デバイスおよびマイクロプロセッサによって共有される。要求デバイス(requesting device)に対して供給可能であるいかなるデータもないとき、マイクロプロセッサはアプリケーション・タイム・スロットの使用を実現する。コントローラ９３は、ＳＣＩＤ検出器と通信して、メモリ書き込み動作の間、それぞれの開始ポインタ・レジスタ、ヘッドポインタ・レジスタおよび終了ポインタ・レジスタのどれにアクセスするかを決定する。コントローラ９３は、ＤＭＡと通信して、メモリ読み出し動作の間、それぞれの開始レジスタ、終了レジスタおよびテールレジスタのどれにアクセスするかを決定する。ＤＭＡ９８は、マルチプレクサ９９、１０４および１０５によって対応するアドレスおよびデータの選択を制御する。図９は、ＤＭＡ９８のメモリ・アクセス処理の典型的なフローチャートを示す。ＤＭＡは、ＳＣＩＤの検出によって受信パケットの検出または非検出に応答する｛２００｝。メモリに書き込まれる暗号解読器１６からのデータの存在を示すＳＣＩＤが検出されたならば、暗号解読器からの１バイトのプログラム・データはバッファ・メモリ１８に書き込まれる｛２０１｝。書き込まれるメモリのブロックは、現ＳＣＩＤに応答するプロセッサ９３によって決定される。次に、スマート・カードおよびμＰＣを含むプログラム成分プロセッサのいずれかがデータまたはメモリ１８への読み出し／書き込み（Ｒ／Ｗ）アクセスを要求しているか否かを決定する｛２０２｝。いかなるデータ要求もＤＭＡで行われていないならば、処理はステップに戻る｛２００｝。データＲ／Ｗ要求が行われていたならば、ＤＭＡは要求の優先順位を決定する｛２０３｝。これは、従来の割り込みルーチンによってまたは、その代わりに、データを要求するこれらのプログラム・プロセッサの任意の順序の逐次１バイト・サービスによって達成される。例えば、任意のアクセス優先順位はビデオ、オーディオＩ、オーディオII、スマート・カード、およびμＰＣであると仮定する。ビデオ、オーディオIIおよびμＰＣだけがメモリ・アクセスを要求していることも仮定する。現ステップの動作中｛２０３｝、１バイトのビデオがメモリから読み出される。次のステップ動作中｛２０３｝、１バイトのオーディオIIがメモリから読み出され、次のその後のステップの発生中｛２０３｝、１バイトのμＰＣデータはメモリ１８に書き込まれ、またはメモリ１８から読み出される等である。スマート・カードおよびμ ＰＣアクセスのためのアドレスは、スマート・カードおよびμＰＣのそれぞれによって提供されるが、ビデオ、オーディオおよびプログラム・ガイドのためのアドレスはアドレス・ポインタ装置（８０〜９３）から供給されることに注目すべきである。一旦優先アクセスが確立されると｛２０３｝、必要なプログラム・プロセッサは、メモリ１８に書き込まれるかまたはメモリ１８から読み出される１バイトのデータによってサービスされる｛２０４｝。次に、暗号解読器１６からの１バイトのデータはメモリに書き込まれる｛２０５｝。μＰＣがアクセスを要求しているかどうかを決定するための検査｛２０６｝が行われる。μＰＣがアクセスを要求しているならば、１バイトのデータによってサービスされる｛２０７｝。μＰＣがアクセスを要求していないならば、処理は、プログラム・プロセッサのいずれかアクセスを要求するかどうかを決定するためにステップ｛２０２｝にジャンプする。このように、入来データ(incoming data)は常に他のメモリ・アクセス期間(memory access period)へのアクセスが保証され、介在するメモリ・アクセス期間はプログラム・プロセッサの間で広げられる。暗号解読器１６からデータが現在得られないならば、すなわち、ＳＣＩＤは現在検出されないならば、処理｛２０８〜２１６｝が後に続く。最初に、スマート・カードは、メモリ・アクセスを要求しているかを否かを決定するために検査される｛２０８｝。要求しているならば、１バイトのメモリ・アクセスが与えられ｛２０９｝、そうでないときには、プログラム・プロセッサのいずれかがメモリ・アクセスを要求しているか否かを決定するために検査が行われる｛２１０｝。データＲ／Ｗ要求が行われたならば、ＤＭＡは、要求の優先順位を決定する｛２１１｝。適当なプロセッサは、１バイトのメモリ読み出しまたは書き込みアクセスによってサービスされる｛２１２｝。データＲ／Ｗ要求がプログラム・プロセッサによって行われないならば、処理は、スマート・カードがメモリ・アクセスを要求しているか否かを決定するためにテストが実行されるステップ｛２１３｝にジャンプする。要求しているならば、スマート・カードは１バイトのメモリ・アクセスによってサービスされ｛２１６｝、そうでないと、処理はステップ｛２００｝にジャンプする。この好ましい例では、”ＦＥＣがデータを供給していない”モードでは、スマート・カードは全ての他のプログラム・プロセッサよりも２対１のアクセス優先順位(access precedence)が与えられる。この優先権は、ＤＭＡ装置内のプログラマブル・ステートマシンにプログラムされ、μＰＣによって変更される。前述のように、本システムはインタアクティブ・サービスを提供することを意図され、μＰＣ１９は、インタアクティブ・データに応答して、少なくとも一部はインタアクティブ動作を実行する。この役割では、μＰＣ１９は、アプリケーション・ストレージおよび作業メモリの両方に対してメモリ１８を使用する。これらの例では、システム・オペレータは、μＰＣ１９により大きな周波数のメモリ・アクセスを与えるためにメモリ・アクセス優先順位を変えることができる。メモリ・アクセス優先順位の再プログラミングを、インタアクティブ・アプリケーション命令のサブセットとして含むことができる。パケットが消失された場合、メディア・エラー・コードをビデオ成分信号ストリームに挿入し、特定の信号エントリ・ポイントがデータ・ストリームで発生されるまで、伸長を中断するようにビデオ信号伸長器を条件付けることは有利なことである。どこで、どのビデオパケットで次のエントリ・ポイントが発生できるかを予測することは実際的でない。できるだけ高速に次のエントリ・ポイントを探すために、パケットが消失されたことを検出した後の最初のビデオ・パケットの始めでメディア・エラー・コードを含むことが必要である。図７の回路は、各ビデオ・パケットの始めにメディア・エラー・コードを置き、次に、直前のパケットのいかなる消失もない場合、それぞれのパケットのメディア・エラー・コードを削除する。メディア・エラー・コードは、暗号解読器から到達するビデオ・ペイロードより先にＭ書き込みサイクルの間、メモリ１８に書き込むことにより、現ビデオ・パケット・ペイロードのために備えてある第１のＭ個のメモリ・アドレス・ロケーションに挿入される。同時に、マルチプレクサ９９は、発生源１００からのメディア・エラー・コードをメモリ１８Ｉ／Ｏに印加するようにＤＭＡ９８によって条件付けられる。Ｍは、単に、メディア・エラー・コードを記憶するのに必要な整数のメモリ・ロケーションである。メモリは８ビット・バイトを記憶するものであり、メディア・エラー・コードは３２ビットであると仮定すると、Ｍは４に等しい。メモリにメディア・エラー・コードをロードするためのアドレスは、マルチプレクサ８２およびマルチプレクサ８５を介して、それぞれのビデオ成分サービス・レジスタ８３によって供給される。ビデオ成分データでロードされるメモリ・ロケーションにメディア・エラー・コードをロードするためのポインタ・レジスタ８３から供給された第１のＭ個のアドレスは単に、通常ビデオ・ヘッド・ポインタによって発生される次のＭ個の逐次アドレスであることが理解される。これらの同一アドレスはＭ段の遅延素子８４に結合されるので、メディア・エラー・コードの最後のバイトがメモリ１８に記憶された直後、第１のＭ個のアドレスは遅延素子８４の出力として得られる。メディア・エラー・コードをメモリにロードするためのタイミングは消失パケットの決定と一致する。パケット・エラーまたは消失検出は、現パケットのＣＣおよびＨＤデータに応答するエラー検出器１０１によって実行される。パケット消失が検出されたならば、現パケットのビデオ成分は、次のアドレス・ロケーション、すなわち（Ｍ＋１）番目のアドレス・ロケーションで始まるメモリ１８に記憶される。これは、適当なレジスタ８３から遅延されないヘッド・ポインタを送り続けるようにマルチプレクサ８５を条件付けることによって達成される。一方、パケット消失が検出されないならば、現パケットにおけるビデオ成分の第１のＭバイトは、メディア・エラー・コードが直前に記憶されたメモリ・ロケーションに記憶される。パケット・エラーまたは消失検出は、現パケットのＣＣおよびＨＤデータに応答するエラー検出器１０１によって実行される。検出器１０１は、現パケットの連続カウント(continuity count)ＣＣが前のパケットのＣＣと１単位(unit)だけ異なるか否かを決定するために、現パケットの連続カウントＣＣを検査する。さらに、現パケットのＴＯＧＧＬＥ（トグル）ビットが検査され、それがそれぞれのビデオ・フレームに対して適切な状態を示しているか否かを決定する。ＣＣ値が不正確であるならば、ＴＯＧＧＬＥビットの状態が検査される。ＣＣおよびＴＯＧＧＬＥビットの一方または両方がエラーであるか否かに応じて、第１または第２のエラー訂正(error remediation)モードがそれぞれ実行される。誤っているＣＣおよびＴＯＧＧＬＥビットの両方によって開始される第２のモードにおいて、本システムは画像層ヘッダ(picture layer header)を含むパケットにリセットされるように条件付けられる。ＣＣだけが誤っている第１のモードでは、本システムはスライス層ヘッダ(slice layer header)を含むパケットにリセットされるように条件付けられる。（スライス層は、フレーム内の圧縮データのサブセットである。）第１および第２のモードの両方では、メモリに書き込まれたメディア・エラー・コードは、訂正動作(remedial action)を実行するよう伸長器(de compressor)に報知するために、それぞれのペイロードに保持される。ＳＣＩＤ検出器、暗号解読器、アドレス指定回路、条件付きアクセス・フィルタ、およびスマート・カード・インターフェスは全て単一の集積回路上に含まれるようにシステムを分割することは特に有効であることが分かった。これは、臨界的なタイミング制約をもたらす外部経路の数を制限する。

【手続補正書】特許法第１８４条の８【提出日】１９９６年３月２８日【補正内容】請求の範囲１．権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法において、複数のＮバイトの条件付きアクセス・コードを形成し、所定の論理状態の特別のＮバイトのコードを形成し、Ｍ個の異なるＮバイトの条件付きアクセス・コード（ここで、ＭおよびＮは１よりも大きい整数である）を連結し、前記Ｎバイトの条件付きアクセス・コードまたは前記特別のＮバイトのコードの中の１つを選択し、ａ）前記Ｎバイトの条件付きアクセス・コードまたは前記特別のＮバイトのコードの中の前記選択された１つを含み、ｂ）該選択されたコードと前記Ｍ個の異なるＮバイトの条件付きアクセス・コードとを連結し、かつｃ）該連結されたコードと前記権利付与および制御データとを連結するペイロードを形成し、およびａ）権利付与データを含むようなトランスポート・パケットを識別するヘッダと、ｂ）前記ペイロードとを有するトランスポート・パケットを形成することを特徴とする権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法。２．請求項１に記載の方法において、さらに加えて、ＮバイトのＲ個のグループ全てが所定の論理状態のビットを有する（Ｍ＋１） ×Ｎバイトのコード（Ｒ、Ｍ、Ｎは全て整数で、Ｒ×Ｎ≦（Ｍ＋１）×Ｎである）を提供し、かつ前記ペイロードを形成するステップが、ａ）前記Ｎバイトの条件付きアクセス・コードまたは全て１の論理状態のＮバイトのコードのうちの１つを選択し、ｂ）該選択されたコードと前記Ｍ個の異なるＮバイトの条件付きアクセス・コードとを連結し、かつｃ）前記（Ｍ＋１）× Ｎバイトのコードまたは該連結されたコードを選択し、かつｄ）該最後に選択されたコードと前記権利付与および制御データとを連結することを特徴とする権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法。３．権利付与データを含むようなパケットを識別するヘッダを有し、かつ前記権利付与データを含むペイロード、およびＭ個の連結されたＮバイトの条件付きアクセス・コード（ここで、ＭおよびＮは１よりも大きい整数である）を含む信号パケットに含まれた権利付与データを含むパケット信号を処理するパケット信号受信機における装置において、前記パケット信号を印加する手段と、前記パケット信号に応答して、権利付与データを含む信号パケットを識別し、かつ識別されたパケットから権利付与データ・ペイロードを抽出するトランスポート・プロセッサと、権利付与データ・プロセッサと、排他的Ｎバイトのデータのグルーピングにおける条件付きアクセス・コードのための権利付与データ・ペイロードを検査するように構成されており、かつ条件付きアクセス・コードの検出の失敗の際に、前記権利付与データ・プロセッサによって抽出権利付与データ・ペイロードの受信を禁止する条件付きアクセス・フィルタとを備えていることを特徴とする装置。５．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの条件付きアクセス・コードを記憶するレジスタと、排他的Ｎバイトのグループにおける前記ペイロード・データと前記レジスタ内に含まれた前記Ｎバイトの条件付きアクセス・コードとを比較し、かつ前記条件付きアクセス・コードと前記排他的Ｎバイトのグループのいずれかとの一致がなされた場合、前記権利付与データを前記権利付与データプロセッサに印加する比較器を含む手段とを備えていることを特徴とする装置。６．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの条件付きアクセス・コードを記憶するためのレジスタと、ａ）前記権利付与データ・ペイロードの中の最初のＮバイトが全て１の論理状態の条件付きアクセス・コードを含んでいるか否かを決定し、ｂ）前記最初のＮバイトが全て１の論理状態のコードを含んでいるならば、前記加入者固有の条件付きアクセス・コードの中のＮ−１バイトと排他的Ｎバイトのグループにおける前記権利付与データ・ペイロードとを比較し、かつ前記加入者固有の条件付きアクセス・コードの中のＮ−１バイトと前記排他的ＮバイトのグループのいずれかのＮ−１バイトとの一致がなされた場合、前記権利付与データを前記権利付与データ・プロセッサに印加するためのイネーブル信号を発生し、ｃ）そうでなければ、排他的Ｎバイトのグループにおける前記権利付与データ・ペイロードと前記レジスタ内に含まれた前記Ｎバイトの加入者固有の条件付きアクセス・コードとを比較し、かつ前記加入者固有の条件付きアクセス・コードと前記排他的Ｎバイトのグループのいずれかとの一致がなされた場合、前記権利付与データを前記権利付与データ・プロセッサに印加する比較器とによって特徴付けられる装置。７．請求項６に記載の装置において、さらに加えて、前記権利付与データ・ペイロードにおける所定数の前記条件付きアクセス・コードの中のＮバイトのグループが同じ論理状態のものであるか否かを検出し、そうであるならば、前記権利付与データ・ペイロードを前記権利付与データ・プロセッサに印加する検出器を含む前記条件付きアクセス・フィルタによって特徴付けられる装置。８．請求項６に記載の装置において、さらに加えて、前記権利付与・データ・ペイロードにおける所定数の前記条件付きアクセス・コードの中のＮバイトのグルーブが全て０論理状態を有するか否かを検出し、そうであるならば、前記権利付与データ・ペイロードを前記権利付与データ・プロセッサに印加する検出器を含む前記条件付きアクセス・フィルタによってさらに特徴付けられる装置。１０．請求項５に記載の装置において、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶する前記レジスタはＮ１バイトのレジスタを含み、かつ前記条件付きアクセス・フィルタはさらに、前記Ｎ１バイトのレジスタにそれぞれ結合されたＮ入力ポートを有するマルチプレクサと、前記Ｎ１バイトのレジスタからのデータを前記比較手段に逐次供給するためにその入力ポートを走査するように前記マルチプレクサを条件付ける計数回路とを備えていることを特徴とする装置。１１．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、前記条件付きアクセス・フィルタが第１のモードで権利付与データ・ペイロードにおける条件付きアクセス・コードを検出するように構成されており、かつ第２のモードで圧縮ビデオ・パケット・ペイロードにおけるＭＰＥＧビデオ成分開始コードを検出するように構成されているデュアル・モード動作によって特徴付けられている装置。１２．請求項１１に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶するレジスタと、Ｎバイトのビデオ成分開始コードを記憶するレジスタと、制御信号に応答して、前記加入者固有の条件付きアクセス・コードまたは前記ビデオ成分開始コードの中の１つを選択するマルチプレクサと、前記マルチプレクサに結合され、排他的なＮバイトのグループにおける権利付与データ・ペイロードと前記マルチプレクサに選択された前記ビデオ成分開始コードを有する包括的なＮバイトのグループにおける圧縮ビデオ・ペイロード・データまたはＮバイトの条件付きアクセス・コードとを比較し、かつ前記条件付きアクセス・コードと前記権利付与データ・ペイロードのＮバイトのグループとの一致がなされた場合、前記権利付与データを前記権利付与データ・プロセッサに印加し、または前記ビデオ成分開始コードと圧縮ビデオ・ペイロードのＮバイトのグループとの一致がなされた場合、開始コード指示信号を発生する比較器を含む手段とを備えていることを特徴とする装置。１４．請求項１１に記載の装置において、さらに加えて、前記権利付与データに応答して、抽出されたプログラム・ペイロードを暗号解読する暗号解読器、および前記権利付与データ・プロセッサは、加入者固有で、かつ加入者グループのアクセス情報に基づいて特定のプログラムのための暗号解読プログラム・ペイロードに対して加入者の権利付与を決定し、アクセスが否定されたこれらのプログラムに対してプログラムデータの再生を防止する権利付与プロセッサを含み、加入者固有で、かつ加入者グループのアクセス情報が前記受信機内に記憶されていることによって特徴付けられる装置。１５．権利付与データを含むようなパケットを識別するヘッダを有し、かつ前記権利付与データを含むペイロードを有し、かつ条件付きアクセス・コードを含む信号パケット内に含まれている権利付与データを含むパケット信号を処理する方法において、前記パケット信号を印加するステップと、前記パケット信号に権利付与データを含む信号パケットを識別するステップと、識別パケットからペイロードを抽出するステップと、メモリに抽出ペイロードを記憶するステップと、抽出ペイロードのペイロード・データと、加入者固有および加入者グループのアクセス・コードとを比較するステップと、加入者固有のペイロードまたは加入者グループのペイロードの検出の失敗の際に前記メモリへの抽出ペイロードの記憶を禁止するステップと、前記パケット信号におけるプログラム・データを含む信号パケットを識別するステップと、前記プログラム・データにおけるビデオ開始コードを検出するステップと、ビデオ開始コード検出信号を発生し、かつ前記開始コード信号をビデオ信号伸長器に印加するステップとを有することを特徴とする方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者デイス，マイケル，スコットアメリカ合衆国 46077 インデイアナ州シオンズヴィルインディアンパイプレーン 1103 (72)発明者チャネイ，ジョン，ウイリアムアメリカ合衆国 46060 インデイアナ州ノブレスヴィルサンリッジサークル 18019 (72)発明者ヘイリー，ジェイムズ，エドウィンアメリカ合衆国 46250 インデイアナ州インデイアナポリスクリークサイドレーン 7239

Claims

【特許請求の範囲】１．権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法において、Ｎバイトの条件付きアクセス・コードを形成し、Ｍ個の異なるＮバイトの条件付きアクセス・コードを連結し、所定の論理状態の前記Ｎバイトの条件付きアクセス・コードまたは特別のＮバイトのコードの中の１つを選択し、ａ）前記Ｎバイトの条件付きアクセス・コードまたは前記特別のＮバイトのコードの中の選択された１つを含み、ｂ）該選択されたコードと前記Ｍ個の異なるＮバイトの条件付きコードとを連結し、かつｃ）該連結されたコードと前記権利付与および制御データとを連結するペイロードを形成し、およびａ）権利付与データを含むようなトランスポート・パケットを識別するヘッダとｂ）前記ペイロードとを有するトランスポート・パケットを形成することを特徴とする権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法。２．請求項１に記載の方法において、さらに加えて、ＮバイトのＲ個のグループ全てが所定の論理状態のビットを有する（Ｍ＋１）×Ｎバイトのコード（Ｒ、Ｍ、Ｎは全て整数で、ＲＸＮ≦（Ｍ＋１）×Ｎである）を提供し、かつ前記ペイロードを形成するステップが、ａ）前記Ｎバイトの条件付きアクセス・コードまたは全て１の論理状態のＮバイトのコードの中の１つを選択し、ｂ）選択されたコードと前記Ｍ個の異なるＮバイトの条件付きアクセス・コードとを連結し、かつｃ）前記（Ｍ＋１）×Ｎバイトのコードまたは連結コードを選択し、かつｄ）最後の選択コードと前記権利付与管理および制御データとを連結することを特徴とする権利付与管理および制御データを含む条件付きアクセス情報を伝送する方法。３．権利付与データを含むようなパケットを識別するヘッダを有し、かつ前記権利付与データを有するペイロードと条件付きアクセス・コードを含むペイロード・ヘッダとを有する信号パケットに含まれた権利付与データを含むパケット信号を処理するパケット信号受信機における装置において、前記パケット信号を印加する手段（１０〜１２）と、前記パケット信号に応答して、権利付与データを含むものとして識別された信号パケットを選択し、かつ選択パケットからペイロードを抽出するトランスポート・プロセッサ（１３〜１５，１９）と、抽出ペイロードデータを受信したときにそれを記憶する記憶手段（１７，１８）と、加入者固有の条件付きアクセス・コードのための抽出ペイロードのペイロード・ヘッダ・データを検査するように構成されており、かつ加入者固有のペイロードの検出の失敗の際に前記メモリ手段に抽出ペイロード・データを記憶することを禁止する条件付きアクセス・フィルタ（３０）とを備えていることを特徴とする装置。４．請求項３に記載の装置において、前記メモリ手段に結合され、権利付与データを有するそれぞれの前記ペイロードから前記メモリ手段に記憶された権利付与データを利用するスマート・カードをさらに含んでいることを特徴とする装置。５．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶するためのレジスタと、排他的Ｎバイトのグループにおける前記ペイロード・ヘッダ・データと前記レジスタ内に含まれた前記Ｎバイトの加入者固有の条件付きアクセス・コードとを比較し、かつ前記加入者固有の条件付きアクセス・コードと前記排他的Ｎバイトのグループのいずれかとの一致がなされた場合、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生する比較器を含む手段とを備えていることを特徴とする装置。６．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶するためのレジスタと、ａ）前記ペイロード・ヘッダ・データの中の最初のＮバイトが全て１の論理状態のコードを含んでいるか否かを決定し、ｂ）前記最初のＮバイトが全て１の論理状態のコードを含んでいるならば、前記加入者固有の条件付きアクセス・コードの中のＮ−１バイトと排他的のＮバイトのグループにおける前記ペイロード・ヘッダ・データとを比較し、かつ前記加入者固有の条件付きアクセス・コードの中のＮ−１バイトと前記排他的ＮバイトのグループのいずれかのＮ−１バイトとの一致がなされた場合、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生し、ｃ）そうでなければ、排他的Ｎバイトのグループにおける前記ペイロード・ヘッダ・データと前記レジスタ内に含まれた前記Ｎバイトの加入者固有の条件付きアクセス・コードとを比較し、かつ前記加入者固有の条件付きアクセス・コードと前記排他的Ｎバイトのグループのいずれかとの一致がなされた場合、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生する比較器を含む手段とを備えていることを特徴とする装置。７．請求項６に記載の装置において、さらに加えて、前記ペイロード・ヘッダ・データにおける所定数の前記条件付きアクセス・コードの中のＮバイトのグループが同じ論理状態のものであるか否かを検出し、そうであるならば、前記イネーブル信号を発生する検出器をさらに含んでいることを特徴とする装置。８．請求項６に記載の装置において、さらに加えて、前記ペイロード・ヘッダ・データにおける所定数の前記条件付きアクセス・コードの中のＮバイトのグループが全て０値ビットを有するか否かを検出し、そうであるならば、前記イネーブル信号を発生する検出器をさらに含んでいることを特徴とする装置。９．請求項３に記載の装置において、さらに加えて、前記ペイロード・ヘッダ・データにおける前記条件付きアクセス・コードの全てのバイトが同じ論理状態ものであるか否かを検出し、前記ペイロード・ヘッダ・データにおける前記条件付きアクセス・コードの全てのバイトが同じ論理状態ものであるならば、ペイロード権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生する検出器を含んでいることを特徴とする装置。１０．請求項５に記載の装置において、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶する前記レジスタはＮ１バイトのレジスタを含み、かつ前記条件付きアクセス・フィルタはさらに、前記Ｎ１バイトのレジスタにそれぞれ結合されたＮ入力ポートを有するマルチプレクサと、前記Ｎ１バイトのレジスタからのデータを比較器を含む前記手段に逐次供給するためにその入力ポートを走査するように前記マルチプレクサを条件付ける計数回路とを備えていることを特徴とする装置。１１．請求項３に記載の装置において、前記条件付きアクセス・フィルタは、第１のモードで条件付きアクセス・コードを検出し、かつ第２のモードでビデオ成分開始コードを検出するというデュアル機能を実行するようにプログラム可能であることを特徴とする装置。１２．請求項１１に記載の装置において、前記条件付きアクセス・フィルタは、Ｎバイトの加入者固有の条件付きアクセス・コードを記憶するレジスタと、Ｎバイトのビデオ成分開始コードを記憶するレジスタと、制御信号に応答し、前記加入者固有の条件付きアクセス・コードまたは前記ビデオ成分開始コードの中の１つを選択するマルチプレクサと、前記マルチプレクサに結合され、Ｎバイトのグループにおける前記ペイロード・ヘッダ・データと前記マルチプレクサに選択された前記加入者固有の条件付きアクセス・コードまたは前記ビデオ成分開始コードとを比較し、かつ前記加入者固有の条件付きアクセス・コードと前記ペイロード・ヘッダのＮバイトのグループとの一致がなされた場合、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生するかまたは前記ビデオ成分開始コードと前記ペイロード・ヘッダのＮバイトのグループとの一致がなされた場合、開始コード指示信号を発生する比較器を含む手段とを備えていることを特徴とする装置。１３．請求項１２に記載の装置において、比較器を含む前記手段は前記第１のモードにおいて、ａ）前記ペイロード・ヘッダ・データの中の最初のＮバイトが全て１の論理状態のコードを含んでいるか否かを決定すること、ｂ）前記最初のＮバイトが全て１の論理状態のコードを含むならば、前記加入者固有の条件付きアクセス・コードのＮ−１バイトと前記唯一のＮバイトのグループのいずれかのＮ−１バイトとを比較し、かつ前記加入者固有の条件付きアクセス・コードのＮ−１バイトと前記唯一のＮバイトのグループのいずれかのＮ− １バイトとの一致がなされたならば、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生すること、ｃ）さもないと、唯一のＮバイトのグループにおける前記ペイロード・ヘッダ・データと前記レジスタ内に含まれた前記Ｎバイトの加入者固有の条件付きアクセス・コードとを比較し、かつ前記加入者固有の条件付きアクセス・コードと前記唯一のＮバイトのグループのいずれかとの一致がなされたならば、前記権利付与データを前記メモリ手段に書き込むためのイネーブル信号を発生すること、を機能的に実行するように構成されていることを特徴とする装置。