JPH1013385A - パケットデータ誤り訂正方法及び装置並びにパケット受信装置 - Google Patents
パケットデータ誤り訂正方法及び装置並びにパケット受信装置Info
- Publication number
- JPH1013385A JPH1013385A JP8167060A JP16706096A JPH1013385A JP H1013385 A JPH1013385 A JP H1013385A JP 8167060 A JP8167060 A JP 8167060A JP 16706096 A JP16706096 A JP 16706096A JP H1013385 A JPH1013385 A JP H1013385A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization pattern
- packet
- synchronization
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】誤り制御符号のバイト数を多くすることなく、
より多くの伝送誤りを訂正する。 【解決手段】同期パターン監視回路３１、後方保護回路
３２、前方保護回路３３及びＲＳフリップフロップ３４
により受信データについて同期がとれているかどうかを
判定し、同期中と判定されている間において、受信デー
タをバイトカウンタ３５でカウントし、１パケット毎に
同期パターン位置に対応してアクティブになる置換制御
信号Ｓ５を生成する。選択回路４３により、置換制御信
号Ｓ５がアクティブのときには同期パターン生成回路４
２で生成された同期パターンＰ１を選択し、置換制御信
号Ｓ５がインアクティブのときには受信データＤ３を選
択して出力し、この出力をバイト誤り訂正回路によりパ
ケット単位で訂正する。
より多くの伝送誤りを訂正する。 【解決手段】同期パターン監視回路３１、後方保護回路
３２、前方保護回路３３及びＲＳフリップフロップ３４
により受信データについて同期がとれているかどうかを
判定し、同期中と判定されている間において、受信デー
タをバイトカウンタ３５でカウントし、１パケット毎に
同期パターン位置に対応してアクティブになる置換制御
信号Ｓ５を生成する。選択回路４３により、置換制御信
号Ｓ５がアクティブのときには同期パターン生成回路４
２で生成された同期パターンＰ１を選択し、置換制御信
号Ｓ５がインアクティブのときには受信データＤ３を選
択して出力し、この出力をバイト誤り訂正回路によりパ
ケット単位で訂正する。
Description
【０００１】
【発明の属する技術分野】本発明は、パケットデータ誤
り訂正方法及び装置並びにパケット受信装置に関する。
り訂正方法及び装置並びにパケット受信装置に関する。
【０００２】
【従来の技術】図４は、従来のパケット通信装置、例え
ばデジタル放送通信装置の要部ブロック図である。パケ
ット送信装置１０では、信号源１１から映像や音声のデ
ータＤ０が出力され、同期パターン付加回路１２に供給
される。同期パターン付加回路１２は、例えば図５
（Ａ）に示す如く、データＤ０を１８７バイトのブロッ
クに分割し、各ブロックの先頭に固定の同期パターンＰ
１を付加し、１ブロックが１８８バイトのデータＤ１と
して出力する。図４では、同期パターンＰ１が１６進
数'47'である。バイト誤り制御符号化回路１３は、デー
タＤ１に対し図５（Ｂ）に示す如く、各ブロックの末尾
に１６バイトのバイト誤り制御符号Ｐ２を付加し、１パ
ケットが２０４バイトの伝送データＤ２として出力す
る。デジタル変調回路１４は、遠隔送信のため伝送デー
タＤ２の各ビットについて、‘１’と‘０’とで異なる
振幅、周波数又は位相の信号に変換することにより、伝
送データＤ２をデジタル変調する。
ばデジタル放送通信装置の要部ブロック図である。パケ
ット送信装置１０では、信号源１１から映像や音声のデ
ータＤ０が出力され、同期パターン付加回路１２に供給
される。同期パターン付加回路１２は、例えば図５
（Ａ）に示す如く、データＤ０を１８７バイトのブロッ
クに分割し、各ブロックの先頭に固定の同期パターンＰ
１を付加し、１ブロックが１８８バイトのデータＤ１と
して出力する。図４では、同期パターンＰ１が１６進
数'47'である。バイト誤り制御符号化回路１３は、デー
タＤ１に対し図５（Ｂ）に示す如く、各ブロックの末尾
に１６バイトのバイト誤り制御符号Ｐ２を付加し、１パ
ケットが２０４バイトの伝送データＤ２として出力す
る。デジタル変調回路１４は、遠隔送信のため伝送デー
タＤ２の各ビットについて、‘１’と‘０’とで異なる
振幅、周波数又は位相の信号に変換することにより、伝
送データＤ２をデジタル変調する。
【０００３】変調された信号は、有線又は無線の信号伝
送路を介してパケット受信装置２０に供給される。ビッ
トエラーは主にパケット送信装置１０とパケット受信装
置２０との間の信号伝送路において生ずる。パケット受
信装置２０では、デジタル復調回路２１により伝送デー
タが復調され、受信データＤ３として同期検出回路２２
に供給される。同期検出回路２２は、受信データＤ３の
同期がとれていると判断した場合にスルー状態となり、
受信データＤ３をＤ４としてバイト誤り訂正回路２３に
供給し、同期が外れたと判断した場合には出力を無効に
する。
送路を介してパケット受信装置２０に供給される。ビッ
トエラーは主にパケット送信装置１０とパケット受信装
置２０との間の信号伝送路において生ずる。パケット受
信装置２０では、デジタル復調回路２１により伝送デー
タが復調され、受信データＤ３として同期検出回路２２
に供給される。同期検出回路２２は、受信データＤ３の
同期がとれていると判断した場合にスルー状態となり、
受信データＤ３をＤ４としてバイト誤り訂正回路２３に
供給し、同期が外れたと判断した場合には出力を無効に
する。
【０００４】バイト誤り制御符号Ｐ２が１６バイトのリ
ードソロモン符号である場合には、バイト誤り訂正回路
２３は、同期パターンＰ１を先頭バイトとする各２０４
バイトについて、（１）誤りが８バイト以下であれば誤
りを訂正可能であり、（２）誤りが９〜１６バイトであ
れば誤りを訂正できないが誤りの有無を判断可能であ
り、（３）誤りが１７バイト以上であれば誤りの有無も
判断できない。
ードソロモン符号である場合には、バイト誤り訂正回路
２３は、同期パターンＰ１を先頭バイトとする各２０４
バイトについて、（１）誤りが８バイト以下であれば誤
りを訂正可能であり、（２）誤りが９〜１６バイトであ
れば誤りを訂正できないが誤りの有無を判断可能であ
り、（３）誤りが１７バイト以上であれば誤りの有無も
判断できない。
【０００５】
【発明が解決しようとする課題】誤り訂正能力を高める
ためにはバイト誤り制御符号Ｐ２のバイト数を多くすれ
ばよいが、伝送効率がその分低くなる。通常、バイト誤
り制御符号Ｐ２のバイト数は定められており、この条件
下でより多くの伝送誤りを訂正できるようにすることが
好ましい。
ためにはバイト誤り制御符号Ｐ２のバイト数を多くすれ
ばよいが、伝送効率がその分低くなる。通常、バイト誤
り制御符号Ｐ２のバイト数は定められており、この条件
下でより多くの伝送誤りを訂正できるようにすることが
好ましい。
【０００６】本発明の目的は、このような問題点に鑑
み、誤り制御符号のバイト数を多くすることなく、より
多くの伝送誤りを訂正することが可能なパケットデータ
誤り訂正方法及び装置並びにパケット受信装置を提供す
るとにある。
み、誤り制御符号のバイト数を多くすることなく、より
多くの伝送誤りを訂正することが可能なパケットデータ
誤り訂正方法及び装置並びにパケット受信装置を提供す
るとにある。
【０００７】
【課題を解決するための手段及びその作用効果】第１発
明では、パケット毎に同期パターン及び誤り制御符号が
含まれている受信データをパケット単位で訂正するパケ
ットデータ誤り訂正方法において、受信データ中の同期
パターンに基づいて同期がとれているかどうかを判定
し、同期がとれていると判定されている間において、受
信データの１パケット毎に同期パターン位置に対応し
て、生成した同期パターンで受信データの対応する部分
を置換し、置換された受信データをパケット単位で訂正
する。
明では、パケット毎に同期パターン及び誤り制御符号が
含まれている受信データをパケット単位で訂正するパケ
ットデータ誤り訂正方法において、受信データ中の同期
パターンに基づいて同期がとれているかどうかを判定
し、同期がとれていると判定されている間において、受
信データの１パケット毎に同期パターン位置に対応し
て、生成した同期パターンで受信データの対応する部分
を置換し、置換された受信データをパケット単位で訂正
する。
【０００８】この第１発明によれば、同期がとれている
間は、受信データに含まれている同期パターンに誤りが
あってもこれが正しい同期パターンで置換されるので、
同期パターンが実質的に誤り訂正の対象外となり、誤り
制御符号のバイト数を増やすことなく、より多くの伝送
誤りを訂正することが可能となるという効果を奏する。
間は、受信データに含まれている同期パターンに誤りが
あってもこれが正しい同期パターンで置換されるので、
同期パターンが実質的に誤り訂正の対象外となり、誤り
制御符号のバイト数を増やすことなく、より多くの伝送
誤りを訂正することが可能となるという効果を奏する。
【０００９】第１発明の第１態様では、上記同期パター
ンの存在が連続してｍ回検出されたかどうかを判定し、
該同期パターンの存在が連続してｎ回検出されなかった
かどうかを判定し、該同期パターンの存在が連続してｍ
回検出された後、該同期パターンの存在が連続してｎ回
検出されない前の間において、同期がとれていると判定
する。
ンの存在が連続してｍ回検出されたかどうかを判定し、
該同期パターンの存在が連続してｎ回検出されなかった
かどうかを判定し、該同期パターンの存在が連続してｍ
回検出された後、該同期パターンの存在が連続してｎ回
検出されない前の間において、同期がとれていると判定
する。
【００１０】第２発明では、パケット毎に同期パターン
及び誤り制御符号が含まれている受信データをパケット
単位で訂正するパケットデータ誤り訂正装置において、
受信データ中の同期パターンに基づいて同期がとれてい
るかどうかを判定し、同期がとれていると判定されてい
る間において、１パケット毎に同期パターン位置に対応
してアクティブになる置換制御信号を生成する置換制御
回路と、同期パターン生成回路と、該置換制御信号がア
クティブのときには該同期パターン生成回路で生成され
た同期パターンを選択し、該置換制御信号がインアクテ
ィブのときには該受信データを選択して出力する選択回
路と、該選択回路の出力をパケット単位で訂正する誤り
訂正回路と、を有する。
及び誤り制御符号が含まれている受信データをパケット
単位で訂正するパケットデータ誤り訂正装置において、
受信データ中の同期パターンに基づいて同期がとれてい
るかどうかを判定し、同期がとれていると判定されてい
る間において、１パケット毎に同期パターン位置に対応
してアクティブになる置換制御信号を生成する置換制御
回路と、同期パターン生成回路と、該置換制御信号がア
クティブのときには該同期パターン生成回路で生成され
た同期パターンを選択し、該置換制御信号がインアクテ
ィブのときには該受信データを選択して出力する選択回
路と、該選択回路の出力をパケット単位で訂正する誤り
訂正回路と、を有する。
【００１１】この第２発明によっても上記効果を奏す
る。第２発明の第１態様では、上記置換制御回路は、１
パケットの受信データ毎に、該受信データ中の時間軸方
向所定位置に同期パターンが存在するか否かを判定する
同期パターン監視回路と、該同期パターンの存在が連続
してｍ回検出されたかどうかを判定する後方保護回路
と、 該同期パターンの存在が連続してｎ回検出されな
かったかどうかを判定する前方保護回路と、を有し、該
同期パターンの存在が連続してｍ回検出された後、該同
期パターンの存在が連続してｎ回検出されない前の間に
おいて同期がとれていると判定する。
る。第２発明の第１態様では、上記置換制御回路は、１
パケットの受信データ毎に、該受信データ中の時間軸方
向所定位置に同期パターンが存在するか否かを判定する
同期パターン監視回路と、該同期パターンの存在が連続
してｍ回検出されたかどうかを判定する後方保護回路
と、 該同期パターンの存在が連続してｎ回検出されな
かったかどうかを判定する前方保護回路と、を有し、該
同期パターンの存在が連続してｍ回検出された後、該同
期パターンの存在が連続してｎ回検出されない前の間に
おいて同期がとれていると判定する。
【００１２】第３発明のパケット受信装置では、パケッ
ト毎に同期パターン及び誤り制御符号が含まれている送
信データを復調するデジタル復調回路と、復調された受
信データが供給される上記いずれかのパケットデータ誤
り訂正装置と、該パケットデータ誤り訂正装置から出力
される受信データをパケット単位で訂正する誤り訂正回
路と、を有する。
ト毎に同期パターン及び誤り制御符号が含まれている送
信データを復調するデジタル復調回路と、復調された受
信データが供給される上記いずれかのパケットデータ誤
り訂正装置と、該パケットデータ誤り訂正装置から出力
される受信データをパケット単位で訂正する誤り訂正回
路と、を有する。
【００１３】この第３発明によっても上記効果を奏す
る。
る。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態のパケット形式デジタル通信装置を説明する。
１パケットは上記のように２０４バイトであるとする。
この装置では、図４において、同期検出回路２２の替わ
りに図１の同期検出・置換回路２２Ａを用いている。同
期検出・置換回路２２Ａは、置換制御回路３０と、同期
パターン置換回路４０とを備えている。置換制御回路３
０は、同期パターン監視回路３１と、後方保護回路３２
及び前方保護回路３３と、ＲＳフリップフロップ３４
と、アンドゲート３５とを備えている。同期パターン置
換回路４０は、遅延回路４１と、同期パターン生成回路
４２と、選択回路４３とを備えている。
実施形態のパケット形式デジタル通信装置を説明する。
１パケットは上記のように２０４バイトであるとする。
この装置では、図４において、同期検出回路２２の替わ
りに図１の同期検出・置換回路２２Ａを用いている。同
期検出・置換回路２２Ａは、置換制御回路３０と、同期
パターン置換回路４０とを備えている。置換制御回路３
０は、同期パターン監視回路３１と、後方保護回路３２
及び前方保護回路３３と、ＲＳフリップフロップ３４
と、アンドゲート３５とを備えている。同期パターン置
換回路４０は、遅延回路４１と、同期パターン生成回路
４２と、選択回路４３とを備えている。
【００１５】同期パターン監視回路３１は、一致検出回
路３１１と、カウンタ３１２と、同期パターン検出回路
３１３とを備えている。一致検出回路３１１は、受信デ
ータＤ３が、一定の同期パターンＰ１に一致しているか
どうかを検出する。カウンタ３１２は、クロックＣＬＫ
を計数し、その計数値は十進数２０３の次に０に戻り、
計数値が０のときのみ高レベルになる信号Ｓ０を出力す
る。クロックＣＬＫは、図４のデジタル復調回路２１で
生成され、その周期は受信データＤ３のバイト周期に等
しく、パルス立ち上がり時点が受信データＤ３のバイト
の変化開始時点に一致している。カウンタ３１２は、例
えば一致検出回路３１１が最初に一致を検出したときに
ゼロクリアされる。
路３１１と、カウンタ３１２と、同期パターン検出回路
３１３とを備えている。一致検出回路３１１は、受信デ
ータＤ３が、一定の同期パターンＰ１に一致しているか
どうかを検出する。カウンタ３１２は、クロックＣＬＫ
を計数し、その計数値は十進数２０３の次に０に戻り、
計数値が０のときのみ高レベルになる信号Ｓ０を出力す
る。クロックＣＬＫは、図４のデジタル復調回路２１で
生成され、その周期は受信データＤ３のバイト周期に等
しく、パルス立ち上がり時点が受信データＤ３のバイト
の変化開始時点に一致している。カウンタ３１２は、例
えば一致検出回路３１１が最初に一致を検出したときに
ゼロクリアされる。
【００１６】同期パターン検出回路３１３は、一致検出
回路３１１が一致を検出し且つカウンタ３１２の出力信
号Ｓ０が高レベルのとき同期パターン検出信号Ｓ１を高
レベルにし、一致検出回路３１１が一致を検出せず且つ
カウンタ３１２の出力信号Ｓ０が低レベルのとき同期パ
ターン非検出信号Ｓ１Ｘを高レベルにし、その他のとき
には同期パターン検出信号Ｓ１及び同期パターン非検出
信号Ｓ１Ｘを低レベルにする。
回路３１１が一致を検出し且つカウンタ３１２の出力信
号Ｓ０が高レベルのとき同期パターン検出信号Ｓ１を高
レベルにし、一致検出回路３１１が一致を検出せず且つ
カウンタ３１２の出力信号Ｓ０が低レベルのとき同期パ
ターン非検出信号Ｓ１Ｘを高レベルにし、その他のとき
には同期パターン検出信号Ｓ１及び同期パターン非検出
信号Ｓ１Ｘを低レベルにする。
【００１７】後方保護回路３２は、カウンタ３２１と、
レジスタ３２２と、一致検出回路３２３とを備えてい
る。カウンタ３２１は、同期パターン検出信号Ｓ１のパ
ルスを計数し、同期パターン非検出信号Ｓ１Ｘが高レベ
ルになるとゼロクリアされる。設定可変のレジスタ３２
２には、値ｍが設定されている。一致検出回路３２３
は、カウンタ３２１の計数値がｍに一致したときのみ一
致検出信号Ｓ２を高レベルにする。
レジスタ３２２と、一致検出回路３２３とを備えてい
る。カウンタ３２１は、同期パターン検出信号Ｓ１のパ
ルスを計数し、同期パターン非検出信号Ｓ１Ｘが高レベ
ルになるとゼロクリアされる。設定可変のレジスタ３２
２には、値ｍが設定されている。一致検出回路３２３
は、カウンタ３２１の計数値がｍに一致したときのみ一
致検出信号Ｓ２を高レベルにする。
【００１８】したがって、後方保護回路３２は、２０４
バイト間隔で同期パターン検出信号Ｓ１のパルスを連続
してｍ個検出したときに同期がとれたと判定し、一致検
出信号Ｓ２をアクティブにする。前方保護回路３３は、
カウンタ３３１と、レジスタ３３２と、一致検出回路３
３３とを備えている。
バイト間隔で同期パターン検出信号Ｓ１のパルスを連続
してｍ個検出したときに同期がとれたと判定し、一致検
出信号Ｓ２をアクティブにする。前方保護回路３３は、
カウンタ３３１と、レジスタ３３２と、一致検出回路３
３３とを備えている。
【００１９】カウンタ３３１は、同期パターン非検出信
号Ｓ１Ｘのパルスを計数し、同期パターン検出信号Ｓ１
が高レベルになるとゼロクリアされる。設定可変のレジ
スタ３３２には、値ｎが設定されている。一致検出回路
３３３は、カウンタ３３１の計数値がｎに一致したとき
のみ一致検出信号Ｓ３を高レベルにする。したがって、
前方保護回路３３は、２０４バイト間隔で同期パターン
非検出信号Ｓ１Ｘのパルスを連続してｎ個検出したとき
に同期が外れたと判定し、一致検出信号Ｓ３をアクティ
ブにする。
号Ｓ１Ｘのパルスを計数し、同期パターン検出信号Ｓ１
が高レベルになるとゼロクリアされる。設定可変のレジ
スタ３３２には、値ｎが設定されている。一致検出回路
３３３は、カウンタ３３１の計数値がｎに一致したとき
のみ一致検出信号Ｓ３を高レベルにする。したがって、
前方保護回路３３は、２０４バイト間隔で同期パターン
非検出信号Ｓ１Ｘのパルスを連続してｎ個検出したとき
に同期が外れたと判定し、一致検出信号Ｓ３をアクティ
ブにする。
【００２０】ＲＳフリップフロップ３４は、一致検出信
号Ｓ２によりセットされ、一致検出信号Ｓ３によりリセ
ットされる。したがって、Ｄフリップフロップ３４の出
力信号Ｓ４は、受信データＤ３について同期がとれてい
る間のみ高レベルになる。アンドゲート３５は、信号Ｓ
０と信号Ｓ４の論理積を置換制御信号Ｓ５として出力す
る。したがって、置換制御信号Ｓ５は、受信データＤ３
について同期がとれている間において、受信データＤ３
の同期パターン位置でのみ高レベルになる。
号Ｓ２によりセットされ、一致検出信号Ｓ３によりリセ
ットされる。したがって、Ｄフリップフロップ３４の出
力信号Ｓ４は、受信データＤ３について同期がとれてい
る間のみ高レベルになる。アンドゲート３５は、信号Ｓ
０と信号Ｓ４の論理積を置換制御信号Ｓ５として出力す
る。したがって、置換制御信号Ｓ５は、受信データＤ３
について同期がとれている間において、受信データＤ３
の同期パターン位置でのみ高レベルになる。
【００２１】他方、同期パターン置換回路４０では、遅
延回路４１で受信データＤ３が遅延されて、受信データ
Ｄ３の同期パターン位置と置換制御信号Ｓ５とのタイミ
ングが調整される。選択回路４３は、置換制御信号Ｓ５
が低レベルのとき遅延回路４１の出力を選択し、置換制
御信号Ｓ５が高レベルのとき同期パターン生成回路４２
の出力を選択する。
延回路４１で受信データＤ３が遅延されて、受信データ
Ｄ３の同期パターン位置と置換制御信号Ｓ５とのタイミ
ングが調整される。選択回路４３は、置換制御信号Ｓ５
が低レベルのとき遅延回路４１の出力を選択し、置換制
御信号Ｓ５が高レベルのとき同期パターン生成回路４２
の出力を選択する。
【００２２】したがって、置換制御信号Ｓ５が低レベル
の間は受信データＤ３が遅延回路４１及び選択回路４３
を介し受信データＤ４Ａとして出力され、置換制御信号
Ｓ５が高レベルの間は同期パターン生成回路４２からの
同期パターンＰ１が選択回路４３を介し受信データＤ４
Ａとして出力される。選択回路４３の出力信号Ｄ４Ａ
は、図４中のバイト誤り訂正回路２３に供給される。
の間は受信データＤ３が遅延回路４１及び選択回路４３
を介し受信データＤ４Ａとして出力され、置換制御信号
Ｓ５が高レベルの間は同期パターン生成回路４２からの
同期パターンＰ１が選択回路４３を介し受信データＤ４
Ａとして出力される。選択回路４３の出力信号Ｄ４Ａ
は、図４中のバイト誤り訂正回路２３に供給される。
【００２３】図２（Ａ）及び（Ｂ）は図１の回路の動作
を示しており、図２（Ａ）は同期開始付近を示し、図２
（Ｂ）は同期終了付近を示している。図２では簡単化の
ために信号伝播遅延を無視し、信号Ｓ１〜Ｓ５を受信デ
ータＤ３に合わせて記載している。図２（Ａ）及び
（Ｂ）中、１６進数'47'は同期パターンＰ１である。図
２ではｍ＝ｎ＝２の場合を示している。
を示しており、図２（Ａ）は同期開始付近を示し、図２
（Ｂ）は同期終了付近を示している。図２では簡単化の
ために信号伝播遅延を無視し、信号Ｓ１〜Ｓ５を受信デ
ータＤ３に合わせて記載している。図２（Ａ）及び
（Ｂ）中、１６進数'47'は同期パターンＰ１である。図
２ではｍ＝ｎ＝２の場合を示している。
【００２４】同期がとれている間は、図３に示す如く、
受信データＤ３に含まれている同期パターンに誤りがあ
っても、これが正しい同期パターンＰ１で置換される。
バイト誤り制御符号Ｐ２が１６バイト（検査記号数が１
６）の非２元ＢＨＣ符号、例えばリードソロモン符号
（「符号理論」、今井秀樹、電子情報通信学会発行）で
ある場合には、バイト誤り訂正回路２３は、同期パター
ンＰ１を先頭バイトとする各２０４バイトについて、
（１）誤りが８バイト以下であれば誤りを訂正可能であ
り、（２）誤りが９〜１６バイトであれば誤りを訂正で
きないが誤りの有無を判断可能であり、（３）誤りが１
７バイト以上であれば誤りの有無も判断できないことに
なる。
受信データＤ３に含まれている同期パターンに誤りがあ
っても、これが正しい同期パターンＰ１で置換される。
バイト誤り制御符号Ｐ２が１６バイト（検査記号数が１
６）の非２元ＢＨＣ符号、例えばリードソロモン符号
（「符号理論」、今井秀樹、電子情報通信学会発行）で
ある場合には、バイト誤り訂正回路２３は、同期パター
ンＰ１を先頭バイトとする各２０４バイトについて、
（１）誤りが８バイト以下であれば誤りを訂正可能であ
り、（２）誤りが９〜１６バイトであれば誤りを訂正で
きないが誤りの有無を判断可能であり、（３）誤りが１
７バイト以上であれば誤りの有無も判断できないことに
なる。
【００２５】上記同期パターンＰ１の置換により同期パ
ターンＰ１には誤りがないので、本実施形態によれば、
同期パターンが実質的に誤り訂正の対象外となる。これ
により、上記２０４バイトが実質的に同期パターンＰ１
を除く２０３バイトになるので、バイト誤り制御符号の
バイト数を増やすことなく、誤り訂正能力を高めること
ができる。
ターンＰ１には誤りがないので、本実施形態によれば、
同期パターンが実質的に誤り訂正の対象外となる。これ
により、上記２０４バイトが実質的に同期パターンＰ１
を除く２０３バイトになるので、バイト誤り制御符号の
バイト数を増やすことなく、誤り訂正能力を高めること
ができる。
【図１】本発明の一実施形態の同期検出・置換回路を示
すブロック図である。
すブロック図である。
【図２】図１の回路の動作説明図である。
【図３】本実施形態の効果説明図である。
【図４】従来のパケット通信装置の要部ブロック図であ
る。
る。
【図５】パケット形式の伝送データ作成説明図である。
２２ 同期検出・置換回路 ２３ バイト誤り訂正回路 ３１ 同期パターン監視回路 ３２ 後方保護回路 ３３ 前方保護回路 ３４ ＲＳフリップフロップ ３５ バイトカウンタ ４０ 同期パターン置換回路 ４１ 遅延回路 ４２ 同期パターン生成回路 ４３ 選択回路
Claims (5)
- 【請求項１】 パケット毎に同期パターン及び誤り制御
符号が含まれている受信データをパケット単位で訂正す
るパケットデータ誤り訂正方法において、 受信データ中の同期パターンに基づいて同期がとれてい
るかどうかを判定し、 同期がとれていると判定されている間において、受信デ
ータの１パケット毎に同期パターン位置に対応して、生
成した同期パターンで受信データの対応する部分を置換
し、 置換された受信データをパケット単位で訂正する、 ことを特徴とするパケットデータ誤り訂正方法。 - 【請求項２】 上記同期パターンの存在が連続してｍ回
検出されたかどうかを判定し、 該同期パターンの存在が連続してｎ回検出されなかった
かどうかを判定し、該同期パターンの存在が連続してｍ
回検出された後、該同期パターンの存在が連続してｎ回
検出されない前の間において、同期がとれていると判定
する、 ことを特徴とする請求項１記載の方法。 - 【請求項３】 パケット毎に同期パターン及び誤り制御
符号が含まれている受信データをパケット単位で訂正す
るパケットデータ誤り訂正装置において、 受信データ中の同期パターンに基づいて同期がとれてい
るかどうかを判定し、同期がとれていると判定されてい
る間において、１パケット毎に同期パターン位置に対応
してアクティブになる置換制御信号を生成する置換制御
回路と、 同期パターン生成回路と、 該置換制御信号がアクティブのときには該同期パターン
生成回路で生成された同期パターンを選択し、該置換制
御信号がインアクティブのときには該受信データを選択
して出力する選択回路と、 該選択回路の出力をパケット単位で訂正する誤り訂正回
路と、 を有することを特徴とするパケットデータ誤り訂正装
置。 - 【請求項４】 上記置換制御回路は、 １パケットの受信データ毎に、該受信データ中の時間軸
方向所定位置に同期パターンが存在するか否かを判定す
る同期パターン監視回路と、 該同期パターンの存在が連続してｍ回検出されたかどう
かを判定する後方保護回路と、 該同期パターンの存在
が連続してｎ回検出されなかったかどうかを判定する前
方保護回路と、 を有し、該同期パターンの存在が連続してｍ回検出され
た後、該同期パターンの存在が連続してｎ回検出されな
い前の間において同期がとれていると判定することを特
徴とする請求項２記載のパケットデータ誤り訂正装置。 - 【請求項５】 パケット毎に同期パターン及び誤り制御
符号が含まれている送信データを復調するデジタル復調
回路と、 復調された受信データが供給される請求項３又は４記載
のパケットデータ誤り訂正装置と、 を有することを特徴とするパケット受信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167060A JPH1013385A (ja) | 1996-06-27 | 1996-06-27 | パケットデータ誤り訂正方法及び装置並びにパケット受信装置 |
| US08/763,111 US5778010A (en) | 1996-06-27 | 1996-12-10 | Method and device for correcting packet data error and packet receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167060A JPH1013385A (ja) | 1996-06-27 | 1996-06-27 | パケットデータ誤り訂正方法及び装置並びにパケット受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013385A true JPH1013385A (ja) | 1998-01-16 |
Family
ID=15842663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167060A Pending JPH1013385A (ja) | 1996-06-27 | 1996-06-27 | パケットデータ誤り訂正方法及び装置並びにパケット受信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5778010A (ja) |
| JP (1) | JPH1013385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010098266A1 (ja) * | 2009-02-27 | 2010-09-02 | 日本電気株式会社 | 局側終端装置、加入者側終端装置、光通信システム、エラー訂正方法、および記録媒体 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3009031B2 (ja) * | 1996-04-16 | 2000-02-14 | 日本電気株式会社 | 移動体交換局 |
| KR100229015B1 (ko) * | 1996-08-06 | 1999-11-01 | 윤종용 | 디지탈 처리시스템의 에러정정장치 및 방법 |
| RU2450465C2 (ru) * | 2009-07-01 | 2012-05-10 | Государственное образовательное учреждение высшего профессионального образования - Череповецкий военный инженерный институт радиоэлектроники Министерства обороны Российской Федерации | Устройство для цикловой синхронизации |
| RU2713379C1 (ru) * | 2019-08-20 | 2020-02-05 | Акционерное общество "Концерн "Созвездие" | Устройство синхронизации приёмной и передающей части радиолинии при использовании короткоимпульсных сверхширокополосных сигналов |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649543A (en) * | 1985-08-30 | 1987-03-10 | Motorola, Inc. | Synchronization sequence decoder for a digital radiotelephone system |
| US5610983A (en) * | 1994-09-30 | 1997-03-11 | Thomson Consumer Electronics, Inc. | Apparatus for detecting a synchronization component in a satellite transmission system receiver |
-
1996
- 1996-06-27 JP JP8167060A patent/JPH1013385A/ja active Pending
- 1996-12-10 US US08/763,111 patent/US5778010A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010098266A1 (ja) * | 2009-02-27 | 2010-09-02 | 日本電気株式会社 | 局側終端装置、加入者側終端装置、光通信システム、エラー訂正方法、および記録媒体 |
| JPWO2010098266A1 (ja) * | 2009-02-27 | 2012-08-30 | 日本電気株式会社 | 局側終端装置、加入者側終端装置、光通信システム、エラー訂正方法、およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5778010A (en) | 1998-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392226A (en) | Multiple source clock encoded communications error detection circuit | |
| US8261165B2 (en) | Multi-syndrome error correction circuit | |
| JPH1013385A (ja) | パケットデータ誤り訂正方法及び装置並びにパケット受信装置 | |
| KR950007977B1 (ko) | 디지탈 정보신호의 동기화 방법 및 장치 | |
| EP0817503B1 (en) | Decoding apparatus and decoding method | |
| JP2003134098A (ja) | シリアル受信装置 | |
| JP2008177858A (ja) | 転送データ処理装置、プログラム、及び転送データ受信装置 | |
| JP3350428B2 (ja) | 伝送信号生成装置 | |
| KR20010011331A (ko) | 비트 오류율 측정 장치 | |
| JP2944153B2 (ja) | 復調基準位相曖昧度除去方式 | |
| KR0166268B1 (ko) | 리드 솔로몬 복호기용 블록 동기신호 생성장치 | |
| JP2768303B2 (ja) | 誤り訂正回路 | |
| JP3252681B2 (ja) | ディジタルデータ出力装置 | |
| JPH02270430A (ja) | デイジタル信号伝送装置 | |
| JPH0761059B2 (ja) | ルート識別方式 | |
| JPH11298467A (ja) | フレーム同期方式 | |
| JPS6398238A (ja) | 高速フレーム同期方法 | |
| JPS5837737B2 (ja) | デイジタル符号の伝送方式 | |
| JPS631128A (ja) | 同期化制御方式 | |
| JPH1115636A (ja) | シリアルパラレル変換回路 | |
| JP2000332740A (ja) | フレーム同期方法及び装置 | |
| KR19980040548A (ko) | 전송 스트림의 동기 검출 회로 | |
| JPH0379129A (ja) | シンドローム算出方式 | |
| JPH03185945A (ja) | ビット誤り訂正装置 | |
| JP2000092015A (ja) | Ｆｍ多重デコーダ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020115 |