JP2768303B2 - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路に関し、特
にフレーム同期方式に用いられる同期パターン等の特定
の符号に対する誤り訂正方式に関する。
にフレーム同期方式に用いられる同期パターン等の特定
の符号に対する誤り訂正方式に関する。
【０００２】
【従来の技術】従来、誤り訂正方式としては、本来伝達
すべき情報ビットに、この情報ビットに誤りが生じた場
合にその誤りの訂正を可能とするために生成された検査
ビットを付加して伝送する方法がある。この方法には、
例えば伝達するデータにパリティビットを付加して伝送
し、パリティビットを用いてデータの１ビット誤りを訂
正する方法等がある。
すべき情報ビットに、この情報ビットに誤りが生じた場
合にその誤りの訂正を可能とするために生成された検査
ビットを付加して伝送する方法がある。この方法には、
例えば伝達するデータにパリティビットを付加して伝送
し、パリティビットを用いてデータの１ビット誤りを訂
正する方法等がある。
【０００３】また、フレーム同期方式においては、図７
に示すように、フレームカウンタ６２のカウンタ値を基
に同期パターン一致検出回路６１で同期パターンと思わ
れるデータを抽出し、そのデータが同期パターンである
かどうかを判断する。
に示すように、フレームカウンタ６２のカウンタ値を基
に同期パターン一致検出回路６１で同期パターンと思わ
れるデータを抽出し、そのデータが同期パターンである
かどうかを判断する。
【０００４】前方保護回路６２は同期パターン一致検出
回路６１から一致信号が出力される毎にカウンタ値をカ
ウントアップし、同期パターン一致検出回路６１から不
一致信号が出力されるとカウンタ値をリセットする。
回路６１から一致信号が出力される毎にカウンタ値をカ
ウントアップし、同期パターン一致検出回路６１から不
一致信号が出力されるとカウンタ値をリセットする。
【０００５】後方保護回路６３は同期パターン一致検出
回路６１から不一致信号が出力される毎にカウンタ値を
カウントアップし、同期パターン一致検出回路６１から
一致信号が出力されるとカウンタ値をリセットする。
回路６１から不一致信号が出力される毎にカウンタ値を
カウントアップし、同期パターン一致検出回路６１から
一致信号が出力されるとカウンタ値をリセットする。
【０００６】同期判定回路６４は前方保護回路６２のカ
ウンタ値が設定値（保護段数）を超えた場合に同期外れ
状態と判断し、後方保護回路６３のカウンタ値が設定値
（保護段数）を超えた場合に同期状態と判断する。
ウンタ値が設定値（保護段数）を超えた場合に同期外れ
状態と判断し、後方保護回路６３のカウンタ値が設定値
（保護段数）を超えた場合に同期状態と判断する。
【０００７】上記のフレーム同期方式で扱われるデータ
列は、図３に示すように、複数の連続したフレームから
構成され、そのフレーム各々はフレーム同期をとるため
の１バイトの同期パターンから始まり、この同期パター
ンにデータを続けて合計ｊバイト（ｊは正の整数）で構
成される。ここで、１フレームの長さはｊバイト固定と
し、１バイトはｉビット（ｉは正の整数）で構成されて
いる。
列は、図３に示すように、複数の連続したフレームから
構成され、そのフレーム各々はフレーム同期をとるため
の１バイトの同期パターンから始まり、この同期パター
ンにデータを続けて合計ｊバイト（ｊは正の整数）で構
成される。ここで、１フレームの長さはｊバイト固定と
し、１バイトはｉビット（ｉは正の整数）で構成されて
いる。
【０００８】フレーム長がｊバイトと固定長である場
合、同期パターンはｊバイト毎に現れることとなる。そ
のため、初めに１ビット即時シフト方式等の方法で同期
パターンの検出が行われると、次に同期パターンの検出
が予想されるのはｊバイト後である。
合、同期パターンはｊバイト毎に現れることとなる。そ
のため、初めに１ビット即時シフト方式等の方法で同期
パターンの検出が行われると、次に同期パターンの検出
が予想されるのはｊバイト後である。
【０００９】フレームカウンタ６２はクロックを計数す
ることで、同期パターンが予想されるタイミングを検出
し、そのタイミングを同期パターン一致検出回路６１に
通知する。同期パターン一致検出回路６１は同期パター
ンが予想されるタイミングで入力されたデータが同期パ
ターンであるか否かを確認し、確認結果に応じて一致信
号または不一致信号を前方保護回路６３及び後方保護回
路６４に出力する。
ることで、同期パターンが予想されるタイミングを検出
し、そのタイミングを同期パターン一致検出回路６１に
通知する。同期パターン一致検出回路６１は同期パター
ンが予想されるタイミングで入力されたデータが同期パ
ターンであるか否かを確認し、確認結果に応じて一致信
号または不一致信号を前方保護回路６３及び後方保護回
路６４に出力する。
【００１０】前方保護回路６３及び後方保護回路６４は
上述した如く、同期パターン一致検出回路６１からの一
致信号または不一致信号でカウント動作を行うので、同
期判定回路６４は前方保護回路６２及び後方保護回路６
４各々のカウンタ値から同期外れ状態や同期状態を判断
する。
上述した如く、同期パターン一致検出回路６１からの一
致信号または不一致信号でカウント動作を行うので、同
期判定回路６４は前方保護回路６２及び後方保護回路６
４各々のカウンタ値から同期外れ状態や同期状態を判断
する。
【００１１】
【発明が解決しようとする課題】上述した従来の誤り訂
正方式では、伝達すべき全てのデータを誤り訂正の対象
とし、これらのデータを基に新たに生成された検査ビッ
トをデータに付加して伝送しているため、伝送データが
検査ビットの分だけ増加してしまう。
正方式では、伝達すべき全てのデータを誤り訂正の対象
とし、これらのデータを基に新たに生成された検査ビッ
トをデータに付加して伝送しているため、伝送データが
検査ビットの分だけ増加してしまう。
【００１２】また、従来のフレーム同期方式では、デー
タ列が複数の連続したフレームから構成されかつフレー
ム長が固定長である場合、各データの訂正に必要な情報
を含む検査ビットを付加すると、伝送データが検査ビッ
トの分だけ増加してしまうので、伝送効率が低下してし
まう。
タ列が複数の連続したフレームから構成されかつフレー
ム長が固定長である場合、各データの訂正に必要な情報
を含む検査ビットを付加すると、伝送データが検査ビッ
トの分だけ増加してしまうので、伝送効率が低下してし
まう。
【００１３】特に、伝送効率の低下を抑えるために、同
期パターンに検査ビットを付加しない場合には前方保護
段数を超えるような誤りが連続して発生すると誤って同
期外れ状態と判断してしまい、後方保護段数を超えるよ
うな誤りが連続して発生すると誤って同期状態と判断し
てしまう。
期パターンに検査ビットを付加しない場合には前方保護
段数を超えるような誤りが連続して発生すると誤って同
期外れ状態と判断してしまい、後方保護段数を超えるよ
うな誤りが連続して発生すると誤って同期状態と判断し
てしまう。
【００１４】そこで、本発明の目的は上記の問題点を解
消し、伝送データのデータ量を増加させることなく、特
定データパターンの誤りを訂正することができる誤り訂
正回路を提供することにある。
消し、伝送データのデータ量を増加させることなく、特
定データパターンの誤りを訂正することができる誤り訂
正回路を提供することにある。
【００１５】また、本発明の他の目的は、伝送効率を低
下させることなく、かつ誤って同期外れ状態や同期状態
と判断することなく、同期パターン等の特定データパタ
ーンの誤りを訂正することができる誤り訂正回路を提供
することにある。
下させることなく、かつ誤って同期外れ状態や同期状態
と判断することなく、同期パターン等の特定データパタ
ーンの誤りを訂正することができる誤り訂正回路を提供
することにある。
【００１６】
【課題を解決するための手段】本発明による誤り訂正回
路は、予め設定された位置に同期パターンが配置された
固定長のフレームデータを連続して伝送する伝送装置に
おいて前記同期パターンの誤りを訂正する誤り訂正回路
であって、各々前記同期パターンの各ビットを組合せて
構成されたｍビット（ｍは正の整数）の情報ビット及び
ｎビット（ｎは正の整数）の検査ビットからなる（ｍ＋
ｎ）ビットの同期パターンを前記フレームデータの中か
ら検出する手段と、前記同期パターンを前記情報ビット
と前記検査ビットとに分割する手段と、分割された情報
ビット及び検査ビットを基に前記同期パターンの誤りを
訂正する手段とを備えている。
路は、予め設定された位置に同期パターンが配置された
固定長のフレームデータを連続して伝送する伝送装置に
おいて前記同期パターンの誤りを訂正する誤り訂正回路
であって、各々前記同期パターンの各ビットを組合せて
構成されたｍビット（ｍは正の整数）の情報ビット及び
ｎビット（ｎは正の整数）の検査ビットからなる（ｍ＋
ｎ）ビットの同期パターンを前記フレームデータの中か
ら検出する手段と、前記同期パターンを前記情報ビット
と前記検査ビットとに分割する手段と、分割された情報
ビット及び検査ビットを基に前記同期パターンの誤りを
訂正する手段とを備えている。
【００１７】
【００１８】本発明による別の誤り訂正回路は、上記の
構成のほかに、前記誤りが訂正されたパターンが予め設
定された同期パターンか否かを判定する判定手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期外れ状態と判断するのを防ぐ前方保護手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期状態と判断するのを防ぐ後方保護手段と、前記前
方保護手段及び前記後方保護手段各々の動作回数を基に
前記フレームデータの同期状態を判定する手段とを前記
伝送装置に具備している。
構成のほかに、前記誤りが訂正されたパターンが予め設
定された同期パターンか否かを判定する判定手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期外れ状態と判断するのを防ぐ前方保護手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期状態と判断するのを防ぐ後方保護手段と、前記前
方保護手段及び前記後方保護手段各々の動作回数を基に
前記フレームデータの同期状態を判定する手段とを前記
伝送装置に具備している。
【００１９】
【作用】送られてきたデータパターンの中から予め算出
されたｍビットの情報ビットとｎビットの検査ビットと
からなる（ｍ＋ｎ）ビットの特定データパターンを検出
し、その特定データパターンから分割された情報ビット
及び検査ビットを基に特定データパターンの誤りを訂正
する。
されたｍビットの情報ビットとｎビットの検査ビットと
からなる（ｍ＋ｎ）ビットの特定データパターンを検出
し、その特定データパターンから分割された情報ビット
及び検査ビットを基に特定データパターンの誤りを訂正
する。
【００２０】これによって、データに従来必要であった
検査ビット（パリティビット等）を付加することなく、
情報ビット（一部が検査ビットに割当てられている）の
伝送だけで特定データパターンの誤り訂正が可能とな
る。よって、検査ビット分の増加がなくなるので、伝送
データのデータ量を増加させることなく、特定データパ
ターンの誤り訂正が可能となる。
検査ビット（パリティビット等）を付加することなく、
情報ビット（一部が検査ビットに割当てられている）の
伝送だけで特定データパターンの誤り訂正が可能とな
る。よって、検査ビット分の増加がなくなるので、伝送
データのデータ量を増加させることなく、特定データパ
ターンの誤り訂正が可能となる。
【００２１】また、連続して伝送される固定長のフレー
ムデータの中から予め算出されたｍビットの情報ビット
とｎビットの検査ビットとからなる（ｍ＋ｎ）ビットの
同期パターンを検出し、同期パターンから分割された情
報ビットと検査ビットとを基に同期パターンの誤りを訂
正する。
ムデータの中から予め算出されたｍビットの情報ビット
とｎビットの検査ビットとからなる（ｍ＋ｎ）ビットの
同期パターンを検出し、同期パターンから分割された情
報ビットと検査ビットとを基に同期パターンの誤りを訂
正する。
【００２２】これによって、同期パターンに１ビット誤
りが生じても、それを訂正して正しい同期パターンとす
ることができる。よって、誤って同期状態と判断した
り、あるいは誤って同期外れ状態と判断したりする確率
が低くなる。したがって、伝送効率を低下させることな
く、かつ誤って同期外れ状態や同期状態と判断すること
なく、同期パターン等の特定データパターンの誤り訂正
が可能となる。
りが生じても、それを訂正して正しい同期パターンとす
ることができる。よって、誤って同期状態と判断した
り、あるいは誤って同期外れ状態と判断したりする確率
が低くなる。したがって、伝送効率を低下させることな
く、かつ誤って同期外れ状態や同期状態と判断すること
なく、同期パターン等の特定データパターンの誤り訂正
が可能となる。
【００２３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、同期パターン訂正回路１は
フレームカウンタ２で検出される同期パターンが予想さ
れるタイミングで入力された（ｍ＋ｎ）ビット（ｍ，ｎ
は正の整数）のデータを、そのデータを構成しかつ訂正
対象であるｍビットの情報ビットとそのデータを構成し
かつ情報ビットを訂正するためのｎビットの検査ビット
とに分割し、これら情報ビット及び検査ビットを基に同
期パターンと思われるデータの誤りの訂正を行う。
ック図である。図において、同期パターン訂正回路１は
フレームカウンタ２で検出される同期パターンが予想さ
れるタイミングで入力された（ｍ＋ｎ）ビット（ｍ，ｎ
は正の整数）のデータを、そのデータを構成しかつ訂正
対象であるｍビットの情報ビットとそのデータを構成し
かつ情報ビットを訂正するためのｎビットの検査ビット
とに分割し、これら情報ビット及び検査ビットを基に同
期パターンと思われるデータの誤りの訂正を行う。
【００２５】ここで、同期パターンは各フレームの先頭
に付与されかつ予め設定されたパターンであり、情報ビ
ット及び検査ビットはそのパターンの各ビットを組合わ
せて構成されている。
に付与されかつ予め設定されたパターンであり、情報ビ
ット及び検査ビットはそのパターンの各ビットを組合わ
せて構成されている。
【００２６】すなわち、例えば同期パターンを上位部分
と下位部分とに分割し、その上位部分を用いて下位部分
の誤りが訂正可能であれば、上位部分を検査ビット、下
位部分を情報ビットと定義する。この場合、同期パター
ン訂正回路１は同期パターンを分割して得た上位部分を
検査ビットと見做し、下位部分を情報ビットと見做して
同期パターンの誤りの訂正を行う。
と下位部分とに分割し、その上位部分を用いて下位部分
の誤りが訂正可能であれば、上位部分を検査ビット、下
位部分を情報ビットと定義する。この場合、同期パター
ン訂正回路１は同期パターンを分割して得た上位部分を
検査ビットと見做し、下位部分を情報ビットと見做して
同期パターンの誤りの訂正を行う。
【００２７】尚、同期パターンの上位部分を情報ビット
と定義し、同期パターンの下位部分を検査ビットと定義
することも可能であり、また奇数部分を検査ビット、偶
数部分を情報ビットと定義することも可能である。
と定義し、同期パターンの下位部分を検査ビットと定義
することも可能であり、また奇数部分を検査ビット、偶
数部分を情報ビットと定義することも可能である。
【００２８】同期パターン一致検出回路３は同期パター
ン訂正回路１で訂正されたデータが同期パターンである
か否かを確認し、その確認結果に応じて一致信号または
不一致信号を前方保護回路４及び後方保護回路５に出力
する。
ン訂正回路１で訂正されたデータが同期パターンである
か否かを確認し、その確認結果に応じて一致信号または
不一致信号を前方保護回路４及び後方保護回路５に出力
する。
【００２９】前方保護回路４は同期パターン一致検出回
路３から一致信号が出力される毎にカウンタ値をカウン
トアップし、同期パターン一致検出回路３から不一致信
号が出力されるとカウンタ値をリセットする。
路３から一致信号が出力される毎にカウンタ値をカウン
トアップし、同期パターン一致検出回路３から不一致信
号が出力されるとカウンタ値をリセットする。
【００３０】後方保護回路５は同期パターン一致検出回
路３から不一致信号が出力される毎にカウンタ値をカウ
ントアップし、同期パターン一致検出回路３から一致信
号が出力されるとカウンタ値をリセットする。
路３から不一致信号が出力される毎にカウンタ値をカウ
ントアップし、同期パターン一致検出回路３から一致信
号が出力されるとカウンタ値をリセットする。
【００３１】同期判定回路６は前方保護回路４のカウン
タ値が設定値（保護段数）を超えた場合に同期外れ状態
と判断し、後方保護回路５のカウンタ値が設定値（保護
段数）を超えた場合に同期状態と判断する。
タ値が設定値（保護段数）を超えた場合に同期外れ状態
と判断し、後方保護回路５のカウンタ値が設定値（保護
段数）を超えた場合に同期状態と判断する。
【００３２】図２は図１の同期パターン訂正回路１の構
成を示すブロック図である。図において、同期パターン
訂正回路１は特定データパターン検出回路１１と、検査
ビット／情報ビット分割回路１２と、１ビット誤り訂正
回路１３と、選択回路１４とから構成されている。
成を示すブロック図である。図において、同期パターン
訂正回路１は特定データパターン検出回路１１と、検査
ビット／情報ビット分割回路１２と、１ビット誤り訂正
回路１３と、選択回路１４とから構成されている。
【００３３】特定データパターン検出回路１１はフレー
ムカウンタ２の出力を基に入力データの中から予め設定
された特定データパターンを検出すると、その検出した
特定データパターンを検査ビット／情報ビット分割回路
１２に送出するとともに、特定データパターン以外のデ
ータを検出すると、そのデータを選択回路１４に送出す
る。
ムカウンタ２の出力を基に入力データの中から予め設定
された特定データパターンを検出すると、その検出した
特定データパターンを検査ビット／情報ビット分割回路
１２に送出するとともに、特定データパターン以外のデ
ータを検出すると、そのデータを選択回路１４に送出す
る。
【００３４】検査ビット／情報ビット分割回路１２は特
定データパターン検出回路１１で検出された特定データ
パターンを検査ビットｐ０〜ｐ４と情報ビットｋ０〜ｋ
４とに分割し、分割した検査ビットｐ０〜ｐ４及び情報
ビットｋ０〜ｋ４を１ビット誤り訂正回路１３に送出す
る。
定データパターン検出回路１１で検出された特定データ
パターンを検査ビットｐ０〜ｐ４と情報ビットｋ０〜ｋ
４とに分割し、分割した検査ビットｐ０〜ｐ４及び情報
ビットｋ０〜ｋ４を１ビット誤り訂正回路１３に送出す
る。
【００３５】１ビット誤り訂正回路１３はフレームカウ
ンタ２の出力を基に、検査ビット／情報ビット分割回路
１２で分割された検査ビットｐ０〜ｐ４及び情報ビット
ｋ０〜ｋ４で特定データパターンの１ビット誤りを訂正
し、訂正した特定データパターンを選択回路１４に送出
する。
ンタ２の出力を基に、検査ビット／情報ビット分割回路
１２で分割された検査ビットｐ０〜ｐ４及び情報ビット
ｋ０〜ｋ４で特定データパターンの１ビット誤りを訂正
し、訂正した特定データパターンを選択回路１４に送出
する。
【００３６】選択回路１４は特定データパターン検出回
路１１からの特定データパターン以外のデータと１ビッ
ト誤り訂正回路１３で訂正された特定データパターンと
を切替えて同期パターン一致検出回路へ送出する。
路１１からの特定データパターン以外のデータと１ビッ
ト誤り訂正回路１３で訂正された特定データパターンと
を切替えて同期パターン一致検出回路へ送出する。
【００３７】尚、図２に示す同期パターン訂正回路１の
構成は１０ビットの同期パターンの上位５ビットを検査
ビットｐ０〜ｐ４とし、下位５ビットを情報ビットｋ０
〜ｋ４とした時の構成を示している。
構成は１０ビットの同期パターンの上位５ビットを検査
ビットｐ０〜ｐ４とし、下位５ビットを情報ビットｋ０
〜ｋ４とした時の構成を示している。
【００３８】図３はデータ列のフレーム構成例を示す図
である。図において、データ列は複数の連続したフレー
ムから構成され、そのフレーム各々はフレーム同期をと
るための１バイトの同期パターンから始まり、この同期
パターンにデータを続けて合計ｊバイト（ｊは正の整
数）で構成されている。
である。図において、データ列は複数の連続したフレー
ムから構成され、そのフレーム各々はフレーム同期をと
るための１バイトの同期パターンから始まり、この同期
パターンにデータを続けて合計ｊバイト（ｊは正の整
数）で構成されている。
【００３９】ここで、１フレームの長さはｊバイト固定
とし、１バイトはｉビット（ｉは正の整数）で構成され
ている。フレーム長がｊバイトと固定長である場合、同
期パターンはｊバイト毎に現れることとなる。そのた
め、初めに１ビット即時シフト方式等の方法で同期パタ
ーンの検出が行われると、次に同期パターンの検出が予
想されるのはｊバイト後である。
とし、１バイトはｉビット（ｉは正の整数）で構成され
ている。フレーム長がｊバイトと固定長である場合、同
期パターンはｊバイト毎に現れることとなる。そのた
め、初めに１ビット即時シフト方式等の方法で同期パタ
ーンの検出が行われると、次に同期パターンの検出が予
想されるのはｊバイト後である。
【００４０】図４はフレーム同期方式で用いられる同期
パターン例を示す図である。図において、同期パターン
は“００１１１１１０１０”の１０ビットから構成さ
れ、本実施例ではこの１０ビットのデータの上位５ビッ
トを検査ビットｐ０〜ｐ４と定義し、下位５ビットを情
報ビットｋ０〜ｋ４と定義している。情報ビット５ビッ
トに対して検査ビットが５ビットあれば、１ビットの誤
りを訂正することが可能である。
パターン例を示す図である。図において、同期パターン
は“００１１１１１０１０”の１０ビットから構成さ
れ、本実施例ではこの１０ビットのデータの上位５ビッ
トを検査ビットｐ０〜ｐ４と定義し、下位５ビットを情
報ビットｋ０〜ｋ４と定義している。情報ビット５ビッ
トに対して検査ビットが５ビットあれば、１ビットの誤
りを訂正することが可能である。
【００４１】図５は図４の同期パターンを基に作成され
た生成行列の一例を示す図である。図において、生成行
列Ｈは図４の同期パターン“００１１１１１０１０”を
基にハミング符号則にしたがって作成されたものであ
る。
た生成行列の一例を示す図である。図において、生成行
列Ｈは図４の同期パターン“００１１１１１０１０”を
基にハミング符号則にしたがって作成されたものであ
る。
【００４２】この生成行列Ｈを図５に示すようにした
時、検査ビットｐ０〜ｐ４は、 ｐ０＝ｋ１＋ｋ３＋ｋ４ ｐ１＝ｋ０＋ｋ１＋ｋ２ ｐ２＝ｋ２＋ｋ３＋ｋ４ ｐ３＝ｋ０＋ｋ２＋ｋ４ ｐ４＝ｋ０＋ｋ１＋ｋ３ となる。
時、検査ビットｐ０〜ｐ４は、 ｐ０＝ｋ１＋ｋ３＋ｋ４ ｐ１＝ｋ０＋ｋ１＋ｋ２ ｐ２＝ｋ２＋ｋ３＋ｋ４ ｐ３＝ｋ０＋ｋ２＋ｋ４ ｐ４＝ｋ０＋ｋ１＋ｋ３ となる。
【００４３】図６は図２の１ビット誤り訂正回路１３の
構成例を示す図である。図において、１ビット誤り訂正
回路１３は図５の生成行列Ｈを基に構成された復号化回
路であり、排他的論理和回路２１〜３０と、論理積回路
３１〜４０と、排他的論理和回路４１〜５０とから構成
されている。
構成例を示す図である。図において、１ビット誤り訂正
回路１３は図５の生成行列Ｈを基に構成された復号化回
路であり、排他的論理和回路２１〜３０と、論理積回路
３１〜４０と、排他的論理和回路４１〜５０とから構成
されている。
【００４４】この１ビット誤り訂正回路１３において、
排他的論理和回路２１は情報ビットｋ１，ｋ３，ｋ４の
排他的論理和をとり、その演算結果を排他的論理和回路
２６に出力する。排他的論理和回路２２は情報ビットｋ
０，ｋ１，ｋ２の排他的論理和をとり、その演算結果を
排他的論理和回路２７に出力する。
排他的論理和回路２１は情報ビットｋ１，ｋ３，ｋ４の
排他的論理和をとり、その演算結果を排他的論理和回路
２６に出力する。排他的論理和回路２２は情報ビットｋ
０，ｋ１，ｋ２の排他的論理和をとり、その演算結果を
排他的論理和回路２７に出力する。
【００４５】排他的論理和回路２３は情報ビットｋ２，
ｋ３，ｋ４の排他的論理和をとり、その演算結果を排他
的論理和回路２８に出力する。排他的論理和回路２４は
情報ビットｋ０，ｋ２，ｋ４の排他的論理和をとり、そ
の演算結果を排他的論理和回路２９に出力する。排他的
論理和回路２５は情報ビットｋ０，ｋ１，ｋ３の排他的
論理和をとり、その演算結果を排他的論理和回路３０に
出力する。
ｋ３，ｋ４の排他的論理和をとり、その演算結果を排他
的論理和回路２８に出力する。排他的論理和回路２４は
情報ビットｋ０，ｋ２，ｋ４の排他的論理和をとり、そ
の演算結果を排他的論理和回路２９に出力する。排他的
論理和回路２５は情報ビットｋ０，ｋ１，ｋ３の排他的
論理和をとり、その演算結果を排他的論理和回路３０に
出力する。
【００４６】また、排他的論理和回路２６は排他的論理
和回路２１の演算結果と検査ビットｐ０との排他的論理
和をとり、その演算結果を論理積回路３１〜４０に出力
する。排他的論理和回路２７は排他的論理和回路２２の
演算結果と検査ビットｐ１との排他的論理和をとり、そ
の演算結果を論理積回路３１〜４０に出力する。
和回路２１の演算結果と検査ビットｐ０との排他的論理
和をとり、その演算結果を論理積回路３１〜４０に出力
する。排他的論理和回路２７は排他的論理和回路２２の
演算結果と検査ビットｐ１との排他的論理和をとり、そ
の演算結果を論理積回路３１〜４０に出力する。
【００４７】排他的論理和回路２８は排他的論理和回路
２３の演算結果と検査ビットｐ２との排他的論理和をと
り、その演算結果を論理積回路３１〜４０に出力する。
排他的論理和回路２９は排他的論理和回路２４の演算結
果と検査ビットｐ３との排他的論理和をとり、その演算
結果を論理積回路３１〜４０に出力する。排他的論理和
回路３０は排他的論理和回路２５の演算結果と検査ビッ
トｐ４との排他的論理和をとり、その演算結果を論理積
回路３１〜４０に出力する。
２３の演算結果と検査ビットｐ２との排他的論理和をと
り、その演算結果を論理積回路３１〜４０に出力する。
排他的論理和回路２９は排他的論理和回路２４の演算結
果と検査ビットｐ３との排他的論理和をとり、その演算
結果を論理積回路３１〜４０に出力する。排他的論理和
回路３０は排他的論理和回路２５の演算結果と検査ビッ
トｐ４との排他的論理和をとり、その演算結果を論理積
回路３１〜４０に出力する。
【００４８】論理積回路３１は排他的論理和回路２６，
２８の演算結果の反転値と排他的論理和回路２７，２
９，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４１に出力する。
２８の演算結果の反転値と排他的論理和回路２７，２
９，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４１に出力する。
【００４９】論理積回路３２は排他的論理和回路２８，
２９の演算結果の反転値と排他的論理和回路２６，２
７，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４２に出力する。
２９の演算結果の反転値と排他的論理和回路２６，２
７，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４２に出力する。
【００５０】論理積回路３３は排他的論理和回路２６，
３０の演算結果の反転値と排他的論理和回路２７〜２９
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４３に出力する。
３０の演算結果の反転値と排他的論理和回路２７〜２９
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４３に出力する。
【００５１】論理積回路３４は排他的論理和回路２７，
２９の演算結果の反転値と排他的論理和回路２６，２
８，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４４に出力する。
２９の演算結果の反転値と排他的論理和回路２６，２
８，３０の演算結果との論理積をとり、その演算結果を
排他的論理和回路４４に出力する。
【００５２】論理積回路３５は排他的論理和回路２７，
３０の演算結果の反転値と排他的論理和回路２６，２
８，２９の演算結果との論理積をとり、その演算結果を
排他的論理和回路４５に出力する。
３０の演算結果の反転値と排他的論理和回路２６，２
８，２９の演算結果との論理積をとり、その演算結果を
排他的論理和回路４５に出力する。
【００５３】論理積回路３６は排他的論理和回路２７〜
３０の演算結果の反転値と排他的論理和回路２６の演算
結果との論理積をとり、その演算結果を排他的論理和回
路４６に出力する。
３０の演算結果の反転値と排他的論理和回路２６の演算
結果との論理積をとり、その演算結果を排他的論理和回
路４６に出力する。
【００５４】論理積回路３７は排他的論理和回路２６，
２８〜３０の演算結果の反転値と排他的論理和回路２７
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４７に出力する。
２８〜３０の演算結果の反転値と排他的論理和回路２７
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４７に出力する。
【００５５】論理積回路３８は排他的論理和回路２６，
２７，２９，３０の演算結果の反転値と排他的論理和回
路２８の演算結果との論理積をとり、その演算結果を排
他的論理和回路４８に出力する。
２７，２９，３０の演算結果の反転値と排他的論理和回
路２８の演算結果との論理積をとり、その演算結果を排
他的論理和回路４８に出力する。
【００５６】論理積回路３９は排他的論理和回路２６〜
２８，３０の演算結果の反転値と排他的論理和回路２９
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４９に出力する。
２８，３０の演算結果の反転値と排他的論理和回路２９
の演算結果との論理積をとり、その演算結果を排他的論
理和回路４９に出力する。
【００５７】論理積回路４０は排他的論理和回路２６〜
２９の演算結果の反転値と排他的論理和回路３０の演算
結果との論理積をとり、その演算結果を排他的論理和回
路５０に出力する。
２９の演算結果の反転値と排他的論理和回路３０の演算
結果との論理積をとり、その演算結果を排他的論理和回
路５０に出力する。
【００５８】排他的論理和回路４１は情報ビットｋ０と
論理積回路３１の演算結果との排他的論理和をとり、出
力ｋ０′を出力する。排他的論理和回路４２は情報ビッ
トｋ１と論理積回路３２の演算結果との排他的論理和を
とり、出力ｋ１′を出力する。排他的論理和回路４３は
情報ビットｋ２と論理積回路３３の演算結果との排他的
論理和をとり、出力ｋ２′を出力する。
論理積回路３１の演算結果との排他的論理和をとり、出
力ｋ０′を出力する。排他的論理和回路４２は情報ビッ
トｋ１と論理積回路３２の演算結果との排他的論理和を
とり、出力ｋ１′を出力する。排他的論理和回路４３は
情報ビットｋ２と論理積回路３３の演算結果との排他的
論理和をとり、出力ｋ２′を出力する。
【００５９】排他的論理和回路４４は情報ビットｋ３と
論理積回路３４の演算結果との排他的論理和をとり、出
力ｋ３′を出力する。排他的論理和回路４５は情報ビッ
トｋ４と論理積回路３５の演算結果との排他的論理和を
とり、出力ｋ４′を出力する。
論理積回路３４の演算結果との排他的論理和をとり、出
力ｋ３′を出力する。排他的論理和回路４５は情報ビッ
トｋ４と論理積回路３５の演算結果との排他的論理和を
とり、出力ｋ４′を出力する。
【００６０】排他的論理和回路４６は検査ビットｐ０と
論理積回路３６の演算結果との排他的論理和をとり、出
力ｐ０′を出力する。排他的論理和回路４７は検査ビッ
トｐ１と論理積回路３７の演算結果との排他的論理和を
とり、出力ｐ１′を出力する。排他的論理和回路４８は
検査ビットｋ２と論理積回路３８の演算結果との排他的
論理和をとり、出力ｐ２′を出力する。
論理積回路３６の演算結果との排他的論理和をとり、出
力ｐ０′を出力する。排他的論理和回路４７は検査ビッ
トｐ１と論理積回路３７の演算結果との排他的論理和を
とり、出力ｐ１′を出力する。排他的論理和回路４８は
検査ビットｋ２と論理積回路３８の演算結果との排他的
論理和をとり、出力ｐ２′を出力する。
【００６１】排他的論理和回路４９は検査ビットｐ３と
論理積回路３９の演算結果との排他的論理和をとり、出
力ｐ３′を出力する。排他的論理和回路５０は検査ビッ
トｐ４と論理積回路４０の演算結果との排他的論理和を
とり、出力ｐ４′を出力する。
論理積回路３９の演算結果との排他的論理和をとり、出
力ｐ３′を出力する。排他的論理和回路５０は検査ビッ
トｐ４と論理積回路４０の演算結果との排他的論理和を
とり、出力ｐ４′を出力する。
【００６２】同期パターン訂正回路１に同期パターン
“００１１１１１０１０”または１ビット誤りを含むパ
ターン（例えば、“００１１１１１０１１”）が入力さ
れると、これらのパターンは検査ビット／情報ビット分
割回路１２で検査ビットｐ０〜ｐ４と情報ビットｋ０〜
ｋ４とに分割されて１ビット誤り訂正回路１３に入力さ
れる。
“００１１１１１０１０”または１ビット誤りを含むパ
ターン（例えば、“００１１１１１０１１”）が入力さ
れると、これらのパターンは検査ビット／情報ビット分
割回路１２で検査ビットｐ０〜ｐ４と情報ビットｋ０〜
ｋ４とに分割されて１ビット誤り訂正回路１３に入力さ
れる。
【００６３】１ビット誤り訂正回路１３では検査ビット
ｐ０〜ｐ４と情報ビットｋ０〜ｋ４とが入力されると、
上記の排他的論理和回路２１〜３０と論理積回路３１〜
４０と排他的論理和回路４１〜５０とで夫々論理演算が
行われ、１ビット誤りがあってもその１ビット誤りを訂
正して出力ｐ０′〜ｐ４′，ｋ０′〜ｋ４′に同期パタ
ーン“００１１１１１０１０”が出力される。
ｐ０〜ｐ４と情報ビットｋ０〜ｋ４とが入力されると、
上記の排他的論理和回路２１〜３０と論理積回路３１〜
４０と排他的論理和回路４１〜５０とで夫々論理演算が
行われ、１ビット誤りがあってもその１ビット誤りを訂
正して出力ｐ０′〜ｐ４′，ｋ０′〜ｋ４′に同期パタ
ーン“００１１１１１０１０”が出力される。
【００６４】例えば、情報ビットｋ０〜ｋ４に１ビット
誤りを含むパターン“００１１１１１０１１”が同期パ
ターン訂正回路１に入力されると、このパターンは検査
ビット／情報ビット分割回路１２で検査ビット“００１
１１”と情報ビット“１１０１１”とに分割されて１ビ
ット誤り訂正回路１３に入力される。
誤りを含むパターン“００１１１１１０１１”が同期パ
ターン訂正回路１に入力されると、このパターンは検査
ビット／情報ビット分割回路１２で検査ビット“００１
１１”と情報ビット“１１０１１”とに分割されて１ビ
ット誤り訂正回路１３に入力される。
【００６５】１ビット誤り訂正回路１３では排他的論理
和回路２１〜２５で夫々情報ビット“１１０１１”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
夫々“１”，“０”，“０”，“０”，“１”が出力さ
れる。
和回路２１〜２５で夫々情報ビット“１１０１１”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
夫々“１”，“０”，“０”，“０”，“１”が出力さ
れる。
【００６６】排他的論理和回路２６〜３０は夫々排他的
論理和回路２１〜２５各々の出力“１”，“０”，
“０”，“０”，“１”と検査ビット“００１１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“１”，“０”，“１”，“１”，“０”を夫々出力す
る。
論理和回路２１〜２５各々の出力“１”，“０”，
“０”，“０”，“１”と検査ビット“００１１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“１”，“０”，“１”，“１”，“０”を夫々出力す
る。
【００６７】論理積回路３１〜４０は夫々排他的論理和
回路２６〜３０各々の出力“１”，“０”，“１”，
“１”，“０”のうち所定ビット同士の論理積を行い、
排他的論理和回路４１〜５０に“０”，“０”，
“０”，“０”，“１”，“０”，“０”，“０”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“００１１１１１０１１”の１ビット
誤りが生じているビットに対応する論理積回路３５の出
力のみが“１”となる。
回路２６〜３０各々の出力“１”，“０”，“１”，
“１”，“０”のうち所定ビット同士の論理積を行い、
排他的論理和回路４１〜５０に“０”，“０”，
“０”，“０”，“１”，“０”，“０”，“０”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“００１１１１１０１１”の１ビット
誤りが生じているビットに対応する論理積回路３５の出
力のみが“１”となる。
【００６８】排他的論理和回路４１〜４５は夫々情報ビ
ット“１１０１１”と論理積回路３１〜３５各々の出力
“０”，“０”，“０”，“０”，“１”との排他的論
理和をとり、情報ビット“１１０１１”を訂正した出力
ｋ０′〜ｋ４′として夫々“１”，“１”，“０”，
“１”，“０”を出力する。
ット“１１０１１”と論理積回路３１〜３５各々の出力
“０”，“０”，“０”，“０”，“１”との排他的論
理和をとり、情報ビット“１１０１１”を訂正した出力
ｋ０′〜ｋ４′として夫々“１”，“１”，“０”，
“１”，“０”を出力する。
【００６９】排他的論理和回路４６〜５０は夫々検査ビ
ット“００１１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、検査ビット“００１１１”を訂正した出力
ｐ０′〜ｐ４′として夫々“０”，“０”，“１”，
“１”，“１”を出力する。
ット“００１１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、検査ビット“００１１１”を訂正した出力
ｐ０′〜ｐ４′として夫々“０”，“０”，“１”，
“１”，“１”を出力する。
【００７０】また、例えば、情報ビットｋ０〜ｋ４に１
ビット誤りを含むパターン“００１１１１１０００”が
同期パターン訂正回路１に入力されると、このパターン
は検査ビット／情報ビット分割回路１２で検査ビット
“００１１１”と情報ビット“１１０００”とに分割さ
れて１ビット誤り訂正回路１３に入力される。
ビット誤りを含むパターン“００１１１１１０００”が
同期パターン訂正回路１に入力されると、このパターン
は検査ビット／情報ビット分割回路１２で検査ビット
“００１１１”と情報ビット“１１０００”とに分割さ
れて１ビット誤り訂正回路１３に入力される。
【００７１】１ビット誤り訂正回路１３では排他的論理
和回路２１〜２５で夫々情報ビット“１１０００”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
夫々“１”，“０”，“０”，“１”，“０”が出力さ
れる。
和回路２１〜２５で夫々情報ビット“１１０００”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
夫々“１”，“０”，“０”，“１”，“０”が出力さ
れる。
【００７２】排他的論理和回路２６〜３０は夫々排他的
論理和回路２１〜２５各々の出力“１”，“０”，
“０”，“１”，“０”と検査ビット“００１１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“１”，“０”，“１”，“０”，“１”を夫々出力す
る。
論理和回路２１〜２５各々の出力“１”，“０”，
“０”，“１”，“０”と検査ビット“００１１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“１”，“０”，“１”，“０”，“１”を夫々出力す
る。
【００７３】論理積回路３１〜４０は夫々排他的論理和
回路２６〜３０各々の出力“１”，“０”，“１”，
“０”，“１”のうちの所定ビット同士の論理積を行
い、排他的論理和回路４１〜５０に“０”，“０”，
“０”，“１”，“０”，“０”，“０”，“０”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“００１１１１１０００”の１ビット
誤りが生じているビットに対応する論理積回路３４の出
力のみが“１”となる。
回路２６〜３０各々の出力“１”，“０”，“１”，
“０”，“１”のうちの所定ビット同士の論理積を行
い、排他的論理和回路４１〜５０に“０”，“０”，
“０”，“１”，“０”，“０”，“０”，“０”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“００１１１１１０００”の１ビット
誤りが生じているビットに対応する論理積回路３４の出
力のみが“１”となる。
【００７４】排他的論理和回路４１〜４５は夫々情報ビ
ット“１１０００”と論理積回路３１〜３５夫々の出力
“０”，“０”，“０”，“１”，“０”との排他的論
理和をとり、情報ビット“１１０００”を訂正した出力
ｋ０′〜ｋ４′として“１”，“１”，“０”，
“０”，“０”を夫々出力する。
ット“１１０００”と論理積回路３１〜３５夫々の出力
“０”，“０”，“０”，“１”，“０”との排他的論
理和をとり、情報ビット“１１０００”を訂正した出力
ｋ０′〜ｋ４′として“１”，“１”，“０”，
“０”，“０”を夫々出力する。
【００７５】排他的論理和回路４６〜５０は夫々検査ビ
ット“００１１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、検査ビット“００１１１”を訂正した出力
ｐ０′〜ｐ４′として“０”，“０”，“１”，
“１”，“１”を夫々出力する。
ット“００１１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、検査ビット“００１１１”を訂正した出力
ｐ０′〜ｐ４′として“０”，“０”，“１”，
“１”，“１”を夫々出力する。
【００７６】さらに、例えば、検査ビットｐ０〜ｐ４に
１ビット誤りを含むパターン“０００１１１１０１０”
が同期パターン訂正回路１に入力されると、このパター
ンは検査ビット／情報ビット分割回路１２で検査ビット
“０００１１”と情報ビット“１１０１０”とに分割さ
れて１ビット誤り訂正回路１３に入力される。
１ビット誤りを含むパターン“０００１１１１０１０”
が同期パターン訂正回路１に入力されると、このパター
ンは検査ビット／情報ビット分割回路１２で検査ビット
“０００１１”と情報ビット“１１０１０”とに分割さ
れて１ビット誤り訂正回路１３に入力される。
【００７７】１ビット誤り訂正回路１３では排他的論理
和回路２１〜２５で夫々情報ビット“１１０１０”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
“０”，“０”，“１”，“１”，“１”が夫々出力さ
れる。
和回路２１〜２５で夫々情報ビット“１１０１０”のう
ちの所定ビット同士の排他的論理和がとられ、排他的論
理和回路２１〜２５から排他的論理和回路２６〜３０に
“０”，“０”，“１”，“１”，“１”が夫々出力さ
れる。
【００７８】排他的論理和回路２６〜３０は夫々排他的
論理和回路２１〜２５各々の出力“０”，“０”，
“１”，“１”，“１”と検査ビット“０００１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“０”，“０”，“１”，“０”，“０”を夫々出力す
る。
論理和回路２１〜２５各々の出力“０”，“０”，
“１”，“１”，“１”と検査ビット“０００１１”と
の排他的論理和をとり、論理積回路３１〜４０に
“０”，“０”，“１”，“０”，“０”を夫々出力す
る。
【００７９】論理積回路３１〜４０は夫々排他的論理和
回路２６〜３０各々の出力“０”，“０”，“１”，
“０”，“０”のうちの所定ビット同士の論理積を行
い、排他的論理和回路４１〜５０に“０”，“０”，
“０”，“０”，“０”，“０”，“０”，“１”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“０００１１１１０１０”の１ビット
誤りが生じているビットに対応する論理積回路３８の出
力のみが“１”となる。
回路２６〜３０各々の出力“０”，“０”，“１”，
“０”，“０”のうちの所定ビット同士の論理積を行
い、排他的論理和回路４１〜５０に“０”，“０”，
“０”，“０”，“０”，“０”，“０”，“１”，
“０”，“０”を夫々出力する。すなわち、１ビット誤
りを含むパターン“０００１１１１０１０”の１ビット
誤りが生じているビットに対応する論理積回路３８の出
力のみが“１”となる。
【００８０】排他的論理和回路４１〜４５は夫々情報ビ
ット“１１０１０”と論理積回路３１〜３５各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、情報ビット“１１０１０”を訂正した出力
ｋ０′〜ｋ４′として“１”，“１”，“０”，
“１”，“０”を夫々出力する。
ット“１１０１０”と論理積回路３１〜３５各々の出力
“０”，“０”，“０”，“０”，“０”との排他的論
理和をとり、情報ビット“１１０１０”を訂正した出力
ｋ０′〜ｋ４′として“１”，“１”，“０”，
“１”，“０”を夫々出力する。
【００８１】排他的論理和回路４６〜５０は夫々検査ビ
ット“０００１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“１”，“０”，“０”との排他的論
理和をとり、検査ビット“０００１１”を訂正した出力
ｐ０′〜ｐ４′として“０”，“０”，“１”，
“１”，“１”を夫々出力する。
ット“０００１１”と論理積回路３６〜４０各々の出力
“０”，“０”，“１”，“０”，“０”との排他的論
理和をとり、検査ビット“０００１１”を訂正した出力
ｐ０′〜ｐ４′として“０”，“０”，“１”，
“１”，“１”を夫々出力する。
【００８２】上記の如く、情報ビットｋ０〜ｋ４あるい
は検査ビットｐ０〜ｐ４に１ビット誤りが発生していて
も、１ビット誤り訂正回路１３ではこれら検査ビットｐ
０〜ｐ４及び情報ビットｋ０〜ｋ４でその１ビット誤り
を訂正することができる。
は検査ビットｐ０〜ｐ４に１ビット誤りが発生していて
も、１ビット誤り訂正回路１３ではこれら検査ビットｐ
０〜ｐ４及び情報ビットｋ０〜ｋ４でその１ビット誤り
を訂正することができる。
【００８３】次に、本発明の一実施例による誤り訂正方
式をフレーム同期保護に用いた場合の動作について図１
〜図３を用いて説明する。
式をフレーム同期保護に用いた場合の動作について図１
〜図３を用いて説明する。
【００８４】フレーム同期保護の対象であるデータ列は
複数の連続したフレームから構成されている。フレーム
はフレーム同期をとるための１バイトの同期パターンか
ら始まり、その同期パターンにデータが続いて合計ｊバ
イトで構成されている。この場合、１フレームの長さは
ｊバイト固定とし、１バイトは１０ビット（ｉ＝１０）
で構成されているものとする（図３参照）。
複数の連続したフレームから構成されている。フレーム
はフレーム同期をとるための１バイトの同期パターンか
ら始まり、その同期パターンにデータが続いて合計ｊバ
イトで構成されている。この場合、１フレームの長さは
ｊバイト固定とし、１バイトは１０ビット（ｉ＝１０）
で構成されているものとする（図３参照）。
【００８５】上記のデータ列ではフレーム長がｊバイト
と固定長となっているので、ｊバイト毎に同期パターン
が現れるので、１ビット即時シフト方式等の方法によっ
て同期パターンの検出を行うと、次に同期パターンの検
出が予想されるのはｊバイト後である。
と固定長となっているので、ｊバイト毎に同期パターン
が現れるので、１ビット即時シフト方式等の方法によっ
て同期パターンの検出を行うと、次に同期パターンの検
出が予想されるのはｊバイト後である。
【００８６】そこで、フレームカウンタ２でクロックを
計数して同期パターンの検出が予想されるタイミングを
検出し、フレームカウンタ２が検出したタイミングで同
期パターン訂正回路１による同期パターン訂正処理を有
効にし、同期パターン訂正回路１に入力されたデータの
訂正を行う。
計数して同期パターンの検出が予想されるタイミングを
検出し、フレームカウンタ２が検出したタイミングで同
期パターン訂正回路１による同期パターン訂正処理を有
効にし、同期パターン訂正回路１に入力されたデータの
訂正を行う。
【００８７】同期パターン訂正回路１は入力されたデー
タが同期パターンでかつ誤りがなければ、同期パターン
をそのまま出力する。また、同期パターン訂正回路１は
入力されたデータが同期パターンでかつ１ビット誤りが
あれば、その同期パターンの誤りを訂正して出力する。
タが同期パターンでかつ誤りがなければ、同期パターン
をそのまま出力する。また、同期パターン訂正回路１は
入力されたデータが同期パターンでかつ１ビット誤りが
あれば、その同期パターンの誤りを訂正して出力する。
【００８８】同期パターン一致検出回路３は同期パター
ン訂正回路１の出力が同期パターンであるか否かを確認
し、確認結果に応じて一致信号または不一致信号を前方
保護回路４及び後方保護回路５に出力する。
ン訂正回路１の出力が同期パターンであるか否かを確認
し、確認結果に応じて一致信号または不一致信号を前方
保護回路４及び後方保護回路５に出力する。
【００８９】前方保護回路４は同期パターン一致検出回
路３から一致信号が出力される毎にカウンタ値をカウン
トアップし、同期パターン一致検出回路３から不一致信
号が出力されるとカウンタ値をリセットする。
路３から一致信号が出力される毎にカウンタ値をカウン
トアップし、同期パターン一致検出回路３から不一致信
号が出力されるとカウンタ値をリセットする。
【００９０】後方保護回路５は同期パターン一致検出回
路３から不一致信号が出力される毎にカウンタ値をカウ
ントアップし、同期パターン一致検出回路３から一致信
号が出力されるとカウンタ値をリセットする。
路３から不一致信号が出力される毎にカウンタ値をカウ
ントアップし、同期パターン一致検出回路３から一致信
号が出力されるとカウンタ値をリセットする。
【００９１】同期判定回路６は前方保護回路４のカウン
タ値が設定値（前方保護段数）を超えた場合に同期外れ
状態と判断し、後方保護回路５のカウンタ値が設定値
（後方保護段数）を超えた場合に同期状態と判断する。
タ値が設定値（前方保護段数）を超えた場合に同期外れ
状態と判断し、後方保護回路５のカウンタ値が設定値
（後方保護段数）を超えた場合に同期状態と判断する。
【００９２】このように、データに従来必要であった検
査ビット（パリティビット等）を付加することなく、情
報ビット（一部が検査ビットに割当てられている）の伝
送だけで特定データパターンの誤りを訂正することがで
きる。よって、検査ビット分の増加がなくなるので、伝
送データのデータ量を増加させることなく、特定データ
パターンの誤りを訂正することができる。
査ビット（パリティビット等）を付加することなく、情
報ビット（一部が検査ビットに割当てられている）の伝
送だけで特定データパターンの誤りを訂正することがで
きる。よって、検査ビット分の増加がなくなるので、伝
送データのデータ量を増加させることなく、特定データ
パターンの誤りを訂正することができる。
【００９３】また、連続して伝送される固定長のフレー
ムデータの中から予め算出されたｍビットの情報ビット
とｎビットの検査ビットとからなる（ｍ＋ｎ）ビットの
同期パターンを検出し、同期パターンから分割された情
報ビットと検査ビットとを基に同期パターンの誤りを訂
正することによって、同期パターンに１ビット誤りが生
じても、それを訂正して正しい同期パターンとすること
ができる。
ムデータの中から予め算出されたｍビットの情報ビット
とｎビットの検査ビットとからなる（ｍ＋ｎ）ビットの
同期パターンを検出し、同期パターンから分割された情
報ビットと検査ビットとを基に同期パターンの誤りを訂
正することによって、同期パターンに１ビット誤りが生
じても、それを訂正して正しい同期パターンとすること
ができる。
【００９４】よって、誤って同期状態と判断したり、あ
るいは誤って同期外れ状態と判断したりする確率を低く
することができる。したがって、伝送効率を低下させる
ことなく、かつ誤って同期外れ状態や同期状態と判断す
ることなく、同期パターン等の特定データパターンの誤
りを訂正することができる。
るいは誤って同期外れ状態と判断したりする確率を低く
することができる。したがって、伝送効率を低下させる
ことなく、かつ誤って同期外れ状態や同期状態と判断す
ることなく、同期パターン等の特定データパターンの誤
りを訂正することができる。
【００９５】ここで、同期パターンがＬビットで構成さ
れ、ビット誤り率をＢＥＲ（１より十分小さい値）と
し、前方保護の保護段数をＮＦとし、後方保護の保護段
数をＮＢとすると、Ｌビットの同期パターンのうち１ビ
ットに誤りが生ずる確率はＢＥＲ＊Ｌとなる。また、２
ビットが誤まる確率はＢＥＲ2 ＊L Ｃ2 となる。
れ、ビット誤り率をＢＥＲ（１より十分小さい値）と
し、前方保護の保護段数をＮＦとし、後方保護の保護段
数をＮＢとすると、Ｌビットの同期パターンのうち１ビ
ットに誤りが生ずる確率はＢＥＲ＊Ｌとなる。また、２
ビットが誤まる確率はＢＥＲ2 ＊L Ｃ2 となる。
【００９６】従来の同期保護の前方保護では同期パター
ンに１ビット誤りが発生した場合に同期パターンとして
見做すことができなくなり、保護段数ＮＦを超えて同期
パターンに１ビット誤りが発生すると、誤って同期外れ
状態と判断してしまう。この誤って同期外れ状態と判断
する確率は（ＢＥＲ＊Ｌ）NF+1となる。
ンに１ビット誤りが発生した場合に同期パターンとして
見做すことができなくなり、保護段数ＮＦを超えて同期
パターンに１ビット誤りが発生すると、誤って同期外れ
状態と判断してしまう。この誤って同期外れ状態と判断
する確率は（ＢＥＲ＊Ｌ）NF+1となる。
【００９７】一方、本発明の一実施例による誤り訂正方
式を用いた場合には、同期パターンに２ビット以上の誤
りが生じた時に誤って同期外れ状態と判断する。この同
期パターンに２ビット以上の誤りが生じて誤って同期外
れ状態と判断する確率は（ＢＥＲ2 ＊L Ｃ2 ）NF+1とな
る。
式を用いた場合には、同期パターンに２ビット以上の誤
りが生じた時に誤って同期外れ状態と判断する。この同
期パターンに２ビット以上の誤りが生じて誤って同期外
れ状態と判断する確率は（ＢＥＲ2 ＊L Ｃ2 ）NF+1とな
る。
【００９８】したがって、本発明の一実施例による誤り
訂正を前方保護に用いることで、誤って同期外れ状態と
判断する確率を［１／（ＢＥＲ＊（Ｌ−１）＊０．
５）］NF+1倍だけ改善することができる。
訂正を前方保護に用いることで、誤って同期外れ状態と
判断する確率を［１／（ＢＥＲ＊（Ｌ−１）＊０．
５）］NF+1倍だけ改善することができる。
【００９９】また、後方保護においても、上記と同様
に、本発明の一実施例による誤り訂正を後方保護に用い
ることで、誤って同期状態と判断する確率を［１／（Ｂ
ＥＲ＊（Ｌ−１）＊０．５）］NB+1倍だけ改善すること
ができる。
に、本発明の一実施例による誤り訂正を後方保護に用い
ることで、誤って同期状態と判断する確率を［１／（Ｂ
ＥＲ＊（Ｌ−１）＊０．５）］NB+1倍だけ改善すること
ができる。
【０１００】
【発明の効果】以上説明したように本発明の誤り訂正回
路によれば、送られてきたデータパターンの中から予め
算出されたｍビット（ｍは正の整数）の情報ビットとｎ
ビット（ｎは正の整数）の検査ビットとからなる（ｍ＋
ｎ）ビットの特定データパターンを検出し、この特定デ
ータパターンから分割した情報ビットと検査ビットとを
基に特定データパターンの誤りを訂正することによっ
て、伝送データのデータ量を増加させることなく、特定
データパターンの誤りを訂正することができるという効
果がある。
路によれば、送られてきたデータパターンの中から予め
算出されたｍビット（ｍは正の整数）の情報ビットとｎ
ビット（ｎは正の整数）の検査ビットとからなる（ｍ＋
ｎ）ビットの特定データパターンを検出し、この特定デ
ータパターンから分割した情報ビットと検査ビットとを
基に特定データパターンの誤りを訂正することによっ
て、伝送データのデータ量を増加させることなく、特定
データパターンの誤りを訂正することができるという効
果がある。
【０１０１】また、本発明の他の誤り訂正回路によれ
ば、予め設定された位置に同期パターンが配置されかつ
連続して伝送されてくる固定長のフレームデータからの
中、予め算出されたｍビット（ｍは正の整数）の情報ビ
ットとｎビット（ｎは正の整数）の検査ビットとからな
る（ｍ＋ｎ）ビットの同期パターンを検出し、この同期
パターンから分割した情報ビットと検査ビットとを基に
同期パターンの誤りを訂正することによって、伝送効率
を低下させることなく、かつ誤って同期外れ状態や同期
状態と判断することなく、同期パターン等の特定データ
パターンの誤りを訂正することができるという効果があ
る。
ば、予め設定された位置に同期パターンが配置されかつ
連続して伝送されてくる固定長のフレームデータからの
中、予め算出されたｍビット（ｍは正の整数）の情報ビ
ットとｎビット（ｎは正の整数）の検査ビットとからな
る（ｍ＋ｎ）ビットの同期パターンを検出し、この同期
パターンから分割した情報ビットと検査ビットとを基に
同期パターンの誤りを訂正することによって、伝送効率
を低下させることなく、かつ誤って同期外れ状態や同期
状態と判断することなく、同期パターン等の特定データ
パターンの誤りを訂正することができるという効果があ
る。
【図１】本発明の一実施例によるフレーム同期回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の同期パターン訂正回路の構成を示すブロ
ック図である。
ック図である。
【図３】データ列のフレーム構成例を示す図である。
【図４】フレーム同期方式で用いられる同期パターン例
を示す図である。
を示す図である。
【図５】図４の同期パターンを基に作成された生成行列
の一例を示す図である。
の一例を示す図である。
【図６】図２の１ビット誤り訂正回路の構成例を示す図
である。
である。
【図７】従来例によるフレーム同期回路の構成を示すブ
ロック図である。
ロック図である。
１ 同期パターン訂正回路 ２ フレームカウンタ ３ 同期パターン一致検出回路 ４ 前方保護回路 ５ 後方保護回路 ６ 同期判定回路 １１ 特定データパターン検出回路 １２ 検査ビット／情報ビット分割回路 １３ １ビット誤り訂正回路 １４ 選択回路 ２１〜３０，４１〜５０ 排他的論理和回路 ３１〜４０ 論理積回路
Claims (2)
- 【請求項１】 予め設定された位置に同期パターンが配
置された固定長のフレームデータを連続して伝送する伝
送装置において前記同期パターンの誤りを訂正する誤り
訂正回路であって、各々前記同期パターンの各ビットを
組合せて構成されたｍビット（ｍは正の整数）の情報ビ
ット及びｎビット（ｎは正の整数）の検査ビットからな
る（ｍ＋ｎ）ビットの同期パターンを前記フレームデー
タの中から検出する手段と、前記同期パターンを前記情
報ビットと前記検査ビットとに分割する手段と、分割さ
れた情報ビット及び検査ビットを基に前記同期パターン
の誤りを訂正する手段とを有することを特徴とする誤り
訂正回路。 - 【請求項２】 前記誤りが訂正されたパターンが予め設
定された同期パターンか否かを判定する判定手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期外れ状態と判断するのを防ぐ前方保護手段と、前
記判定手段の判定結果を基に前記フレームデータを誤っ
て同期状態と判断するのを防ぐ後方保護手段と、前記前
方保護手段及び前記後方保護手段各々の動作回数を基に
前記フレームデータの同期状態を判定する手段とを前記
伝送装置に含むことを特徴とする請求項１記載の誤り訂
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093290A JP2768303B2 (ja) | 1995-04-19 | 1995-04-19 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093290A JP2768303B2 (ja) | 1995-04-19 | 1995-04-19 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288933A JPH08288933A (ja) | 1996-11-01 |
| JP2768303B2 true JP2768303B2 (ja) | 1998-06-25 |
Family
ID=14078270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7093290A Expired - Fee Related JP2768303B2 (ja) | 1995-04-19 | 1995-04-19 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768303B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182594A (ja) * | 2011-02-28 | 2012-09-20 | Nec Corp | 光送受信システム及び光受信装置 |
-
1995
- 1995-04-19 JP JP7093290A patent/JP2768303B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 宮川洋・原島博・今井秀樹、岩波講座−情報科学４「情報と符号の理論」（昭６３−９−２８）Ｐ．１２３−１３４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288933A (ja) | 1996-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |