JPS6337728A

JPS6337728A - エラ−検定方式

Info

Publication number: JPS6337728A
Application number: JP17999886A
Authority: JP
Inventors: Michio Kikuchi; 菊地　通男
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1986-08-01
Filing date: 1986-08-01
Publication date: 1988-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕サイクリック伝送のエラー検定方式で、１ビットの伝送
エラーを救う為に、エラービット自動修正機能を有する
検定方式。

〔従来の技術〕

本発明の様に、エラービット自動修正機能を有するエラ
ー検定方式は公知例に認められないが、誤りパルスを補
正し、その補正した外部入力信号を符号変換回路に加え
ることにより、誤りパルスを計数する符号誤り率測定装
！！（上記公知例）が方式的に似ていると思われる。但
し目的が異なり又方式上も反転連送、パリティチェック
を併用してエラービットを修正する点（本発明）と誤り
パルスを補正してカウントする点（公知例）とは明確に
異なる。

〔発明が解決しようとする問題点〕

テレコン、テレメータシステムの伝送回線は通搬、マイ
クロ、雷搬等がある。この伝送回線は。

ＮＴＴ、又はユーザーの管轄であるが、これら回線の品
質として見なされる場合が多い、特にエラーが稀頻度で
発生した場合、装置側か回線側かのローカライズは、ま
ず装置側に課せられる。この為に回線レベル記録計、デ
ータレコーダ、ロジックアナライザー等を現地に持ち込
み長期間設置して障害発生時のデータ収集に努め、又装
置側要因（伝送ノイズ、素子劣化、電源不安定）回線側
要因（伝送ノイズ、回線接触不良、搬端装置エラー。

漏話等）について考えられる全ての謁査を実施してきた
。この調査の為の工数、費用は非常に大きく、この問題
解決は従来がらの課題であった・この１ビットエラーを
ヒントに１ビットエラーであればエラーを自動修正して
伝送エラーを救えないものが検討したことが本発明をす
る動機となった。

本発明の目的は稀頻度で発生する１ビット回線エラーを
回線品質としては軽度のものと見なし、この様な障害の
発生する回線に対しては、伝送洩れを生じることなくデ
ータ伝送が正常に行なわれる様装置側に修正機能を持た
せることにある。

このエラー自動修正機能が本発明の技術的課題である。

〔問題点を解決するための手段〕

伝送エラーには、回線レベル悪化、定常的伝送ノイズ重
畳等の要因によるエラーの様に、２ビット以上数ビット
に跨って発生するものもある。この様な回線ではエラー
検定をすり抜ける確率も増大する為、速やかに障害要因
を除去し、回線品質を向上させることが先決であり、伝
送エラーを自動修正することはかえって本来のエラー検
定の目的を損なうことになる。従って自動修正は１ビッ
トエラーに限定することとした。

エラーを自動修正する場合の技術手段としては（１）エ
ラービットを判別する。（２）エラーのモード（０→１
か、１→０か）を識別する。ことが必要である。この２
つのことを実現させるために反転運送チェックと、初送
奇数パリティチェック、連送偶数パリティチェック条件
を利用し、エラービット判定、修正回路を発明した。

〔作用〕

１ビットエラーの自動修正の原理説明を第１図に示す。

（１）まずエラービットの判別は反転運送チェック結果
により行なう、即ちｍ番目のビット（ＢｍとＢｍ）で反
転連送エラーが発生した場合、このビットがエラービッ
トである。（２）次にエラーモード（０→１か、１→０
か）を識別し、データを修正するには初送口がパリティ
エラーか、運送口がパリティエラーか判断して行なう、
シフトレジスタには連送口のデータが残でいる為エラー
識別、データ修正は次の様になる。

（ａ）連送のデータが１の場合（ｉ）初送のパリティエラーの時初送データがＯ→１・・・データ修正不要（ｉｉ）連送
のパリティエラーの時連送データがＯ→１・・・データ修正要（ｂ）連送のデ
ータがＯの場合（１）初送のパリティエラーの時初送データが１→０・・・データ修正不要（ｉｉ）運送
パリティエラーの時運送データが１→０・・・データ修正要即ちエラーの修
正は反転連送チェックでエラーとなったビットに対し、（１）初送のパリティエラーの時は運送データのまま、
（２）連送のパリティエラーの時は運送データをインバ
ートすれば良い。

〔実施例〕

初めに従来のエラー検定回路を第２図に示す。

杖；、ｊ７路はまず受信々号−（ＲＦＣ）を受けて、ク
ロックタイミング補正回路（１）で送信側とクロックの
同期を行ない、シフトレジスタ（２）に１ビット毎に１
，０の信号が入力される。シフトレジスタは１ワードの
ビット数が準備されている。

初送パリティチェック回路（４）は初送口の奇数パリテ
ィをチェックする。連送パリティチェック回路（５）は
連送口の偶数パリティをチェックする。このオア回路（
７）が１ワードのパリティチェックとなる０反転連送チ
ェック回路（６）はシフ１−レジスタの出力（初送口デ
ータ）とシフトレジスタの入力（連送口データ）を比較
照合し、各ビット毎に反転されているかどうかチェック
する。パリティチェック、反転運送チェック結果はパリ
ティチェックメモリ回路（８）、反転運送チェックメモ
リ回路（９）で記憶され、オア回路（７）にて、データ
リードタイミング回路（１１）で駆動されるデータリー
ド信号回路（１２）をエラ一時にロックをかける。エラ
ーの警報表示は３ワ一ド連続エラー検出回路（１０）の
出力で行なわれる。

データの出力はシフトレジスタの出力を１次バソファメ
モリ回路（３）でデータリード信号により読み込んで行
なわれる。

以上が従来のエラー検定方式で広く使用されている。

次に今回発明したビットエラー自動修正機能付エラー検
定回路を第３図に示す。図中太線で示した部分が従来の
エラー検定回路に追加変更した部分である。

まず反転運送チェック回路（６）の出力を１ビットエラ
ー検出回路（１３）に入力し、エラーが１ビットか否か
をチェックする。これと並行してエラービット判定回路
（１５）で各ビット毎にエラーか否かを記憶しておく。

１ビットエラーであればエラービット判定回路（１５）
の出力を有効として、エラービット修正回路（１６）に
ビット修正入力として入力する。ビット修正をかけるが
否かは初送目パリティ、連送目パリティ判定回路（１４
）とシフトレジスタ（１２）の出力が１かＯかで行なう
。（６頁のデータ修正方法参照）エラービット修正回路
（１６）でエラービットをデータ修正した後、１次バッ
ファメモリ回路（３）にデータを記憶する。尚１ビット
エラーの時はエラーメモリリセット回路（１７）でパリ
ティチェックメモリ、反転運送チェックメモリにリセッ
トをかけ、エラービットはロックし、データリード信号
を発生させる様にする。

以上が今回発明したビットエラー自動修正機能付エラー
検定回路である。

〔発明の効果〕

本発明によれば、稀頻度で発生する１ビット回線エラー
を伝送洩れを生じることなく正常にデータ伝送が可能と
なる。これによって回線を含めたテレコン、テレメータ
システムのデータ伝送品質を大巾に向上できると共に、
従来実施してきた、回線エラー調査も２ビットエラー以
上の重度のもの以下は調査不要となり、多大の調査工数
、費用を成域できる。

【図面の簡単な説明】

第１図は本発明のエラービット自動修正方式の原理図、
第２図は従来のサイクリック伝送方式のパリティチェッ
ク、運送チェックのエラー検定回路図、第３図は本発明
のエラービット自動修正機能を付加した検定回路図を示
す。１・・・クロックタイミング補正回路、２・・・シフト
レジＸ夕回Ｍ、３・・・１次パフアメモリ回路、４・・
・初送パリティチェック回路、５・・・連送パリティチ
ェック回路、６・・反転連送チェック回路、７・・・オ
ア回路、８・・・パリティチェックメモリ回路、９・・
・反転連送チェックメモリ回路、１０・・・３ワ一ド連
続エラー検出回路、１１・・・データリードタイミング
回路、１２・・・データリード信号回路、１３・・・１
ビットエラー検出回路、１４・・・初送パリティ、連送
パリティ判定回路、１５・・・エラービット判定回路、
１６・・エラービット修正回路、１７・・・エラーメモ
リリセット回路。

Claims

【特許請求の範囲】

１、サイクリツク式テレコン、テレメータ装置で、反転
連送チェック、パリテイチェックを併用しているエラー
検定方式において、１ビットの伝送エラーを自動修正す
るために、反転連送チェックと初送、連送パリテイチェ
ック結果でエラービットを判定し、１次バッファメモリ
に読み込む前に自動修正をかけることを特徴としたエラ
ー検定方式。