JPS59100646A - 誤り検査方式 - Google Patents
誤り検査方式Info
- Publication number
- JPS59100646A JPS59100646A JP57210404A JP21040482A JPS59100646A JP S59100646 A JPS59100646 A JP S59100646A JP 57210404 A JP57210404 A JP 57210404A JP 21040482 A JP21040482 A JP 21040482A JP S59100646 A JPS59100646 A JP S59100646A
- Authority
- JP
- Japan
- Prior art keywords
- data
- code
- decoder
- error
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0075—Transmission of coding parameters to receiver
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は伝送情報の誤り訂正を効果的に行い得る実用性
の高い誤り検査方式に関する。
の高い誤り検査方式に関する。
情報を伝送する場合、一般に伝送回線特性や雑音等に起
因するビット符号誤りを避けることができない。この為
、従来より種々の誤シ検出・訂正方式が検討されている
。第１図は従来一般的な誤シ検出・訂正方式で採用され
るデータのフレーム構成を示すもので、６３ビツトから
なる１フレームを５６ビツトのデータ部と７ビツトの検
査符号部とに分けた構造を有する。しかしてＢＣＨ方式
の検査法によれば、上記７ビ、トの検査符号を用いてデ
ータ部中の１ビツトの符号誤りを訂正することができ、
また２ビツトまでの符号誤りを検出するととができる。
因するビット符号誤りを避けることができない。この為
、従来より種々の誤シ検出・訂正方式が検討されている
。第１図は従来一般的な誤シ検出・訂正方式で採用され
るデータのフレーム構成を示すもので、６３ビツトから
なる１フレームを５６ビツトのデータ部と７ビツトの検
査符号部とに分けた構造を有する。しかしてＢＣＨ方式
の検査法によれば、上記７ビ、トの検査符号を用いてデ
ータ部中の１ビツトの符号誤りを訂正することができ、
また２ビツトまでの符号誤りを検出するととができる。
っまシ、２ビツトまでの誤シ検査能力を有することにな
る。またこのような誤シ検査能力を増すべく、第２図に
示すように検査符号部を１３ビ、トとし、データ部を５
０ビツトとした場合には、２ビツトまでの符号誤シ訂正
、および３ビ、トまでの符号誤り検出が可能とｈる。
る。またこのような誤シ検査能力を増すべく、第２図に
示すように検査符号部を１３ビ、トとし、データ部を５
０ビツトとした場合には、２ビツトまでの符号誤シ訂正
、および３ビ、トまでの符号誤り検出が可能とｈる。
然し乍ら、このようにして検査符号部のビット長を多く
してその誤シ検査能゛力を高めた場合、その反面データ
に対する冗長度が増加する上、誤り訂正・検出の為の処
理が大幅に複雑化して大損りな処理回路を必要とする。
してその誤シ検査能゛力を高めた場合、その反面データ
に対する冗長度が増加する上、誤り訂正・検出の為の処
理が大幅に複雑化して大損りな処理回路を必要とする。
この為、経済性が悪くなると言う不具合があった。
本発明はこのような事情を考慮してたされたもので、そ
の目的とするととろは、少ない冗長度の増加によって符
号誤シの検査能力を飛躍的に高めて効果的な誤シ訂正を
可能とする実用性の高い検査方式を提供することにある
。
の目的とするととろは、少ない冗長度の増加によって符
号誤シの検査能力を飛躍的に高めて効果的な誤シ訂正を
可能とする実用性の高い検査方式を提供することにある
。
本発明は所定の符号長からなる第１のデータに、この第
１のデータの有効データ部を示す第２のデータおよび少
なくとも上記第１のデータの伝送誤シを訂正または検出
する検査符号を付加して伝送し、受信部では上記第２の
データをを訂正したのち、前記検査符号を用いて前記第
１のデータ中の有効データ部における伝送符号誤シを訂
正または検出するようにしたものである。
１のデータの有効データ部を示す第２のデータおよび少
なくとも上記第１のデータの伝送誤シを訂正または検出
する検査符号を付加して伝送し、受信部では上記第２の
データをを訂正したのち、前記検査符号を用いて前記第
１のデータ中の有効データ部における伝送符号誤シを訂
正または検出するようにしたものである。
従って本発明によれば、第２のデータによって示される
第１のデータ中の非有効データ部の符号が実質的な意味
を有さないことから、これを所定の規則に従って簡易に
訂正したのち、有効データ部の符号誤りを検査符号に従
って訂正または検出することができるので、冗長の少な
い情報を有効に利用して効果的な符号誤シ検査を行うこ
とができる。しかも、その処理回路を簡易に実現するこ
とができ、実用上絶大なる効果が奏せられる。
第１のデータ中の非有効データ部の符号が実質的な意味
を有さないことから、これを所定の規則に従って簡易に
訂正したのち、有効データ部の符号誤りを検査符号に従
って訂正または検出することができるので、冗長の少な
い情報を有効に利用して効果的な符号誤シ検査を行うこ
とができる。しかも、その処理回路を簡易に実現するこ
とができ、実用上絶大なる効果が奏せられる。
以下、図面を参照して本発明の一実施例につき説明する
。
。
第３図は実施例方式に係る伝送データのフォーマット例
を示すもので、ここでは符号長が１６ビツトからなる第
１のデータＸと、この第１のデータＸの有効データ部を
示す２ビツトの第２のデータＹおよび上記第１のデータ
Ｘに対する誤シ検査符号Ｃとから構成される。上記第１
のデータＸは、例えばその符号ビット要素をＸｉとした
とき、 として示されるものである。この第１のデータＸに対し
て、第２のデータＹは例えば第２図に例示するように、
第１のデータＸの有効ビット数が７ビツト以下のときＯ
，Ｏ，Ｓ〜１０ビットのとき０，１．１１〜１３ビツト
のとき１゜０、そして１４ビツト以上のとき１．１とし
て定義される。また前記誤シ検査符号Ｃとしては、例え
ばＢＣＨ符号等が用いられる。
を示すもので、ここでは符号長が１６ビツトからなる第
１のデータＸと、この第１のデータＸの有効データ部を
示す２ビツトの第２のデータＹおよび上記第１のデータ
Ｘに対する誤シ検査符号Ｃとから構成される。上記第１
のデータＸは、例えばその符号ビット要素をＸｉとした
とき、 として示されるものである。この第１のデータＸに対し
て、第２のデータＹは例えば第２図に例示するように、
第１のデータＸの有効ビット数が７ビツト以下のときＯ
，Ｏ，Ｓ〜１０ビットのとき０，１．１１〜１３ビツト
のとき１゜０、そして１４ビツト以上のとき１．１とし
て定義される。また前記誤シ検査符号Ｃとしては、例え
ばＢＣＨ符号等が用いられる。
即ち、符号長として１６ビツト準備された第１のデータ
Ｘであると難ども、その値によっては上位ビットのデー
タは実質的な意味を持たず、従って上述した第２のデー
タＹによって第１のデータＸの有効データ部を示せば、
その非有効データ部を実質的に無視することができる。
Ｘであると難ども、その値によっては上位ビットのデー
タは実質的な意味を持たず、従って上述した第２のデー
タＹによって第１のデータＸの有効データ部を示せば、
その非有効データ部を実質的に無視することができる。
本方式はこの点に着目したもので、第３図に示すフォー
マ、トで伝送されたデータを受信したと５− き、先ず第２のデータＹから第１のデータＸの有効デー
タ部を識別し、これによって上記第１のデータＸの非有
効データ部の符号誤シを所定の規則に従って訂正するも
のである。上記所定の規則は、例えば上記非有効データ
部は何ら意味を持たないから、その全てのビット符号が
「０」である等の規則から力るもので、これによシ、符
号誤りによって「１」となったビットを無条件に「０」
に置換する等して、その訂正処理が行われる。例えば第
５図（ａ） （ｂ）に示すように第２のデータＹが０，
１で示される場合、第１のデータＸの有効データ部が１
０ビ、ト以下であり、１１〜１６ビツトの符号が非有効
データであることが示される。この結果、この非有効デ
ータ部の各符号ビットを検査すればＸ１ｍが「１」であ
シ、符号誤りを生じていることがわかる。故に、このＸ
１２をｒＯＪに置換することによって、その訂正がなさ
れることになる。また第５図（ｂ）に示すものでは第２
のデータＹがｏ、ｏであることから、第１のデータＸの
有効６− データ部が７ビツト以下であシ、従ってこの場合には非
有効データ部のＸ１１ｔＸ１３がそれぞれ符号誤シを生
じていることが判り、その訂正が可能となる。
マ、トで伝送されたデータを受信したと５− き、先ず第２のデータＹから第１のデータＸの有効デー
タ部を識別し、これによって上記第１のデータＸの非有
効データ部の符号誤シを所定の規則に従って訂正するも
のである。上記所定の規則は、例えば上記非有効データ
部は何ら意味を持たないから、その全てのビット符号が
「０」である等の規則から力るもので、これによシ、符
号誤りによって「１」となったビットを無条件に「０」
に置換する等して、その訂正処理が行われる。例えば第
５図（ａ） （ｂ）に示すように第２のデータＹが０，
１で示される場合、第１のデータＸの有効データ部が１
０ビ、ト以下であり、１１〜１６ビツトの符号が非有効
データであることが示される。この結果、この非有効デ
ータ部の各符号ビットを検査すればＸ１ｍが「１」であ
シ、符号誤りを生じていることがわかる。故に、このＸ
１２をｒＯＪに置換することによって、その訂正がなさ
れることになる。また第５図（ｂ）に示すものでは第２
のデータＹがｏ、ｏであることから、第１のデータＸの
有効６− データ部が７ビツト以下であシ、従ってこの場合には非
有効データ部のＸ１１ｔＸ１３がそれぞれ符号誤シを生
じていることが判り、その訂正が可能となる。
このようにして非有効データ部の誤り訂正を行ったのち
、検査符号Ｃを用いて第１のデータＸの誤り検査が行わ
れる。このとき、前述した７ビツトのＢＣＨ符号を用い
れば１ビ、トの誤り訂正と、２ビ、トまでの誤り検出を
行うことができるので、結局前記非有効データ部の誤り
訂正能力と結合して、相当数のビット符号訂正を行うこ
とが可能となる。つまυ、誤り検査能力を飛躍的に高め
ることが可能となる。即ち、ＢＣＨ符号を有効データ部
に対してのみ働かせることが可能となる。
、検査符号Ｃを用いて第１のデータＸの誤り検査が行わ
れる。このとき、前述した７ビツトのＢＣＨ符号を用い
れば１ビ、トの誤り訂正と、２ビ、トまでの誤り検出を
行うことができるので、結局前記非有効データ部の誤り
訂正能力と結合して、相当数のビット符号訂正を行うこ
とが可能となる。つまυ、誤り検査能力を飛躍的に高め
ることが可能となる。即ち、ＢＣＨ符号を有効データ部
に対してのみ働かせることが可能となる。
第６図は上述した処理を実行する処理回路の構成例を示
すもので、前述したフォーマ、トのデータは、端子１よ
多入力される。この端子Ｊから、前記第２のデータＹは
デコーダ２に入力され、他方第１のデータＸおよび検査
符号はゲート回路３に導びかれる。デコーダ２は第１の
データＹを解析して、上記第１のデータＸの有効データ
部（有効ビット数）を検出しておシ、その情報をカウン
タ４に与えている。カウンタ４は、上記データの転送速
度に等しいクロ、り信号ＣＫを入力して、上記デコーダ
２より与えられるビット数分だけ計数し、その期間前記
ゲート回路３を開成している。これによって、第１のデ
ータＸの有効データ部と検査符号Ｃのみがゲート回路３
を介してＢＣＨ復号器５に供給される。そして、前記第
１のデータＸの非有効データ部の転送時にはゲート回路
３が閉成されていることから、ゲート回路３からは上記
非有効データ部の全てのと、ト符号に代えて「０」デー
タが転送されることになる。これによって、符号誤りを
生じて「１」となった符号が「０」に訂正されてＢＣＨ
復号器５に与えられることになる。このようにして非有
効データ部の誤シ訂正を施したデータ系列（第１のデー
タＸ）に対して、ＢＣＨ復号器５は検査符号に従って誤
シ訂正！たけ検出を行い、その出力データを端子６を介
して出力する。
すもので、前述したフォーマ、トのデータは、端子１よ
多入力される。この端子Ｊから、前記第２のデータＹは
デコーダ２に入力され、他方第１のデータＸおよび検査
符号はゲート回路３に導びかれる。デコーダ２は第１の
データＹを解析して、上記第１のデータＸの有効データ
部（有効ビット数）を検出しておシ、その情報をカウン
タ４に与えている。カウンタ４は、上記データの転送速
度に等しいクロ、り信号ＣＫを入力して、上記デコーダ
２より与えられるビット数分だけ計数し、その期間前記
ゲート回路３を開成している。これによって、第１のデ
ータＸの有効データ部と検査符号Ｃのみがゲート回路３
を介してＢＣＨ復号器５に供給される。そして、前記第
１のデータＸの非有効データ部の転送時にはゲート回路
３が閉成されていることから、ゲート回路３からは上記
非有効データ部の全てのと、ト符号に代えて「０」デー
タが転送されることになる。これによって、符号誤りを
生じて「１」となった符号が「０」に訂正されてＢＣＨ
復号器５に与えられることになる。このようにして非有
効データ部の誤シ訂正を施したデータ系列（第１のデー
タＸ）に対して、ＢＣＨ復号器５は検査符号に従って誤
シ訂正！たけ検出を行い、その出力データを端子６を介
して出力する。
このように本方式による符号誤りの検査処理は非常に簡
易に、且つ効果的に行われる。そして、処理回路の構成
も簡単であり、その実用的利点は非常に高い。
易に、且つ効果的に行われる。そして、処理回路の構成
も簡単であり、その実用的利点は非常に高い。
ところで上述した例は、第１のデータＸの極性が定まっ
ている場合であるが、正負にまたがる数値を表わす場合
には、例えば第７図に示すように第２のデータＹを定義
するようにすればよい。この例は負数を２の補数として
表わし、ＭＳＢ （Ｘ ｔ ｓ ）をサインビットシた
ものである。つまり第１のデータＸは として示される。この場合、データＸの有効長が７ビ、
ト以下の場合にはＹ＝ｏ、ｏ、８〜１０ビ、トの場合に
は０．１．１１〜１３ビツトの場合には１，０、そして
１４ビ、ト以上の場合には１，１として与える。そして
、非有効データ部の符号がサインビットと同じ符号とな
ると９− どを利用して、非有効データ部の誤シ訂正を行うように
すればよい。
ている場合であるが、正負にまたがる数値を表わす場合
には、例えば第７図に示すように第２のデータＹを定義
するようにすればよい。この例は負数を２の補数として
表わし、ＭＳＢ （Ｘ ｔ ｓ ）をサインビットシた
ものである。つまり第１のデータＸは として示される。この場合、データＸの有効長が７ビ、
ト以下の場合にはＹ＝ｏ、ｏ、８〜１０ビ、トの場合に
は０．１．１１〜１３ビツトの場合には１，０、そして
１４ビ、ト以上の場合には１，１として与える。そして
、非有効データ部の符号がサインビットと同じ符号とな
ると９− どを利用して、非有効データ部の誤シ訂正を行うように
すればよい。
具体的にはその処理回路を第８図に示すようにし、ＭＳ
Ｂメモリ７を用いてＩｖ！５Ｂ（ｘｌｌ）のビット符号
を格納する。そして、非有効データ部のビットデータ転
送時には上記ＭＳＢメモリ７に格納された符号をゲート
回路８を介して出力し、これをＢＣＨ復号器５に与える
ようにすればよい。
Ｂメモリ７を用いてＩｖ！５Ｂ（ｘｌｌ）のビット符号
を格納する。そして、非有効データ部のビットデータ転
送時には上記ＭＳＢメモリ７に格納された符号をゲート
回路８を介して出力し、これをＢＣＨ復号器５に与える
ようにすればよい。
このように本方式は、正負にまたがるデータを取扱う場
合であっても有効に作用し、絶大なる効果が奏せられる
。
合であっても有効に作用し、絶大なる効果が奏せられる
。
伺、本発明は上記実施例に限定されるものではない。例
えば第１のデータＸが負数を示す場合、非有効データ部
の符号が「１」となることから、このときには非有効デ
ータ部のデータに代えて「１」データを出力するように
しなければならないことは言うまでもない。また正負に
またがるデータを扱う場合、サインビットの符号誤シが
生じる虞れもあシ、第８図に示す処理回路では誤った訂
正処理が行われる虞れがある。
えば第１のデータＸが負数を示す場合、非有効データ部
の符号が「１」となることから、このときには非有効デ
ータ部のデータに代えて「１」データを出力するように
しなければならないことは言うまでもない。また正負に
またがるデータを扱う場合、サインビットの符号誤シが
生じる虞れもあシ、第８図に示す処理回路では誤った訂
正処理が行われる虞れがある。
１０−
従ってこのような場合には、非有効データ部のビット符
号を検査し、数の多い方のＣツー）ｉｙ’＜Ｗ々を用い
て訂正処理を行うようにすればよい。その信奉発明を実
施するに際しては、】フレームのビット構成数やフォー
マ、ト、検査符号の方式等、仕様に応じて定めればよい
。要するに本発明はその要旨を逸脱しカい範囲で種々変
形して実施することができる。
号を検査し、数の多い方のＣツー）ｉｙ’＜Ｗ々を用い
て訂正処理を行うようにすればよい。その信奉発明を実
施するに際しては、】フレームのビット構成数やフォー
マ、ト、検査符号の方式等、仕様に応じて定めればよい
。要するに本発明はその要旨を逸脱しカい範囲で種々変
形して実施することができる。
第１図および第２図はそれぞれ従来の検査符号を用いた
訂正方式のデータフォーマット例を示す図、第３図は本
発明の一実施例方式に係るデータフォーマ、トを示す図
、第４図は第１のデータの有効データ部の長さと第２の
データとの関係を示す図、第５図（ａ） （ｂ）は本方
式による訂正処理の一例を示す図、第６図は本方式を実
施する処理回路の一例を示す構成図、第７図は本発明の
別の実施例を示す第１のデータの有効データ部の長さと
第２のデータとの関係を示す図、第８図は第７図に示す
実施例の処理回路の一例を示す構成図である。 １・・・端子、２・・・デコーダ、３・・・ゲート回路
、４・・・カウンタ、５・・・ＢＣＨ復号器、６・・・
端子、７・・−ＭＳＢメモリ、８・・・ゲート回路。 出願人代理人 弁理士 鈴 江 武 彦−２７５− 弓 、Ｏ 東京都渋谷区神南２丁目２番１
訂正方式のデータフォーマット例を示す図、第３図は本
発明の一実施例方式に係るデータフォーマ、トを示す図
、第４図は第１のデータの有効データ部の長さと第２の
データとの関係を示す図、第５図（ａ） （ｂ）は本方
式による訂正処理の一例を示す図、第６図は本方式を実
施する処理回路の一例を示す構成図、第７図は本発明の
別の実施例を示す第１のデータの有効データ部の長さと
第２のデータとの関係を示す図、第８図は第７図に示す
実施例の処理回路の一例を示す構成図である。 １・・・端子、２・・・デコーダ、３・・・ゲート回路
、４・・・カウンタ、５・・・ＢＣＨ復号器、６・・・
端子、７・・−ＭＳＢメモリ、８・・・ゲート回路。 出願人代理人 弁理士 鈴 江 武 彦−２７５− 弓 、Ｏ 東京都渋谷区神南２丁目２番１
Claims (1)
- 所定の符号長からなる第１のデータに、この第１のデー
タの有効データ部を示す第２のデータおよび少なくとも
上記第１のデータの伝送誤りを訂正または検出する検査
符号を付加して伝送し、受信部では上記第２のデータを
解析して前記検査符号に従って前記第１のデータ中の伝
送誤シを訂正または検出してなることを特徴とする誤シ
検査方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210404A JPS59100646A (ja) | 1982-11-30 | 1982-11-30 | 誤り検査方式 |
| EP19830111843 EP0110352B1 (en) | 1982-11-30 | 1983-11-25 | Digital information transmitting system and digital information receiving apparatus |
| DE8383111843T DE3381425D1 (de) | 1982-11-30 | 1983-11-25 | System zur uebertragung von digitalinformationen und empfangseinrichtung fuer digitalinformationen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210404A JPS59100646A (ja) | 1982-11-30 | 1982-11-30 | 誤り検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100646A true JPS59100646A (ja) | 1984-06-09 |
| JPH0259660B2 JPH0259660B2 (ja) | 1990-12-13 |
Family
ID=16588747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210404A Granted JPS59100646A (ja) | 1982-11-30 | 1982-11-30 | 誤り検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890802B2 (en) | 2002-08-14 | 2005-05-10 | Ltrim Technologies Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7217986B2 (en) | 2002-08-14 | 2007-05-15 | Technologies Ltrim Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7564078B2 (en) | 2006-01-19 | 2009-07-21 | Cadeka Microcircuits, Llc | Tunable semiconductor component provided with a current barrier |
-
1982
- 1982-11-30 JP JP57210404A patent/JPS59100646A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890802B2 (en) | 2002-08-14 | 2005-05-10 | Ltrim Technologies Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7217986B2 (en) | 2002-08-14 | 2007-05-15 | Technologies Ltrim Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7564078B2 (en) | 2006-01-19 | 2009-07-21 | Cadeka Microcircuits, Llc | Tunable semiconductor component provided with a current barrier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259660B2 (ja) | 1990-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4447903A (en) | Forward error correction using coding and redundant transmission | |
| US4670880A (en) | Method of error detection and correction by majority | |
| EP0140381B1 (en) | Decoding method and system for doubly-encoded reed-solomon codes | |
| US4077028A (en) | Error checking and correcting device | |
| US4569050A (en) | Data communication system with fixed weight error correction and detection code | |
| US4858236A (en) | Method for error correction in memory system | |
| US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
| GB1400363A (en) | Processing binary coded information | |
| EP0477377A1 (en) | Error detecting system | |
| JPS59100646A (ja) | 誤り検査方式 | |
| EP0146637A1 (en) | Method of detecting error | |
| EP0650266A2 (en) | An error correction code decoder and a method thereof | |
| US4078225A (en) | Arrangement and a method for error detection in digital transmission systems | |
| KR100292788B1 (ko) | 에러검출 및 정정회로 | |
| RU2163400C1 (ru) | Комбинированный универсальный способ исправления одиночных ошибок при передаче информации биимпульсным кодом манчестер ii | |
| JPH0259661B2 (ja) | ||
| RU2799892C1 (ru) | Способ восстановления цифровой телеметрической информации в условиях возможной инверсии сигнала | |
| JPS6160618B2 (ja) | ||
| SU560355A1 (ru) | Способ передачи данных -позиционны ми сигналами | |
| JPH0312499B2 (ja) | ||
| JPH06244741A (ja) | 誤り訂正方法 | |
| JP3520308B2 (ja) | テレテキストデータの受信方法 | |
| KR100215860B1 (ko) | 반도체 메모리 테스트회로 | |
| JPS589449A (ja) | デ−タ・メツセ−ジ復号方式 | |
| JPS58161049A (ja) | デ−タの復号化方式 |