BR102013021720B1

BR102013021720B1 - circuito lógico e aparelho de controle que usa o mesmo

Info

Publication number: BR102013021720B1
Application number: BR102013021720-4A
Authority: BR
Inventors: Nobuyasu Kanekawa; Keiichi Katsuta; Teruaki Sakata; Naohiro Ikeda; Naoki Kurihara; Kotaro Shimamura
Original assignee: Hitachi, Ltd
Priority date: 2012-09-12
Filing date: 2013-08-26
Publication date: 2020-12-01
Also published as: JP6047349B2; CN103675514B; BR102013021720A2; EP2709015A3; EP2709015B1; JP2014056365A; CN103675514A; EP2709015A2

Abstract

CIRCUITO LÓGICO E APARELHO DE CONTROLE QUE USA O MESMO. A presente invenção refere-se aos meios de injeção de padrão de teste que são sincronizados não ao fornecer um clock da operação comum a eles, mas ao sincronizá-los com a regulagem de saída dos blocos de função. Ao sincronizar os meios de injeção de padrão de teste com a regulagem de saída dos blocos de função, que têm um ciclo mais longo do que o clock da operação, o efeito da variação no atraso do sinal (desvio) pode ser reduzido.

Description

ANTECEDENTES

[001]A presente invenção refere-se a um circuito lógico e, em particular, a um circuito lógico que tem uma função de detecção de erro.

[002]Para detectar uma operação anormal de um processador,como uma falha ou mau funcionamento, usou-se um método de tornar um processador redundante e realizar uma comparação entre resultados dos processadores redundantes. Um grande fator que pode tornar este método ineficaz é uma falha de um circuito que realiza uma comparação entre os resultados (comparador). Para eliminar tal fator prejudicial, um método para injetar um padrão de teste no comparador foi proposto. Por exemplo, o Pedido de Patente Japonesa Aberto à Inspeção Pública N° Hei(1995)7-234801 revela um método para injetar uma forma de onda ortogonal (função) como um padrão de teste para que uma falha do comparador possa ser eficientemente detectada.

[003]O desempenho dos processadores foi melhorado de acordocom a Lei de Moore, ano após ano. A frequência de operação ou frequência de clock dos processadores foi melhorada de maneira correspondente. Para se dirigir à aceleração dos processadores, o Pedido de Patente Japonesa Aberto à Inspeção Pública N° Hei(1995)7-234801 também revela um método para implementar os processadores redundantes e um comparador em uma única placa.

SUMÁRIO

[004]Com relação a uma modalidade da técnica relacionadaacima na qual um meio de injeção de padrão de teste está incluído em cada processador, deve-se fornecer mais consideração à variação no atraso da operação entre os meios de injeção de padrão de teste durante a operação em alta velocidade dos processadores.

[005]Se a operação de um processador for acelerada no futuro e se os processadores redundantes e um comparador forem implementados em uma única placa, o atraso de um sinal de clock na placa e a variação no atraso entre os processadores causariam variações no atraso da operação entre os processadores redundantes, assim como entre os meios de injeção de padrão de teste associados aos processadores. Ou seja, uma rápida operação de um processador causa uma rápida operação de um comparador.Dessa maneira, se os processadores produzirem um resultado em diferentes regulagens, o compara- dor não poderia realizar o processamento normal.

[006]A finalidade da presente invenção é reduzir a variação noatraso da operação entre os meios de injeção de padrão de teste.

[007]Ademais, à medida que a velocidade dos processadores éaumentada dia a dia, mês a mês, novos processadores aparecem no mercado, um após o outro, em curtos intervalos. Dessa maneira, o uso da abordagem de implementar os processadores redundantes e um comparador em uma única placa descrito acima não deve permitir que os benefícios da última tecnologia em processador sejam aproveitados. Se a presente invenção fornecer um método para reduzir a variação no atraso da operação entre os respectivos meios de injeção de padrão de teste dos processadores durante a operação em alta velocidade, não haveria necessidade de implementar processadores redundantes e um comparador em uma única placa. Isso permitiria o uso dos processadores modernos capazes de ter a operação em alta velocidade.

[008]Para esta finalidade, a presente invenção sincroniza osrespectivos meios de injeção de padrão de teste ao sincronizar os meios com a regulagem do resultado dos dados dos blocos de função.

[009]Especificamente, os meios de injeção de padrão de testesão sincronizados com o ciclo de resultados de dados dos blocos de função, que é mais longo do que o clock da operação. Assim, a variação no atraso do sinal (desvio) é reduzida.

[0010]De acordo com a presente invenção, é possível reduzir avariação no atraso do sinal entre os respectivos meios de injeção de padrão de teste dos processadores.

BREVE DESCRIÇÃO DOS DESENHOS

[0011]A FIG. 1 é um diagrama que mostra uma configuração funcional de acordo com uma modalidade da presente invenção;

[0012]a FIG. 2 é um diagrama que mostra o esboço detalhado deacordo com a modalidade da presente invenção;

[0013]a FIG. 3 é um diagrama que mostra uma modalidade dosmeios de sincronização;

[0014]a FIG. 4 é um diagrama que mostra a relação de entrada esaída de um elemento C;

[0015]a FIG. 5 é um diagrama que mostra uma outra modalidadeda relação de entrada e saída do elemento C;

[0016]a FIG. 6 é um diagrama que mostra um gráfico de tempo deoperação de acordo com uma modalidade;

[0017]a FIG. 7 é um diagrama que mostra uma configuração funcional de acordo com uma modalidade na qual um padrão de teste é aumentado usando um sinal de acréscimo de dados;

[0018]a FIG. 8 é um diagrama que mostra uma configuração funcional de acordo com uma modalidade na qual o meio de sincronização é tornado redundante;

[0019]a FIG. 9 é um diagrama que mostra uma configuração funcional de acordo com uma modalidade na qual os circuitos de geração de forma de onda ortogonal são combinados com contadores, respectivamente; e.

[0020]a FIG. 10 é um diagrama que mostra uma configuração funcional de um aparelho de controle no qual a presente invenção se aplica.

DESCRIÇÃO DETALHADA

[0021]Agora, as modalidades da presente invenção serão descri-tas com referência aos desenhos em anexo.

PRIMEIRA MODALIDADE

[0022]A FIG. 1 é um diagrama que mostra uma configuração funcional de uma modalidade básica da presente invenção.Uma região 0 (200) inclui os circuitos de comparação 30 a 3n e um circuito integrador 5. O circuito integrador 5 combina os resultados 40 a 4n dos circuitos de comparação 30 a 3n em uma saída 6. Uma região 1 (201) inclui um circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 100, um bloco de função A (110), e circuitos de injeção de padrão de teste (permutadores) 80 a 8n. De maneira semelhante, uma região 2 (202) inclui um circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 101, um bloco de função B (111), e circuitos de injeção de padrão de teste (permutadores) 90 a 9n. Na região 1, o bloco de função A (110) produz uma sequência de bits (A0 a An) como um resultado do processamento, e o circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 100 injeta um erro em cada bit produzido pelo bloco de função A (110). De maneira semelhante, na região 2, o bloco de função B (111) produz uma sequência de bits (B0 a Bn) como um resultado do processamento, e o circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 101 injeta um erro em cada bit produzido pelo bloco de função B (111).

[0023]As regiões 0 (200), 1 (201), e 2 (202) são arranjadas emuma única placa de uma maneira a serem espaçadas entre si ou dispostas em diferentes placas. Conforme mostrado na FIG. 1, a região 1 (201) e a região 2 (202) recebem sinais de clock de diferentes fontes de clock, CLK1 e CLK2, respectivamente. De maneira alternativa, as regiões 1 e 2 incluem diferentes circuitos multiplicadores que operam com base na mesma fonte de clock e recebem os sinais de clock gerados pelos respectivos circuitos multiplicadores. Cada circuito multi- plicador pode ser, por exemplo, uma malha de captura de fase (PLL).Na presente modalidade, um meio de sincronização 250 é adicionalmente fornecido. O meio de sincronização 250 sincroniza o circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 100 na região 1 e o circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 101, na região 2, para gerar padrões de teste que são consistentes como um todo.

[0024]Neste caso, os meios de sincronização 250 não precisa,necessariamente, sincronizar os circuitos de geração de forma de onda ortogonal 100 e 101 com o clock da operação, mas podem realizar a sincronização de acordo com a regulagem de saída dos blocos de função A (110) e B (111), que tem um ciclo mais longo do que o clock da operação. Ao sincronizar os circuitos de geração de padrão de teste com a regulagem de saída dos blocos de função A (110) e B (111), é possível reduzir o efeito do atraso da propagação de sinal causado pela distância entre os circuitos de geração de padrão de teste ou a variação do atraso da propagação de sinal (desvio). Também, a informação necessária para a sincronização pode ser trocada ou através de uma linha dedicada ou ao transmitir a informação na forma de dados por um barramento de dados.

[0025]Ademais, os microprocessadores são muitas vezes usadoscomo os blocos de função A (110) e B (111) nos anos recentes.

[0026]De acordo com a presente modalidade, mesmo quando afrequência de operação dos blocos de função A (110) e B (111) é aumentada e, então, o atraso da propagação de sinal causado pela distância entre os blocos de função ou a variação do atraso da propagação de sinal (desvio) não pode ser ignorado, os meios de sincronização 250 podem sincronizar os circuitos de geração de forma de onda ortogonal (circuitos de geração de padrão de teste) 100 e 101 para a saída das mensagens dos blocos de função. Assim, é possível aproveitar os bene- fícios da mais nova tecnologia em processador. Ademais, mesmo quando a região 1 (201) que tem o processador, ou seja, o bloco de função A (110) implementado nela e a região 2 (202) que tem o processador, ou seja, o bloco de função B (111) implementado nela são dispostos em uma placa diferente da placa na qual a região 0 (200) que tem os circuitos de comparação 30 a 3n implementados nela é disposta e quando o atraso da propagação de sinal causado pela distância entre os blocos de função ou a variação do atraso da propagação de sinal (desvio) não pode ser ignorado, os meios de sincronização 250, de acordo com a presente modalidade, podem sincronizar os circuitos de geração de forma de onda ortogonal (circuitos de geração de padrão de teste) 100 e 101. Assim, é possível substituir, facilmente, os blocos de função A (110) e B (111) pelos mais novos processadores e, então, aproveitar os benefícios da mais nova tecnologia em processador.

[0027]A FIG. 2 é um diagrama do esboço detalhando a configuração funcional mostrada na FIG. 1. Os sinais a0 a an (10 a 1n; o subscrito numérico denota a posição do bit) do bloco de função A (110) são serializados por um serializador de termos 120 de acordo com um sinal de estrobo 130, e os ORs exclusivos dos sinais a0 a an (10 a 1n) e formas de onda ortogonais do circuito de geração de forma de onda ortogonal (circuito de geração de padrão de teste) 100 são obtidos pelos permutadores 80 a 8n na forma de a0’ a an’ (10’ a 1n’; o subscrito numérico denota a posição do bit). De maneira semelhante, os sinais b0 a bn (20 a 2n) do bloco de função B (111) são serializados por um serializa- dor de termos 121 de acordo com um sinal de estrobo 131, e os ORs exclusivos dos sinais b0 a bn (20 a 2n) e as formas de onda ortogonais do circuito de geração de forma de onda ortogonal 101 são obtidos pelos permutadores 90 a 9n na forma de b0’ a bn’ (20’ a 2n’). Os sinais a0’ a an’ (10’ a 1n’) e b0’ a bn’ (20’ a 2n’) então gerados são comparados pelos circuitos de comparação 30 a 3n. Os resultados da comparação c0 a cn (40 a 4n) gerados pelos circuitos de comparação 30 a 3n são combinados no resultado da assinatura 6 pelo circuito integrador 5.

[0028]Enquanto isso, os circuitos de comparação 30 a 3n e o circuito integrador 5 são agrupados na região 0 (200); o bloco de função A (110), o serializador de termos 120, o circuito de geração de forma de onda ortogonal 100, e os permutadores 80 a 8n são agrupados na região 1 (201); e o bloco de função B (111), o serializador de termos 121, o circuito de geração de forma de onda ortogonal 101 e os per- mutadores 90 a 9n são agrupados na região 2 (202). A região 0 (200), a região 1 (201) e a região 2 (202) são implementadas ou em placas separadas ou em uma única placa. Quando essas regiões são implementadas em uma única placa, a interferência pode ser impedida ou ao arranjando essas regiões de uma maneira a serem espaçadas entre si ou aterrando as regiões separadamente.

[0029]O meio de sincronização 250 passa a informação para gerar as formas de onda ortogonais (por exemplo, um argumento x) para o circuito de geração de forma de onda ortogonal 100 na região 1 (201) e para o circuito de geração de forma de onda ortogonal 101, na região 2 (202). Com base na informação, os circuitos de geração de forma de onda ortogonal 100 e 101 geram formas de onda ortogonais. Por exemplo, se a informação para gerar formas de onda ortogonais for o argumento x, os circuitos de geração de forma de onda ortogonal 100 e 101 geram formas de onda ortogonais fi(x) e fj(x), respectivamente.

[0030]De acordo com o esboço da presente modalidade, o isolamento geométrico, físico ou elétrico pode ser fornecido entre os sinais correlacionados, ou seja, entre ai e bi e entre pi e ci. Dessa maneira, a ocorrência de uma falsa assinatura causada pelo contato de falha pode ser impedida.

[0031]No projeto de um LSI de alto desempenho, geralmente, éeficiente fazer um esboço grosseiro (plano da base) usando uma abordagem heurística com base na experiência ou intuição humana, e fazer a conexão elétrica detalhada automaticamente de acordo com um dado algoritmo. Por esta razão, muitas das ferramentas de conexão elétrica automática existentes têm funções que permitem que um humano insira um esboço grosseiro (plano da base) e que faça, automaticamente, a conexão elétrica detalhada depois de inserir o esboço grosseiro. O método, de acordo com a presente modalidade, é compatível com tais funções das ferramentas de conexão elétrica automática existentes e pode usá-las ao máximo.

[0032]De acordo com a presente modalidade, a autoverificaçãopode ser facilmente realizada apenas ao copiar um bloco de função feito por um típico projeto lógico de maneira lógica ou óptica e, então, ao combinar os blocos de função com a região 0 (200) que inclui os circuitos de comparação 30 a 3n e o circuito integrador 5. Assim, é possível aumentar confiavelmente, assim como reduzir significante- mente, o custo e as horas de trabalho para o desenvolvimento.

[0033]A FIG. 3 é um diagrama que mostra uma modalidade dosmeios de sincronização 250. Conforme mostrado na FIG. 3, o meio de sincronização 250 inclui elementos C 211 e 213 e um contador 212. O elemento C 211 tem uma relação de entrada e saída conforme mostrado na FIG. 4. O elemento C 211 é um circuito sequencial que produz uma alta saída Y quando ambas as entradas A e B são altas; produz uma baixa saída Y quando ambas as entradas A e B são baixas; e produz, continuamente, o sinal de saída anterior quando as entradas A e B são diferentes. Alternativamente, o elemento C 211 pode ser um circuito majoritário (V) conforme mostrado na FIG. 5.

[0034]O elemento C 211 recebe os sinais de acréscimo de formade onda ortogonal tanto do bloco de função A (110) quanto do bloco de função B (111) e então gera um sinal para acrescer o contador 212 para gerar um argumento x (sinal de clock). O elemento C 213 recebe os sinais predefinidos tanto do bloco de função A (110) quanto do bloco de função B (111) e então, reinicia o contador 212 para gerar um argumento x.

[0035]Um elemento C 214 recebe os sinais de acréscimo de da dos tanto do bloco de função A (110) quanto do bloco de função B (111) e então sincroniza a regulagem para produzir novos dados (mensagem que inclui múltiplas sequências de bits).

[0036]A FIG. 6 é um gráfico de tempo que mostra a operação dapresente modalidade. Primeiro, antes da operação, o elemento C 213 recebe um sinal predefinido 213_A (que indica uma entrada A do elemento C 213) e um sinal predefinido 213_B (que indica uma entrada B dele) e então, produz um sinal 213_Y (que indica uma saída Y dele), desse modo, inicializando o contador 212 para gerar um argumento x.

[0037]Subsequentemente, o elemento C 211 recebe os sinais deacréscimo de forma de onda ortogonal 211_A e 211_B dos blocos de função A (110) e B (111), respectivamente, e então, produz um sinal 211_Y, desse modo, acrescendo o contador 212 para gerar um argumento x. Como um resultado, conforme mostrado na FIG. 6, o contador 212 alternativamente produz um argumento x que indica o estado em que um padrão de teste não é injetado (daqui em diante chamado de “estado de não injeção de padrão de teste”) (NT) e um argumento x que indica o estado em que um padrão de teste é injetado (daqui em diante chamado de “estado de injeção de padrão de teste”) (Ti; i representa o número do padrão de teste). Quando os circuitos de geração de forma de onda ortogonal 100 e 101 recebem um argumento x que indica um estado de injeção de padrão de teste (Ti; i representa o número de padrão de teste), eles produzem um padrão de teste correspondente a i (o número do padrão de teste); quando eles recebem um argumento x que indica um estado de não injeção de padrão de teste (NT), eles não produzem padrão de teste.

[0038]O elemento C 214 recebe sinais de acréscimo de dados214_A e 214_B dos blocos de função A (110) e (111), respectivamente, e então, produz um sinal 214_Y. Com base no sinal 214_Y, os blocos de função A (110) e B (111) produzem pedaços de dados da fonte a0 a an (10 a 1n) e b0 a bn (20 a 2n), respectivamente, conforme mostrado na FIG. 6. Nota-se que os pedaços de dados da fonte a0 a an (10 a 1n) e b0 a bn (20 a 2n), que são compostos de múltiplos bits, em um determinado período no diagrama são coletivamente referidos como Di (em que i representa o número da sequência de dados (mensagem)). O número da sequência i de dados (mensagem) é acrescido com base no sinal de acréscimo de dados produzido 214_Y.

[0039]Depois da operação acima, os pedaços de dados da fontea0 a an (10 to 1n) e b0 a bn (20 a 2n) são ORed exclusivos com os padrões de teste gerados pelos circuitos de geração de forma de onda ortogonal 100 e 101 pelos permutadores 80 a 8n e 90 a 9n, respectivamente. Como resultado, os pedaços de dados a0’ a an’ (10’ a 1n’) e b0’ a bn’ (20’ a 2n’) são gerados. Nota-se que, na FIG. 6, os dados gerados ao injetar um padrão de teste Tj nos dados da fonte Di são denotados como Di+Tj.

[0040]Um estado de não injeção de padrão de teste (NT) e umestado de injeção de padrão de teste (Ti; i representa o número de padrão de teste) são repetidos com relação a um pedaço de dados (mensagem) para as duas finalidades seguintes. Uma primeira finalidade é verificar o acordo entre os dados sem injetar padrões de teste, assim como verificar a normalidade do circuito de comparação subsequente ao injetar padrões de teste. Uma segunda finalidade é repetir, alternativamente, o acordo entre os dados (estado de não injeção de padrão de teste) e o desacordo entre os dados (estado de injeção de padrão de teste) no circuito de comparação subsequente para gerar um sinal alternante.

[0041]Conforme descrito com referência à FIG. 6, cada vez queos blocos de função 110 e 111 produzem uma sequência de dados (mensagem), os circuitos de geração de forma de onda ortogonal 100 e 101 podem simultaneamente receber informação (argumento x) que serve como um circuito de disparo de saída de padrão de teste. Dessa maneira, os circuitos de geração de forma de onda ortogonal 100 e 101 podem, simultaneamente injetar um padrão de teste toda vez que os blocos de função 110 e 111 enviarem uma mensagem.

SEGUNDA MODALIDADE

[0042]A FIG. 7 mostra uma modalidade em que o elemento C 214recebe sinais de acréscimo de dados 214_A e 214_B dos blocos de função A (110) e B (111), respectivamente, e então, produz uma saída, que é, então, inserida no clock do contador 212 para gerar um argumento x, por meio de um circuito multiplicador 215. O circuito multiplicador 215 é um circuito que quando recebe um pulso de entrada, produz dois pulsos em um intervalo predeterminado. O circuito multiplicador 215 pode ser um temporizador ou semelhante. De acordo com a presente modalidade, quando os blocos de função A (110) e B (111) produzem sinais de acréscimo de dados, o contador 212 para gerar um argumento x pode ser acrescido duas vezes no intervalo predeterminado. Dessa maneira, é possível gerar e injetar dois padrões de teste com uma diferença de tempo com relação a um pedaço de dados (um sinal de acréscimo de dados). Como resultado, é possível repetir um estado de não injeção de padrão de teste (NT) e um estado de injeção de padrão de teste (Ti; i representa o número de padrão de teste) com relação a um pedaço de dados.

TERCEIRA MODALIDADE

[0043]A FIG. 8 é um diagrama que mostra uma configuração funcional de uma modalidade em que o meio de sincronização 250 é tornado redundante e, assim, distribuído para a região 1 (201) e a região 2 (202). Os elementos C 211 e 213 e o contador 212 incluídos nos meios de sincronização 250 são tornados redundantes na forma de elementos C 211-1 e 213-1 e um contador 212-1 na região 1 (201) e os elementos C 211-2 e 213-2 e um contador 212-2 na região 2 (202). De acordo com a presente modalidade, quando ocorre uma anormalidade em um dos elementos C 211-1, 211-2, 213-1, e 213-2 e dos contadores 212-1 e 212-2, o efeito de anormalidade é confinado em uma dentre a região 1 (201) e a região 2 (202) sem se estender até a outra região. Por esta razão, a regulagem de saída do argumento x para o circuito de geração de forma de onda ortogonal varia entre as regiões 1 e 2. Isso resulta em diferentes saídas, que podem ser então detectadas como um erro no circuito de comparação. QUARTA MODALIDADE

Tabela 1 - Diagrama que mostra a transição de padrões de teste comuma base de etapa por etapa.

[0044]As tabelas 1 e 2 são diagramas que mostram a transiçãoentre os padrões de teste com uma base de etapa por etapa. Nos diagramas, as etapas dispostas do topo ao fundo representam tempos; NT no campo de padrão de teste representa um estado de não injeção de padrão de teste; e Ti (em que i representa o número de padrão de teste) nele representa um estado de injeção de padrão de teste e o número de padrão de teste. fi(x) e fj(x) representam padrões de teste; os números diretamente abaixo de fi(x) e fj(x) representam as posições de bit nas quais um erro pode ser injetado, de um padrão de teste; e uma posição de bit em que 1 é definido indica que um erro é injetado nesta posição de bit. Por exemplo, o fato de que 1 é definido na k- ésima posição de bit de um padrão de teste fi(x) significa que o padrão de teste é um padrão de teste para inverter ak(1k); o fato de que 1 é definido na k-ésima posição de bit de um padrão de teste fj(x) significa que o padrão de teste é um padrão de teste para inverter bk(2k). Esses padrões de teste são injetados nos pedaços de dados da fonte a0 a an (10 a 1n) e b0 a bn (20 a 2n) pelos permutadores 80 a 8n e 90 a 9n (ORs exclusivos), desse modo, obtendo pedaços de dados a0’ a an’ (10’ a 1n’) e b0’ a bn’ (20’ a 2n’).

[0045]A tabela 1 mostra uma modalidade em que os padrões deteste são alternativamente injetados em a0 a an (10 a 1n) produzidos a partir do bloco de função A (110) e em b0 a bn (20 a 2n) produzidos a partir do bloco de função B (111) com uma base de bit por bit.

Tabela 2 - Diagrama que mostra outro exemplo da transição de padrões de teste com uma base de etapa por etapa.

[0046]A tabela 2 mostra uma modalidade em que os padrões deteste são injetados primeiro em a0 a an (10 a 1n) produzidos a partir do bloco de função A (110) com uma base de bit por bit e, então, padrões de teste são injetados em b0 a bn (20 a 2n) produzidos a partir do bloco de função B (111) com uma base de bit por bit.

QUINTA MODALIDADE

[0047]As tabelas 3 e 4 são diagramas que mostra uma modalidade de associação entre um argumento x e um padrão de teste. Nos diagramas, as etapas dispostas da esquerda para a direita representam tempos, e os dados Di e um argumento x para um padrão de teste são mostrados de uma maneira a ser associada uns com os outros.

Tabela 3 - Diagrama que mostra uma modalidade na qual um argumento x e um padrão de teste são associados entre si.

Tabela 4 - Diagrama que mostra outra modalidade na qual um argumento x e um padrão de teste são associados entre si.

[0048]A tabela 3 mostra uma modalidade em que x = 0 é atribuídoa um estado de não injeção de padrão de teste (NT) e x = i é atribuído a um estado de injeção de padrão de teste (Ti; i representa o número de padrão de teste).

[0049]A tabela 4 mostra uma modalidade em que uma série deargumentos x é atribuída a um estado de não injeção de padrão de teste (NT) e um estado de injeção de padrão de teste (Ti; i representa o número de padrão de teste) que são alternadamente repetidos, sem distinguir NT e Ti entre si.

[0050]Em qualquer modalidade, um estado de não injeção de padrão de teste (NT) e um estado de injeção de padrão de teste (Ti; i representa o número de padrão de teste) que são alternadamente repetidos para todos os dados Di.

[0051]A modalidade mostrada na tabela 4 é simples, porque oargumento x só tem que ser aumentado de maneira monótona e, portanto, o contador 212 pode ser um contador binário simples. A modalidade mostrada na tabela 3, por outro lado, é um tanto complicada, porque o contador 212 tem que ser uma combinação de um contador binário e um decodificador.

Tabela 5 - Diagrama que mostra a ordem de saída do argumento x para realizar um método para injetar os padrões de teste da tabela 2 usando a atribuição da tabela 3.

[0052]A tabela 5 é diagrama que mostra a ordem de saída dosargumentos x para realizar o método de injeção de padrão de teste mostrado na tabela 2 usando a atribuição mostrada na tabela 3. A tabela 6 é diagrama que mostra a ordem de saída dos argumentos x para realizar o método de injeção de padrão de teste mostrado na tabela 1 usando a atribuição mostrada na tabela 3.

[0053]A tabela 7 mostra uma modalidade da ordem de saída dosargumentos x para realizar o método de injeção de padrão de teste mostrado na tabela 1 usando a atribuição mostrada na tabela 4; a tabela 8 mostra uma modalidade da ordem de saída dos argumentos x para realizar o método de injeção de padrão de teste mostrado na tabela 2 usando a atribuição mostrada na tabela 4.

Tabela 6 - Diagrama que mostra a ordem de saída do argumento x para realizar um método para injetar os padrões de teste da tabela 1 usando a atribuição da tabela 3.

Tabela 7 - Diagrama que mostra a ordem de saída do argumento x para realizar um método para injetar os padrões de teste da tabela 1 usando a atribuição da tabela 4.

Tabela 8 - Diagrama que mostra a ordem de saída do argumento x para realizar um método para injetar os padrões de teste da tabela 2 usando a atribuição da tabela 4.

SEXTA MODALIDADE

[0054]A FIG. 9 mostra uma modalidade formada ao combinar ocircuito de geração de forma de onda ortogonal 100 e o contador 2121 e ao combinar o circuito de geração de forma de onda ortogonal 101 e o contador 212-2. Os elementos C 213-1 e 213-2 recebem sinais redefinidos a partir dos blocos de função A (110) e B (111), respectivamente, e então, produzem saídas. Assim, os dispositivos biestáveis mais a esquerda incluídos nos circuitos de geração de forma de onda ortogonal 100 e 101 são predefinidos (1 é definido como um valor inicial), e os outros dispositivos biestáveis são reiniciados (0 é definido como um valor inicial). Especificamente, os valores 1, 0, 0, 0, 0, ... e 0 são definidos para as sequências de dispositivos biestáveis incluída nos circuitos de geração de forma de onda ortogonal 100 e 101. De-pois da reinicialização, os elementos C 211-1 e 211-2 recebem os sinais de acréscimo de forma de onda ortogonal dos blocos de função A (110) e B (111) e então, produzem saídas. De acordo com as saídas, os padrões 1, 0, 0, 0, 0, ... e 0 são descolados sucessivamente, desse modo, formando padrões de teste mostrados na tabela 5. Nota-se que ao alterar a parte da qual o padrão de teste é extraído, da sequência de dispositivos biestáveis, os padrões de teste mostrados na tabela 4 podem ser gerados.

SÉTIMA MODALIDADE

[0055]A FIG. 10 é um diagrama que mostra uma configuraçãofuncional de um aparelho de controle no qual a presente invenção se aplica. O resultado do circuito integrador 5 é inserido em um amplificador 7 que tem um filtro passa alta ou características de passa alta, e o resultado do amplificador 7 é retificado por um circuito retificador 8 e, então, ativa o enrolamento de um relê 9. O contato do relê 9 é usado para conectar ou desconectar uma saída 260 de um dos blocos de função A (110) e B (111) (no desenho, o bloco de função B (111)) e um aparelho externo a ser controlado. Quando os blocos de função A (110) e B (111), os circuitos de geração de forma de onda ortogonal 100 e 101, os circuitos de comparação 30 a 3n e o circuito integrador 5 são todos normais, um sinal alternante aparece como a saída 6 do circuito integrador 5. O sinal alternante, então, atravessa o amplificador 7 que tem um filtro passa alta ou características passa alta, se torna uma corrente direta no circuito retificador 8, e ativa o enrolamento do relê 9. Assim, o contato do relê 9 é ativado, produzindo a saída 260 de um dos blocos de função A (110) e B (111). Quando ocorre uma anormalidade em um dos blocos de função A (110) e B (111), os circuitos de geração de forma de onda ortogonal 100 e 101, os circuitos de comparação 30 a 3n e o circuito integrador 5, o sinal alternante, que é o produto 6 do circuito integrador 5, param. Dessa maneira, o amplificador 7 que tem um filtro passa alta ou características passa alta falha em produzir uma saída e o circuito retificador 8 falha em obter uma corrente direta. Isso impede a ativação do enrolamento do relê 9. Assim, o contato do relê 9 é desativado, para que a saída 260 de um dos blocos de função A (110) e B (111) seja bloqueada pelo relê 9.

[0056]Conforme descrito acima, de acordo com a presente modalidade, quando ocorre uma anormalidade nos blocos de função A (110) e B (111), a saída 260 pode ser confiavelmente parada pelo relê 9, garantindo segurança.

[0057]Assim, ao desligar o aparelho a ser controlado, usando ocontato do relê 9, a operação perigosa do aparelho a ser controlado pode ser impedida, garantindo a segurança.

Claims

1.Circuito lógico, que compreende: uma pluralidade de blocos de função (110, 111) que forma um sistema redundante e é configurada para produzir pedaços de dados, sendo que cada pedaço de dados inclui uma sequência de bits; uma pluralidade de circuitos de geração de padrão de teste (100, 101) configurada para combinar padrões de teste para detecção de anormalidade com os pedaços de dados produzidos a partir dos blocos de função (110, 111); e um circuito de comparação (30-3n) configurado para fazer uma comparação entre os pedaços de dados combinados com os padrões de teste, e meios de sincronização configurados para produzir, para cada circuito de geração de padrão de teste, caracterizado pelo fato de que ainda compreende meios de sincronização, em que: os meios de sincronização compreendem um elemento (214) disposto para receber sinais de acréscimo de dados (214A, 214B) a partir de cada uma da pluralidade de blocos (110, 11), respectivamente, e então para produzir um sinal (214Y) para sincronizar a temporização para produzir os próximos dados pela pluralidade de blocos de função (110, 111); os meios de sincronização compreendem ainda um elemento adicional (211) e um contador (212), em que o elemento adicional (211) está disposto para receber sinais de incremento de forma de onda ortogonais (211A, 211B) a partir da pluralidade de blocos de funções (110,111), respectivamente, e para então produzir um sinal (211Y) que incrementa o contador (212) para gerar um argumento x, por meio do qual o contador (212) produz alternadamente para a pluralidade de circuitos de geração de padrão de teste (100, 101) um argumento x indicando o estado que um padrão de teste deve ser combi- nado com os pedaços de dados produzidos a partir dos blocos de funções (110, 111) e um argumento x indicando o estado que um padrão de teste não deve ser combinado com os dados produzidos a partir dos blocos de funções (110, 111).

2.Circuito lógico, de acordo com a reivindicação 1, caracterizado pelo fato de que sinais de clock a partir de diferentes fontes de clock (CLK1, CLK2) são fornecidos para cada bloco de função (110, 111) e o circuito de geração circuito de geração de padrão de teste (100, 101) correspondente, respectivamente.

3.Circuito lógico, de acordo com a reivindicação 2, caracterizado pelo fato de que as diferentes fontes de clock (CLK1, CLK2) são diferentes circuitos de oscilação.

4.Circuito lógico, de acordo com a reivindicação 2, caracterizado pelo fato de que as diferentes fontes de clock (CLK1, CLK2) são diferentes circuitos de multiplicadores de clock.

5.Circuito lógico, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de que cada um da pluralidade dos blocos de função (110, 111) é composto de um microprocessador, respectivamente.

6.Circuito lógico, de acordo com qualquer uma das reivindicações 1 a 5, caracterizado pelo fato de que os padrões de teste são formas de onda ortogonais.

7.Circuito lógico, de acordo com qualquer uma das reivindicações 1 a 6, caracterizado pelo fato de que regiões que incluem cada bloco de função (110, 111) e o circuito de geração de padrão de teste (100, 101) correspondente são espaçados de uma região que inclui o circuito de comparação (30-3n).

8.Circuito lógico, de acordo com qualquer uma das reivindicações 1 a 7, caracterizado pelo fato de que regiões que incluem cada bloco de função (110, 111) e o circuito de geração de padrão de teste (100, 101) correspondente são formados em uma placa de semicondutor diferente de uma placa de semicondutor na qual uma região que inclui o circuito de comparação (30-3n) é formada.

9.Aparelho de controle, caracterizado pelo fato de que compreende: um circuito lógico conforme definido em qualquer uma das reivindicações 1 a 8; um amplificador (7) que tem um filtro passa alta ou características passa alta; um circuito retificador (8); e um relê (9), em que uma saída do circuito de comparação (30-3n) é inserida no amplificador (7), em que o relê (9) é ativado utilizando uma saída obtida retificando uma saída do amplificador (7) utilizando o circuito retificador (8), e em que usando o relê (9), uma saída dos blocos de função (110, 111) é conectada ou desconectada de um aparelho externo a ser controlado.